JPH09260412A - 半導体集積回路 - Google Patents
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Abstract
(57)【要約】
【課題】１つの半導体チップ上から、複数の高周波電力
を入力又は出力するためのボンディングワイヤが接続さ
れている場合に、そのボンディングワイヤ間の相互誘導
による高周波特性の悪化を防止する。 【解決手段】高周波電力の入力又は出力のために接続さ
れたボンディングワイヤのうち近接する９ａと９ｄの間
にボンディングワイヤ１３ａを張り、同様に９ｂと９ｃ
の間に１３ｂを張り、集積回路上にはボンディング用引
き出し電極１０ａ及び１０ｂが形成され、また半導体集
積回路の外部には、電極１２ａ及び１２ｂが形成され、
電極１０ａ及び１０ｂか、又は電極１２ａ及び１２ｂが
接地されることにより、その間に接続されたワイヤ１３
ａ及び１３ｂが必ず接地される構成とされ、近接したワ
イヤの相互誘導による集積回路としての特性の悪化を防
止する。
を入力又は出力するためのボンディングワイヤが接続さ
れている場合に、そのボンディングワイヤ間の相互誘導
による高周波特性の悪化を防止する。 【解決手段】高周波電力の入力又は出力のために接続さ
れたボンディングワイヤのうち近接する９ａと９ｄの間
にボンディングワイヤ１３ａを張り、同様に９ｂと９ｃ
の間に１３ｂを張り、集積回路上にはボンディング用引
き出し電極１０ａ及び１０ｂが形成され、また半導体集
積回路の外部には、電極１２ａ及び１２ｂが形成され、
電極１０ａ及び１０ｂか、又は電極１２ａ及び１２ｂが
接地されることにより、その間に接続されたワイヤ１３
ａ及び１３ｂが必ず接地される構成とされ、近接したワ
イヤの相互誘導による集積回路としての特性の悪化を防
止する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波モノリ
シック集積回路（Monolithic Microwave Integrated Ci
rcuits；以下「ＭＭＩＣ」という）、及び１チップ上に
複数のトランジスタを搭載した個別半導体素子に関す
る。
シック集積回路（Monolithic Microwave Integrated Ci
rcuits；以下「ＭＭＩＣ」という）、及び１チップ上に
複数のトランジスタを搭載した個別半導体素子に関す
る。
【０００２】
【従来の技術】例えば携帯電話の送信用に用いられる多
段式増幅用モジュールは、小型化及び低価格化の要求が
強く、その対応として、近時、複数の個別能動素子が１
つのＳｉやＧａＡｓなどの半導体基板上に形成されるに
至っている。
段式増幅用モジュールは、小型化及び低価格化の要求が
強く、その対応として、近時、複数の個別能動素子が１
つのＳｉやＧａＡｓなどの半導体基板上に形成されるに
至っている。
【０００３】図４は、この種の複数の個別能動素子から
なる従来の半導体素子の一例を示したものであり、図４
（Ａ）は半導体素子（基板）の側面図、図４（Ｂ）は半
導体素子の平面図を示す。図４を参照して、ＳｉやＧａ
Ａｓなどの絶縁性基板１上に、２つの電界効果型トラン
ジスタ（以下「ＦＥＴ」という）が形成されている。初
段用ＦＥＴ２は、イオン注入などで形成された動作領域
２ａ、ゲート引き出し電極２ｂ、ドレイン引き出し電極
２ｃ、ソース引き出し電極２ｄからなり、ソース引き出
し電極２ｄは、バイアホールにより絶縁性基板１の裏面
側に電気的に接続されている。後段用ＦＥＴ３も、初段
用ＦＥＴ２と同様の構造とされ、同じくバイアホールに
より裏面側に電気的に接続されている。
なる従来の半導体素子の一例を示したものであり、図４
（Ａ）は半導体素子（基板）の側面図、図４（Ｂ）は半
導体素子の平面図を示す。図４を参照して、ＳｉやＧａ
Ａｓなどの絶縁性基板１上に、２つの電界効果型トラン
ジスタ（以下「ＦＥＴ」という）が形成されている。初
段用ＦＥＴ２は、イオン注入などで形成された動作領域
２ａ、ゲート引き出し電極２ｂ、ドレイン引き出し電極
２ｃ、ソース引き出し電極２ｄからなり、ソース引き出
し電極２ｄは、バイアホールにより絶縁性基板１の裏面
側に電気的に接続されている。後段用ＦＥＴ３も、初段
用ＦＥＴ２と同様の構造とされ、同じくバイアホールに
より裏面側に電気的に接続されている。
【０００４】図５は、従来の半導体素子のパッケージへ
の実装状態を示した斜視図である。図５を参照して、半
導体素子４はＡｕＳｎなどのロー材で金メッキを被着し
た銅ベース５上にマウントされている。銅ベース５上に
は、セラミック６がロー付けされ、セラミック６上に
は、初段ＦＥＴ用入力側リード引き出し電極７ａ、初段
ＦＥＴ用出力側リード引き出し電極７ｂ、後段ＦＥＴ用
入力用リード引き出し電極７ｃ、後段ＦＥＴ用出力側リ
ード引き出し電極７ｄが形成され、各リード引き出し電
極には、４２アロイなどで形成されたリード８ａ、８
ｂ、８ｃ、８ｄがそれぞれ銀ローなどで接続されてい
る。
の実装状態を示した斜視図である。図５を参照して、半
導体素子４はＡｕＳｎなどのロー材で金メッキを被着し
た銅ベース５上にマウントされている。銅ベース５上に
は、セラミック６がロー付けされ、セラミック６上に
は、初段ＦＥＴ用入力側リード引き出し電極７ａ、初段
ＦＥＴ用出力側リード引き出し電極７ｂ、後段ＦＥＴ用
入力用リード引き出し電極７ｃ、後段ＦＥＴ用出力側リ
ード引き出し電極７ｄが形成され、各リード引き出し電
極には、４２アロイなどで形成されたリード８ａ、８
ｂ、８ｃ、８ｄがそれぞれ銀ローなどで接続されてい
る。
【０００５】また、半導体集積回路４と各リード引き出
し電極８ａ〜８ｄとは、金ワイヤ９ａ〜９ｄにより電気
的に接続されている。各リードはさらに、不図示の外部
回路に接続され、外部回路より各リードより、ＤＣ（直
流）バイアスが印加される。
し電極８ａ〜８ｄとは、金ワイヤ９ａ〜９ｄにより電気
的に接続されている。各リードはさらに、不図示の外部
回路に接続され、外部回路より各リードより、ＤＣ（直
流）バイアスが印加される。
【０００６】高周波電力が、初段ＦＥＴ用入力側リード
８ａを経て初段ＦＥＴに入力されて増幅され、初段ＦＥ
Ｔ用出力側リード８ｂを経て外部回路へ出力されるが、
次に、後段ＦＥＴ用入力側リード８ｃへ戻り、再び増幅
されて後段ＦＥＴ用出力側リード８ｄから外部回路へ出
力される。
８ａを経て初段ＦＥＴに入力されて増幅され、初段ＦＥ
Ｔ用出力側リード８ｂを経て外部回路へ出力されるが、
次に、後段ＦＥＴ用入力側リード８ｃへ戻り、再び増幅
されて後段ＦＥＴ用出力側リード８ｄから外部回路へ出
力される。
【０００７】
【発明が解決しようとする課題】しかしながら、図４及
び図５に示した、複数の個別能動素子からなる従来の半
導体素子においては、ボンディングされたワイヤが互い
に近接していると、ワイヤ間の相互誘導作用により、利
得の低下やアイソレーションの悪化など、特性が劣化す
るという問題が発生する。
び図５に示した、複数の個別能動素子からなる従来の半
導体素子においては、ボンディングされたワイヤが互い
に近接していると、ワイヤ間の相互誘導作用により、利
得の低下やアイソレーションの悪化など、特性が劣化す
るという問題が発生する。
【０００８】そして、この問題は、例えば初段ＦＥＴ用
の入力側と後段ＦＥＴの出力側との間のように、流れる
電力の差が大きいボンディングワイヤ間では特に顕著で
あった。
の入力側と後段ＦＥＴの出力側との間のように、流れる
電力の差が大きいボンディングワイヤ間では特に顕著で
あった。
【０００９】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、１つの半導体チップ上
から、複数の高周波電力を入力又は出力するためのボン
ディングワイヤが接続されている場合に、ボンディング
ワイヤ間の相互誘導による高周波特性の悪化を防止する
ようにした半導体素子を提供することにある。
れたものであって、その目的は、１つの半導体チップ上
から、複数の高周波電力を入力又は出力するためのボン
ディングワイヤが接続されている場合に、ボンディング
ワイヤ間の相互誘導による高周波特性の悪化を防止する
ようにした半導体素子を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、１つの半導体チップ上から複数の高周波
電力を入力又は出力するための電極が形成され、該電極
からパッケージのリード引き出し電極を含む外部回路へ
ボンディングワイヤにより接続される半導体集積回路に
おいて、半導体素子の隣接又は近接した、高周波電力を
入力又は出力する電極の間に、ボンディング用の電極を
形成し、該ボンディング用の電極から、前記高周波電力
を入力又は出力用の電極と前記外部回路の対応する電極
を接続するボンディングワイヤとの間に位置するよう
に、前記外部回路上に形成されたボンディング用電極へ
ボンディングワイヤが張られたことを特徴とする半導体
集積回路を提供する。
め、本発明は、１つの半導体チップ上から複数の高周波
電力を入力又は出力するための電極が形成され、該電極
からパッケージのリード引き出し電極を含む外部回路へ
ボンディングワイヤにより接続される半導体集積回路に
おいて、半導体素子の隣接又は近接した、高周波電力を
入力又は出力する電極の間に、ボンディング用の電極を
形成し、該ボンディング用の電極から、前記高周波電力
を入力又は出力用の電極と前記外部回路の対応する電極
を接続するボンディングワイヤとの間に位置するよう
に、前記外部回路上に形成されたボンディング用電極へ
ボンディングワイヤが張られたことを特徴とする半導体
集積回路を提供する。
【００１１】本発明においては、前記半導体素子のボン
ディング用の電極が接地されるか、又は外部回路上のボ
ンディング用の電極が接地され、これらの電極の間を電
気的に接続するボンディングワイヤが接地されることを
特徴とする。
ディング用の電極が接地されるか、又は外部回路上のボ
ンディング用の電極が接地され、これらの電極の間を電
気的に接続するボンディングワイヤが接地されることを
特徴とする。
【００１２】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の実施の形
態に係る半導体素子を示したものであり、図１（Ｂ）に
半導体素子の平面図、図１（Ａ）にＡ−Ａ′線の断面図
を示す。また図２は、本発明の実施の形態に係る半導体
素子のパッケージへの実装状態を示した斜視図である。
を参照して以下に説明する。図１は、本発明の実施の形
態に係る半導体素子を示したものであり、図１（Ｂ）に
半導体素子の平面図、図１（Ａ）にＡ−Ａ′線の断面図
を示す。また図２は、本発明の実施の形態に係る半導体
素子のパッケージへの実装状態を示した斜視図である。
【００１３】図１及び図２を参照して、本発明の実施の
形態において、絶縁性基板１上に、複数の個別能動素
子、例えばＦＥＴ２、３を備え、高周波電力を入力する
電極２ｂ、３ｂ及び高周波電力を出力するための電極２
ｃ、３ｃが形成され、これらの電極２ｂ、３ｂ、２ｃ、
３ｃから、パッケージに設けられたリード引き出し電極
７ａ、７ｃ、７ｂ、７ｄ（半導体素子に対する外部回路
という時、このリード引き出し電極も外部回路に含まれ
る）へボンディングワイヤ９ａ〜９ｄによりそれぞれ接
続され、半導体素子の隣接又は近接した、高周波電力を
入力及び出力する電極である、電極２ｂと電極３ｃ、電
極３ｂと電極２ｃの間に位置する領域に、ボンディング
用の電極１０ａ、１０ｂを形成し、このボンディング用
の電極１０ａ、１０ｂから、高周波電力を入力、出力用
の電極２ｂ、３ｃ、及び３ｂ、２ｃと、これらに対応す
るリード引き出し電極７ａ、７ｄ、及び７ｃ、７ｂをそ
れぞれ接続するボンディングワイヤ９ａ、９ｄ、及び９
ｃ、９ｂの間にそれぞれ位置するように、パッケージ上
に形成されたボンディング用電極１２ａ、１２ｂへボン
ディングワイヤが張られる。
形態において、絶縁性基板１上に、複数の個別能動素
子、例えばＦＥＴ２、３を備え、高周波電力を入力する
電極２ｂ、３ｂ及び高周波電力を出力するための電極２
ｃ、３ｃが形成され、これらの電極２ｂ、３ｂ、２ｃ、
３ｃから、パッケージに設けられたリード引き出し電極
７ａ、７ｃ、７ｂ、７ｄ（半導体素子に対する外部回路
という時、このリード引き出し電極も外部回路に含まれ
る）へボンディングワイヤ９ａ〜９ｄによりそれぞれ接
続され、半導体素子の隣接又は近接した、高周波電力を
入力及び出力する電極である、電極２ｂと電極３ｃ、電
極３ｂと電極２ｃの間に位置する領域に、ボンディング
用の電極１０ａ、１０ｂを形成し、このボンディング用
の電極１０ａ、１０ｂから、高周波電力を入力、出力用
の電極２ｂ、３ｃ、及び３ｂ、２ｃと、これらに対応す
るリード引き出し電極７ａ、７ｄ、及び７ｃ、７ｂをそ
れぞれ接続するボンディングワイヤ９ａ、９ｄ、及び９
ｃ、９ｂの間にそれぞれ位置するように、パッケージ上
に形成されたボンディング用電極１２ａ、１２ｂへボン
ディングワイヤが張られる。
【００１４】本発明の実施の形態においては、ボンディ
ング用の電極１０ａ、１０ｂはバイアホール１１ａ、１
１ｂを介して接地される。あるいは、パッケージ上のボ
ンディング用の電極１２ａ、１２ｂが接地される（後述
する本発明の第２の実施例参照）。そして、これらの電
極の間を電気的に接続するボンディングワイヤ１３ａ、
１３ｂは常に接地されているものとする。
ング用の電極１０ａ、１０ｂはバイアホール１１ａ、１
１ｂを介して接地される。あるいは、パッケージ上のボ
ンディング用の電極１２ａ、１２ｂが接地される（後述
する本発明の第２の実施例参照）。そして、これらの電
極の間を電気的に接続するボンディングワイヤ１３ａ、
１３ｂは常に接地されているものとする。
【００１５】このように、本発明の実施の形態において
は、相互誘導による影響のあるボンディングワイヤ間
に、グランド用のワイヤを張るためのボンディング電極
を形成し、このボンディング電極から、回路基板上に形
成された接地用のボンディングパッド、又はパッケージ
の接地面へボンディングワイヤを張ることにより、相互
誘導による高周波特性の悪化を防止するようにしたもの
である。
は、相互誘導による影響のあるボンディングワイヤ間
に、グランド用のワイヤを張るためのボンディング電極
を形成し、このボンディング電極から、回路基板上に形
成された接地用のボンディングパッド、又はパッケージ
の接地面へボンディングワイヤを張ることにより、相互
誘導による高周波特性の悪化を防止するようにしたもの
である。
【００１６】
【実施例】上記した本発明の実施の形態を、実施例に基
づき更に詳細に説明する。
づき更に詳細に説明する。
【００１７】図１は、本発明の一実施例に係る半導体素
子を示したものであり、図１（Ｂ）に平面図、図１
（Ａ）にＡ−Ａ′線の断面図を示す。
子を示したものであり、図１（Ｂ）に平面図、図１
（Ａ）にＡ−Ａ′線の断面図を示す。
【００１８】図１を参照して、ＳｉやＧａＡｓなどの絶
縁性基板１上に、２つのＦＥＴが形成されている。初段
用ＦＥＴ２は、イオン注入などで形成された動作領域２
ａ、ゲート引き出し電極２ｂ、ドレイン引き出し電極２
ｃ、ソース引き出し電極２ｄからなり、ソース引き出し
電極２ｄはバイアホールにより基板１の裏面側に電気的
に接続されている。後段用ＦＥＴ３も初段用ＦＥＴ２と
同様に、動作領域３ａ、ゲート引き出し電極３ｂ、ドレ
イン引き出し電極３ｃ、ソース引き出し電極３ｄからな
り、ソース引き出し電極３ｄはバイアホールにより基板
１の裏面側に電気的に接続されている。
縁性基板１上に、２つのＦＥＴが形成されている。初段
用ＦＥＴ２は、イオン注入などで形成された動作領域２
ａ、ゲート引き出し電極２ｂ、ドレイン引き出し電極２
ｃ、ソース引き出し電極２ｄからなり、ソース引き出し
電極２ｄはバイアホールにより基板１の裏面側に電気的
に接続されている。後段用ＦＥＴ３も初段用ＦＥＴ２と
同様に、動作領域３ａ、ゲート引き出し電極３ｂ、ドレ
イン引き出し電極３ｃ、ソース引き出し電極３ｄからな
り、ソース引き出し電極３ｄはバイアホールにより基板
１の裏面側に電気的に接続されている。
【００１９】また、初段用ＦＥＴ２と後段用ＦＥＴ３の
間において、アイソレーション改善用の引き出し電極１
０ａが、初段ＦＥＴ２の入力側と後段ＦＥＴ３の出力側
の間に形成され、初段ＦＥＴ２の出力側と後段ＦＥＴ３
の入力側の間には、アイソレーション改善用の引き出し
電極１０ｂが形成されている。
間において、アイソレーション改善用の引き出し電極１
０ａが、初段ＦＥＴ２の入力側と後段ＦＥＴ３の出力側
の間に形成され、初段ＦＥＴ２の出力側と後段ＦＥＴ３
の入力側の間には、アイソレーション改善用の引き出し
電極１０ｂが形成されている。
【００２０】アイソレーション改善用の引き出し電極１
０ａ及び１０ｂは、断面図に示すように、バイアホール
１１ａ及び１１ｂでそれぞれ接地されている。
０ａ及び１０ｂは、断面図に示すように、バイアホール
１１ａ及び１１ｂでそれぞれ接地されている。
【００２１】図２は、本発明の一実施例に係る半導体素
子のパッケージへの実装状態を示した斜視図である。図
２において、従来技術の説明で参照した図５と同一の機
能を有する要素には、同一の参照符号を付し、重複を避
けるため、同一要素の説明は省略し、以下では相違点の
みを説明する。
子のパッケージへの実装状態を示した斜視図である。図
２において、従来技術の説明で参照した図５と同一の機
能を有する要素には、同一の参照符号を付し、重複を避
けるため、同一要素の説明は省略し、以下では相違点の
みを説明する。
【００２２】図２を参照して、パッケージ上に設けられ
た接地用電極１２ａは、バイアホールで接地されてお
り、半導体素子に設けられた引き出し電極１０ａとＡｕ
などのボンディングワイヤ１３ａにより接続されてい
る。このボンディングワイヤ１３ａは、初段ＦＥＴ２の
入力側のボンディングワイヤ９ａと後段ボンディングワ
イヤ９ｄとの間に位置するように張られている。
た接地用電極１２ａは、バイアホールで接地されてお
り、半導体素子に設けられた引き出し電極１０ａとＡｕ
などのボンディングワイヤ１３ａにより接続されてい
る。このボンディングワイヤ１３ａは、初段ＦＥＴ２の
入力側のボンディングワイヤ９ａと後段ボンディングワ
イヤ９ｄとの間に位置するように張られている。
【００２３】同様にして、パッケージ上の接地用電極１
２ｂはバイアホールで接地されており、半導体素子に設
けられた引き出し電極１０ｂとＡｕなどのボンディング
ワイヤ１３ｂにより接続され、このボンディングワイヤ
１３ｂは、初段ＦＥＴ２の出力側のボンディングワイヤ
９ｂと後段ボンディングワイヤ９ｃとの間に位置するよ
うに張られている。
２ｂはバイアホールで接地されており、半導体素子に設
けられた引き出し電極１０ｂとＡｕなどのボンディング
ワイヤ１３ｂにより接続され、このボンディングワイヤ
１３ｂは、初段ＦＥＴ２の出力側のボンディングワイヤ
９ｂと後段ボンディングワイヤ９ｃとの間に位置するよ
うに張られている。
【００２４】次に、図３を参照して、本発明の第２の実
施例について説明する。図３（Ｂ）は、本発明の第２の
実施例に係る半導体素子の平面図、図３（Ａ）はＢ−
Ｂ′線の断面図を示したものである。
施例について説明する。図３（Ｂ）は、本発明の第２の
実施例に係る半導体素子の平面図、図３（Ａ）はＢ−
Ｂ′線の断面図を示したものである。
【００２５】この実施例においては、アイソレーション
改善用の引き出し電極１０ａ及び１０ｂは接地されてい
ず、例えばＡｕ／Ｐｔ／Ｔｉなどの配線パターン１４に
より互いに接続されている。これを、上記した第１の実
施例と同様に、パッケージ上の接地用電極１２ａ、１２
ｂとワイヤボンディングすることにより、配線パターン
１４及び引き出し電極１０ａ、１０ｂは、ボンディング
ワイヤ１３ａ及び１３ｂを通じて接地される。これによ
り、上記従来技術で問題とされた、ボンディングワイヤ
の相互誘導だけでなく、各ＦＥＴ間の相互誘導も同時に
低下させることができ、前記第１の実施形態よりも、さ
らに特性が改善できる。
改善用の引き出し電極１０ａ及び１０ｂは接地されてい
ず、例えばＡｕ／Ｐｔ／Ｔｉなどの配線パターン１４に
より互いに接続されている。これを、上記した第１の実
施例と同様に、パッケージ上の接地用電極１２ａ、１２
ｂとワイヤボンディングすることにより、配線パターン
１４及び引き出し電極１０ａ、１０ｂは、ボンディング
ワイヤ１３ａ及び１３ｂを通じて接地される。これによ
り、上記従来技術で問題とされた、ボンディングワイヤ
の相互誘導だけでなく、各ＦＥＴ間の相互誘導も同時に
低下させることができ、前記第１の実施形態よりも、さ
らに特性が改善できる。
【００２６】本実施例の作用効果の具体例を説明する
と、初段のＦＥＴ２のゲート電極と後段のＦＥＴ３のド
レイン電極の距離が、例えば０．５ｍｍ離れていて、各
電極から２５φμｍで約１．５ｍｍのワイヤを平行にボ
ンディングするように構成した場合について、パッケー
ジの外部からインピーダンス整合された状態にて測定し
たゲイン（利得）は、実験結果から、周波数１ＧＨｚ
で、３０ｄＢから３２ｄＢと、２ｄＢ程改善され、アイ
ソレーションは、−３０ｄＢから−４０ｄＢへ約１０ｄ
Ｂも改善されることが判明した。
と、初段のＦＥＴ２のゲート電極と後段のＦＥＴ３のド
レイン電極の距離が、例えば０．５ｍｍ離れていて、各
電極から２５φμｍで約１．５ｍｍのワイヤを平行にボ
ンディングするように構成した場合について、パッケー
ジの外部からインピーダンス整合された状態にて測定し
たゲイン（利得）は、実験結果から、周波数１ＧＨｚ
で、３０ｄＢから３２ｄＢと、２ｄＢ程改善され、アイ
ソレーションは、−３０ｄＢから−４０ｄＢへ約１０ｄ
Ｂも改善されることが判明した。
【００２７】これは、接地されたアイソレーション用の
ボンディングワイヤにより、２つのＦＥＴへのボンディ
ングワイヤの相互誘導が小さくなったためである。ただ
し、流れている高周波電力の差の大きい、初段側ＦＥＴ
２入力側のボンディングワイヤ９ａと後段側ＦＥＴ３出
力側のボンディングワイヤ９ｄとの間の、ボンディング
ワイヤ１３ａのみを設けた場合でも、アイソレーション
で９．５ｄＢ程の改善がみられ、このように、効果の大
きいところにのみ、アイソレーション用電極を配置する
ようにした構成も、本発明に含まれる。
ボンディングワイヤにより、２つのＦＥＴへのボンディ
ングワイヤの相互誘導が小さくなったためである。ただ
し、流れている高周波電力の差の大きい、初段側ＦＥＴ
２入力側のボンディングワイヤ９ａと後段側ＦＥＴ３出
力側のボンディングワイヤ９ｄとの間の、ボンディング
ワイヤ１３ａのみを設けた場合でも、アイソレーション
で９．５ｄＢ程の改善がみられ、このように、効果の大
きいところにのみ、アイソレーション用電極を配置する
ようにした構成も、本発明に含まれる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
接地されたアイソレーション用のワイヤにより、複数の
ＦＥＴへのボンディングワイヤの相互誘導を小さくした
ことにより、１つの半導体チップ上から複数の高周波電
力を入力又は出力するためのボンディングワイヤが接続
される半導体素子における、ボンディングワイヤ間の相
互誘導による高周波特性の悪化を防止し、利得を改善す
ると共にアイソレーション特性を改善することができ
る。
接地されたアイソレーション用のワイヤにより、複数の
ＦＥＴへのボンディングワイヤの相互誘導を小さくした
ことにより、１つの半導体チップ上から複数の高周波電
力を入力又は出力するためのボンディングワイヤが接続
される半導体素子における、ボンディングワイヤ間の相
互誘導による高周波特性の悪化を防止し、利得を改善す
ると共にアイソレーション特性を改善することができ
る。
【図１】本発明の第１の実施形態に係る半導体素子の平
面図、及びＡ−Ａ′断面図である。
面図、及びＡ−Ａ′断面図である。
【図２】本発明の第１の実施形態に係る半導体素子のパ
ッケージへの実装例を示す図である。
ッケージへの実装例を示す図である。
【図３】本発明の第２の実施形態に係る半導体素子の平
面図、及びＢ−Ｂ′断面図である。
面図、及びＢ−Ｂ′断面図である。
【図４】従来の半導体素子の平面図、及び側面図であ
る。
る。
【図５】従来の半導体素子のパッケージへの実装例を示
す図である。
す図である。
１ 半導体基板 ２ 初段ＦＥＴ ２ａ 能動部（初段側） ２ｂ ゲート引き出し電極（初段側） ２ｃ ドレイン引き出し電極（初段側） ２ｄ ソース電極（初段側） ３ 後段ＦＥＴ ３ａ 能動部（後段側） ３ｂ ゲート引き出し電極（後段側） ３ｃ ドレイン引き出し電極（後段側） ３ｄ ソース電極（後段側） ４ 本発明の半導体素子 ５ 銅ベース ６ セラミック ７ａ〜７ｄ リード引き出し電極 ８ａ〜８ｄ リード ９ａ 初段側入力用ボンディングワイヤ ９ｂ 初段側出力用ボンディングワイヤ ９ｃ 後段側入力用ボンディングワイヤ ９ｄ 後段側出力用ボンディングワイヤ １０ａ、１０ｂ アイソレーション用ボンディングパッ
ト １１ａ、１１ｂ 接地用バイアホール １２ａ、１２ｂ 接地用ボンディングパット １３ａ、１３ｂ アイソレーション用ボンディングワイ
ヤ
ト １１ａ、１１ｂ 接地用バイアホール １２ａ、１２ｂ 接地用ボンディングパット １３ａ、１３ｂ アイソレーション用ボンディングワイ
ヤ
Claims (3)
- 【請求項１】１つの半導体チップ上から複数の高周波電
力を入力又は出力するための電極が形成され、該電極か
らパッケージのリード引き出し電極を含む外部回路へボ
ンディングワイヤにより接続される半導体集積回路にお
いて、 半導体素子の隣接又は近接した、高周波電力を入力又は
出力する電極の間に、ボンディング用の電極を形成し、
該ボンディング用の電極から、前記高周波電力を入力又
は出力用の電極と前記外部回路の対応する電極を接続す
るボンディングワイヤとの間に位置するように、前記外
部回路上に形成されたボンディング用電極へボンディン
グワイヤが張られたことを特徴とする半導体集積回路。 - 【請求項２】前記半導体素子のボンディング用の電極が
接地されるか、又は外部回路上のボンディング用の電極
が接地され、これらの電極の間を電気的に接続するボン
ディングワイヤが接地されることを特徴とする請求項１
記載の半導体集積回路。 - 【請求項３】半導体素子の高周波電力を入力又は出力す
る電極と外部回路の電極とを接続するボンディングワイ
ヤのうち該ボンディングワイヤに流れる高周波電力の差
が大きな、互いに近接して並設される、少なくとも１対
のボンディングワイヤについて、該１対のボンディング
ワイヤの接続先である、前記半導体素子の電極の間と、
前記外部回路の電極の間に、それぞれ位置するようにア
イソレーション用の電極を備え、アイソレーション用の
ボンディングワイヤを前記半導体素子のアイソレーショ
ン用の電極と前記外部回路のアイソレーション用電極と
の間に前記１対のボンディングワイヤが両側に位置する
ように張り、且つ前記アイソレーション用のボンディン
グワイヤが接地されるように構成されたことを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8093087A JP2755250B2 (ja) | 1996-03-22 | 1996-03-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8093087A JP2755250B2 (ja) | 1996-03-22 | 1996-03-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260412A true JPH09260412A (ja) | 1997-10-03 |
| JP2755250B2 JP2755250B2 (ja) | 1998-05-20 |
Family
ID=14072754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8093087A Expired - Lifetime JP2755250B2 (ja) | 1996-03-22 | 1996-03-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755250B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0971411A2 (en) * | 1998-07-06 | 2000-01-12 | Hitachi, Ltd. | Semiconductor device |
| JP2008228347A (ja) * | 2008-05-26 | 2008-09-25 | Renesas Technology Corp | 高周波電力増幅器モジュール |
| US7525813B2 (en) | 1998-07-06 | 2009-04-28 | Renesas Technology Corp. | Semiconductor device |
| JP2010016396A (ja) * | 2009-09-07 | 2010-01-21 | Renesas Technology Corp | 半導体装置 |
| JP2010283834A (ja) * | 2010-06-10 | 2010-12-16 | Renesas Electronics Corp | 半導体集積回路装置 |
| US8204471B2 (en) | 2000-02-21 | 2012-06-19 | Renesas Electronics Corporation | Wireless communication system |
| EP2747134A1 (en) * | 2012-12-18 | 2014-06-25 | Nxp B.V. | Amplifier device |
-
1996
- 1996-03-22 JP JP8093087A patent/JP2755250B2/ja not_active Expired - Lifetime
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1770777A3 (en) * | 1998-07-06 | 2009-01-21 | Hitachi, Ltd. | Semiconductor device with a shielding bond wire |
| US6943441B2 (en) | 1998-07-06 | 2005-09-13 | Renesas Technology Corp. | Semiconductor device |
| EP0971411A2 (en) * | 1998-07-06 | 2000-01-12 | Hitachi, Ltd. | Semiconductor device |
| US6489680B2 (en) | 1998-07-06 | 2002-12-03 | Hitachi, Ltd. | Semiconductor device |
| US7525813B2 (en) | 1998-07-06 | 2009-04-28 | Renesas Technology Corp. | Semiconductor device |
| US7068521B2 (en) | 1998-07-06 | 2006-06-27 | Renesas Technology Corp. | Semiconductor device |
| EP1770777A2 (en) * | 1998-07-06 | 2007-04-04 | Hitachi, Ltd. | Semiconductor device |
| US8295057B2 (en) | 1998-07-06 | 2012-10-23 | Murata Manufacturing Co., Ltd. | Semiconductor device |
| US6330165B1 (en) | 1998-07-06 | 2001-12-11 | Hitachi, Ltd. | Semiconductor device |
| EP0971411A3 (en) * | 1998-07-06 | 2000-09-06 | Hitachi, Ltd. | Semiconductor device |
| US7817437B2 (en) | 1998-07-06 | 2010-10-19 | Renensas Electronics Corporation | Semiconductor device |
| US8204471B2 (en) | 2000-02-21 | 2012-06-19 | Renesas Electronics Corporation | Wireless communication system |
| JP2008228347A (ja) * | 2008-05-26 | 2008-09-25 | Renesas Technology Corp | 高周波電力増幅器モジュール |
| JP2010016396A (ja) * | 2009-09-07 | 2010-01-21 | Renesas Technology Corp | 半導体装置 |
| JP2010283834A (ja) * | 2010-06-10 | 2010-12-16 | Renesas Electronics Corp | 半導体集積回路装置 |
| EP2747134A1 (en) * | 2012-12-18 | 2014-06-25 | Nxp B.V. | Amplifier device |
| US9007129B2 (en) | 2012-12-18 | 2015-04-14 | Nxp, B.V. | Amplifer device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2755250B2 (ja) | 1998-05-20 |
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