JPH10178321A - 半導体装置 - Google Patents
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- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13063—Metal-Semiconductor Field-Effect Transistor [MESFET]
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Abstract
(57)【要約】
【課題】ＰＨＳ構造の複数のＦＥＴチップを一つのパッ
ケージ中で並列接続して用いるように構成した半導体装
置において、製造工程中で、ＦＥＴチップ間を接続する
ためのインタボンディングワイヤとチップ張出し部との
間の接触が生じないようにする。 【解決手段】ステム上のＦＥＴチップ１Ａ，１Ｂの近傍
に絶縁体（チップコンデンサ１１Ｇ，１１Ｄの誘電体）
を配置する。各コンデンサの上面に、中継用電極１２
Ｇ，１２Ｄを設けておく。ＦＥＴチップ１Ａ，１Ｂから
のインタボンディングワイヤ１３Ｇ，１３Ｄを中継用電
極１２Ｇ，１２Ｄに張り渡す。ＦＥＴチップ１Ａ，１Ｂ
は中継用電極１２Ｇ，１２Ｄを介して並列接続されるの
で、インタボンディングワイヤがＦＥＴチップ１Ａ，１
Ｂを、トランジスタの並びの方向に横切ることがなくな
る。
ケージ中で並列接続して用いるように構成した半導体装
置において、製造工程中で、ＦＥＴチップ間を接続する
ためのインタボンディングワイヤとチップ張出し部との
間の接触が生じないようにする。 【解決手段】ステム上のＦＥＴチップ１Ａ，１Ｂの近傍
に絶縁体（チップコンデンサ１１Ｇ，１１Ｄの誘電体）
を配置する。各コンデンサの上面に、中継用電極１２
Ｇ，１２Ｄを設けておく。ＦＥＴチップ１Ａ，１Ｂから
のインタボンディングワイヤ１３Ｇ，１３Ｄを中継用電
極１２Ｇ，１２Ｄに張り渡す。ＦＥＴチップ１Ａ，１Ｂ
は中継用電極１２Ｇ，１２Ｄを介して並列接続されるの
で、インタボンディングワイヤがＦＥＴチップ１Ａ，１
Ｂを、トランジスタの並びの方向に横切ることがなくな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、例えばＧａＡｓショットキ障壁ゲート型電界
効果トランジスタ（ＧａＡｓ ＭＥＳＦＥＴ）のような
超高周波トランジスタを複数個一つのパッケージに収納
して並列に接続した構造の、高周波の電力増幅などに用
いて好適な半導体装置に関する。
し、特に、例えばＧａＡｓショットキ障壁ゲート型電界
効果トランジスタ（ＧａＡｓ ＭＥＳＦＥＴ）のような
超高周波トランジスタを複数個一つのパッケージに収納
して並列に接続した構造の、高周波の電力増幅などに用
いて好適な半導体装置に関する。
【０００２】
【従来の技術】ＧａＡｓ ＭＥＳＦＥＴは超高周波特性
を備え、マイクロ波帯などで使用するのに適したトラン
ジスタである。しかし、マイクロ波の電力増幅のような
高周波でしかも高出力を必要とする回路に用いるものに
おいては、一つのパッケージ中に別々の複数個のＦＥＴ
チップを組み込み、並列に接続した構造であることが多
い。この種のＦＥＴにおいて要求される高出力を一つの
ＦＥＴチップで得ようとすると必然的にチップサイズが
大きくなり、良品率低下など製造上の問題が生じること
から、得られる出力には限界があるからである。従っ
て、高周波で高出力の半導体装置においては、一つのパ
ッケージ内で少なくとも二つ以上のＦＥＴチップを並列
に接続する技術が重要になる。図４（ａ）に、上述のよ
うな、複数のＦＥＴチップを並列接続した構造の、高周
波電力増幅用半導体装置の一例の模式的平面図を示す。
図４（ａ）を参照して、パッケージのマウント面上に、
二つのＧａＡｓ ＦＥＴチップ１Ａ，１Ｂが並べて配置
されている。それぞれのＦＥＴチップの入力側（紙面左
側）には、ＦＥＴチップの直前にチップコンデンサ３２
Ｇが、その更に前に入力インピーダンス整合のための回
路基板３０Ｇが配置されている。そして、ＦＥＴチップ
１Ａ，１Ｂの表面に形成されたそれぞれのＦＥＴのゲー
ト電極（図示せず）とチップコンデンサ表面の電極と
が、ワイヤ１４Ｇでボンディング接続されている。チッ
プコンデンサ３２Ｇの電極は又、回路基板３０Ｇ上の信
号伝送路にワイヤ１６Ｇでボンディング接続されてい
る。二つのＦＥＴチップ１Ａ，１Ｂの出力側（紙面右
側）にもインピーダンス整合用の回路基板３１Ｄが配置
されており、それぞれのＦＥＴチップ１Ａ，１Ｂ表面の
ドレイン電極（図示せず）とワイヤ１６Ｄでボンディン
グ接続されている。
を備え、マイクロ波帯などで使用するのに適したトラン
ジスタである。しかし、マイクロ波の電力増幅のような
高周波でしかも高出力を必要とする回路に用いるものに
おいては、一つのパッケージ中に別々の複数個のＦＥＴ
チップを組み込み、並列に接続した構造であることが多
い。この種のＦＥＴにおいて要求される高出力を一つの
ＦＥＴチップで得ようとすると必然的にチップサイズが
大きくなり、良品率低下など製造上の問題が生じること
から、得られる出力には限界があるからである。従っ
て、高周波で高出力の半導体装置においては、一つのパ
ッケージ内で少なくとも二つ以上のＦＥＴチップを並列
に接続する技術が重要になる。図４（ａ）に、上述のよ
うな、複数のＦＥＴチップを並列接続した構造の、高周
波電力増幅用半導体装置の一例の模式的平面図を示す。
図４（ａ）を参照して、パッケージのマウント面上に、
二つのＧａＡｓ ＦＥＴチップ１Ａ，１Ｂが並べて配置
されている。それぞれのＦＥＴチップの入力側（紙面左
側）には、ＦＥＴチップの直前にチップコンデンサ３２
Ｇが、その更に前に入力インピーダンス整合のための回
路基板３０Ｇが配置されている。そして、ＦＥＴチップ
１Ａ，１Ｂの表面に形成されたそれぞれのＦＥＴのゲー
ト電極（図示せず）とチップコンデンサ表面の電極と
が、ワイヤ１４Ｇでボンディング接続されている。チッ
プコンデンサ３２Ｇの電極は又、回路基板３０Ｇ上の信
号伝送路にワイヤ１６Ｇでボンディング接続されてい
る。二つのＦＥＴチップ１Ａ，１Ｂの出力側（紙面右
側）にもインピーダンス整合用の回路基板３１Ｄが配置
されており、それぞれのＦＥＴチップ１Ａ，１Ｂ表面の
ドレイン電極（図示せず）とワイヤ１６Ｄでボンディン
グ接続されている。
【０００３】この図に示す半導体装置では、二つのＦＥ
Ｔチップ１Ａ，１Ｂは、ゲート電極どうし、ドレイン電
極どうしがそれぞれワイヤ３７Ｇ，３７Ｄによりボンデ
ィング接続されている。これら、二つのＦＥＴチップ上
の電極どうしをつなぐワイヤ３７Ｇ，３７Ｄは、インタ
ボンディングワイヤと呼ばれる。入力側のインピーダン
ス整合用回路基板３０Ｇ上の二つ伝送路間には、それら
を接続する分布定数的抵抗素子３４が設けられている。
前述のＦＥＴチップ間を接続するインタボンディングワ
イヤ３７Ｇ，３７Ｄ及び二つの伝送路間を結ぶ分布定数
的抵抗素子３４は、この半導体装置を一つではなく二つ
のＦＥＴチップで構成したことによる副作用を改善する
ために設けられたものである。すなわち、二つのＧａＡ
ｓ ＦＥＴチップ１Ａ，１Ｂは、たとえ同一のウエーハ
から得たものであっても、エピタキシャル成長の不均一
性やウエーハプロセス上の不均一性などにより、直流特
性や入出力インピーダンスなどの電気的特性が全く同一
になることは、実際上あり得ない。インタボンディング
ワイヤ３７Ｇ，３７Ｄ及び抵抗素子３４は、そのよう
な、二つのＦＥＴチップ間の特性の相違に基づく半導体
装置全体での合成効率の悪化を防止するためのものであ
る。
Ｔチップ１Ａ，１Ｂは、ゲート電極どうし、ドレイン電
極どうしがそれぞれワイヤ３７Ｇ，３７Ｄによりボンデ
ィング接続されている。これら、二つのＦＥＴチップ上
の電極どうしをつなぐワイヤ３７Ｇ，３７Ｄは、インタ
ボンディングワイヤと呼ばれる。入力側のインピーダン
ス整合用回路基板３０Ｇ上の二つ伝送路間には、それら
を接続する分布定数的抵抗素子３４が設けられている。
前述のＦＥＴチップ間を接続するインタボンディングワ
イヤ３７Ｇ，３７Ｄ及び二つの伝送路間を結ぶ分布定数
的抵抗素子３４は、この半導体装置を一つではなく二つ
のＦＥＴチップで構成したことによる副作用を改善する
ために設けられたものである。すなわち、二つのＧａＡ
ｓ ＦＥＴチップ１Ａ，１Ｂは、たとえ同一のウエーハ
から得たものであっても、エピタキシャル成長の不均一
性やウエーハプロセス上の不均一性などにより、直流特
性や入出力インピーダンスなどの電気的特性が全く同一
になることは、実際上あり得ない。インタボンディング
ワイヤ３７Ｇ，３７Ｄ及び抵抗素子３４は、そのよう
な、二つのＦＥＴチップ間の特性の相違に基づく半導体
装置全体での合成効率の悪化を防止するためのものであ
る。
【０００４】図４（ｂ）に、複数のＧａＡｓ ＦＥＴチ
ップを用いた従来の高周波電力増幅用半導体装置の他の
例の模式的平面図を示す。この図に示す半導体装置は、
本発明の譲請人と同一譲受人に依る特開昭６１−１８４
８５３号公報に開示された発明であって、上記図４
（ａ）に示される半導体装置によって得られた、ＦＥＴ
チップ間の電気的特性の相違による合成効率の低下防止
効果を、より高めようとするものである。図４（ａ）と
図４（ｂ）とを比較して、図４（ｂ）に示される半導体
装置には、二つのＦＥＴチップ１Ａ，１Ｂの間に、第２
の分布定数的抵抗素子３５が設けられている。この公報
記載の発明は、パッケージの入力ピンから出力ピン迄の
回路構成要素の中で特性のばらつきが一番大きいＦＥＴ
チップの直近に新しく抵抗素子３５を設けることによ
り、ＦＥＴチップの特性の相違による合成効率の低下を
より効果的に抑制している。この半導体装置では、チッ
プ上のゲート電極どうし及びドレイン電極どうしを接続
するためのインタボンディングワイヤが、ワイヤ３６
Ｇ，３６Ｄのように、一旦抵抗素子３５にボンディング
された後、相手のＦＥＴチップにボンディングされてい
る。つまり、図４（ａ）に示される半導体装置では二つ
のＦＥＴチップ間を直接接続していたのを、新しく設け
た分布定数的抵抗素子３５を仲介して接続するようにし
ている。
ップを用いた従来の高周波電力増幅用半導体装置の他の
例の模式的平面図を示す。この図に示す半導体装置は、
本発明の譲請人と同一譲受人に依る特開昭６１−１８４
８５３号公報に開示された発明であって、上記図４
（ａ）に示される半導体装置によって得られた、ＦＥＴ
チップ間の電気的特性の相違による合成効率の低下防止
効果を、より高めようとするものである。図４（ａ）と
図４（ｂ）とを比較して、図４（ｂ）に示される半導体
装置には、二つのＦＥＴチップ１Ａ，１Ｂの間に、第２
の分布定数的抵抗素子３５が設けられている。この公報
記載の発明は、パッケージの入力ピンから出力ピン迄の
回路構成要素の中で特性のばらつきが一番大きいＦＥＴ
チップの直近に新しく抵抗素子３５を設けることによ
り、ＦＥＴチップの特性の相違による合成効率の低下を
より効果的に抑制している。この半導体装置では、チッ
プ上のゲート電極どうし及びドレイン電極どうしを接続
するためのインタボンディングワイヤが、ワイヤ３６
Ｇ，３６Ｄのように、一旦抵抗素子３５にボンディング
された後、相手のＦＥＴチップにボンディングされてい
る。つまり、図４（ａ）に示される半導体装置では二つ
のＦＥＴチップ間を直接接続していたのを、新しく設け
た分布定数的抵抗素子３５を仲介して接続するようにし
ている。
【０００５】
【発明が解決しようとする課題】上述したように、高周
波電力増幅用の半導体装置には、一つのパッケージ内で
複数のＦＥＴチップを並列に接続する構造が不可欠であ
る。一方、高電力を扱うことから、放熱性にも優れた構
造であることが要求される。このような高放熱性に対す
る要求を満たそうとするとき、図４（ａ）又は図４
（ｂ）に示す半導体装置は、製造に困難を来すことがあ
る。以下に、その説明を行う。
波電力増幅用の半導体装置には、一つのパッケージ内で
複数のＦＥＴチップを並列に接続する構造が不可欠であ
る。一方、高電力を扱うことから、放熱性にも優れた構
造であることが要求される。このような高放熱性に対す
る要求を満たそうとするとき、図４（ａ）又は図４
（ｂ）に示す半導体装置は、製造に困難を来すことがあ
る。以下に、その説明を行う。
【０００６】ＦＥＴチップやＩＣチップの放熱性を高め
るための構造の一つに、ＰＨＳ（プレーテッド ヒート
シンク：Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎｋ）構造があ
る。図５に、ＰＨＳ構造を適用したＧａＡｓ ＦＥＴチ
ップの模式的平面図および断面図を示す。図５を参照し
て、ＰＨＳ構造は、ＦＥＴ（この場合は、ＧａＡｓＭＥ
ＳＦＥＴ）が作り込まれた半導体基板（同、半絶縁性Ｇ
ａＡｓ基板とその上の能動層からなる）６１の裏面全体
および側面全体に金めっき層を形成し、又、基板上面か
ら水平方向に鍔状に張り出した金めっき層（以後、張出
し部と呼ぶ）７を設けて、ＧａＡｓ基板６１を金めっき
層で包み込んだ構造になっている。ＦＥＴのゲート、ド
レイン、ソースの各電極はＧａＡｓ基板６１の上面に配
置されているが、そのうちソース電極は張出し部７に導
通しており、基板側面および裏面の金めっき層６２を経
て接地される。基板側面および裏面の金めっき層６２の
厚さは、例えば約１０μｍである。張出し部７の金めっ
き層は、例えば３μｍ程度である。この張出し部７は、
ＧａＡｓ基板６１を金めっき層で確実に包み込むため
に、製造上必要なものである。すなわち、この構造のＦ
ＥＴチップにおいては、張出し部７の金めっき層と側
面、裏面の金めっき層６２とを、張合わせ構造で接続す
る。その場合、張出し部７の金めっき層を先ず形成して
おき、その後、裏面から金めっきを成長させ、張り合わ
せるという製造方法を採る。
るための構造の一つに、ＰＨＳ（プレーテッド ヒート
シンク：Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎｋ）構造があ
る。図５に、ＰＨＳ構造を適用したＧａＡｓ ＦＥＴチ
ップの模式的平面図および断面図を示す。図５を参照し
て、ＰＨＳ構造は、ＦＥＴ（この場合は、ＧａＡｓＭＥ
ＳＦＥＴ）が作り込まれた半導体基板（同、半絶縁性Ｇ
ａＡｓ基板とその上の能動層からなる）６１の裏面全体
および側面全体に金めっき層を形成し、又、基板上面か
ら水平方向に鍔状に張り出した金めっき層（以後、張出
し部と呼ぶ）７を設けて、ＧａＡｓ基板６１を金めっき
層で包み込んだ構造になっている。ＦＥＴのゲート、ド
レイン、ソースの各電極はＧａＡｓ基板６１の上面に配
置されているが、そのうちソース電極は張出し部７に導
通しており、基板側面および裏面の金めっき層６２を経
て接地される。基板側面および裏面の金めっき層６２の
厚さは、例えば約１０μｍである。張出し部７の金めっ
き層は、例えば３μｍ程度である。この張出し部７は、
ＧａＡｓ基板６１を金めっき層で確実に包み込むため
に、製造上必要なものである。すなわち、この構造のＦ
ＥＴチップにおいては、張出し部７の金めっき層と側
面、裏面の金めっき層６２とを、張合わせ構造で接続す
る。その場合、張出し部７の金めっき層を先ず形成して
おき、その後、裏面から金めっきを成長させ、張り合わ
せるという製造方法を採る。
【０００７】次に、上述のＰＨＳ構造のＧａＡｓ ＦＥ
Ｔを、ＦＥＴチップを複数並列接続した構造の高周波電
力増幅用半導体装置に適用した場合の斜視図を、図６
（ａ）に示す。但し、この図に示す例では、出力側にも
ＦＥＴチップとインピーダンス整合用回路基板との間
に、チップコンデンサが配置されているものとする。
又、入・出力のインピーダンス整合用回路基板は、ステ
ム上でチップコンデンサの外側に設けられているものと
する。図６（ａ）を参照して、紙面左下側が入力側であ
り、右上側が出力側である。信号は、左下から右上方向
に伝播してゆく。ステムのマウント面１８上に、二つの
ＧａＡｓ ＦＥＴチップ１Ａ，１Ｂが、紙面左右方向に
並んで配置されている。それぞれのＦＥＴチップ１Ａ，
１Ｂの入力側には、二つのチップコンデンサ３２Ｇが並
べて搭載されている。そして、ＦＥＴチップのゲートパ
ッド３Ｇ，４Ｇがワイヤ１４Ｇにより、コンデンサ３２
Ｇ，３２Ｇにボンディング接続されている。ＦＥＴチッ
プ１Ａ，１Ｂの出力側には、同様に、二つのチップコン
デンサ３２Ｄが並べて搭載されている。そして、ＦＥＴ
チップのドレインパッド５Ｄ，６Ｄがワイヤ１５Ｄによ
り、コンデンサ３２Ｄ，３２Ｄにボンディング接続され
ている。又、二つのＦＥＴチップ１Ａ，１Ｂは、チップ
上のインタボンディング用のゲートパッド（ゲートイン
タボンディングパッド）９Ｇどうしをワイヤ２９Ｇでボ
ンディング接続されている。又、ドレインインタボンデ
ィングパッド１０Ｄどうしを、ワイヤ２９Ｄで接続され
ている。
Ｔを、ＦＥＴチップを複数並列接続した構造の高周波電
力増幅用半導体装置に適用した場合の斜視図を、図６
（ａ）に示す。但し、この図に示す例では、出力側にも
ＦＥＴチップとインピーダンス整合用回路基板との間
に、チップコンデンサが配置されているものとする。
又、入・出力のインピーダンス整合用回路基板は、ステ
ム上でチップコンデンサの外側に設けられているものと
する。図６（ａ）を参照して、紙面左下側が入力側であ
り、右上側が出力側である。信号は、左下から右上方向
に伝播してゆく。ステムのマウント面１８上に、二つの
ＧａＡｓ ＦＥＴチップ１Ａ，１Ｂが、紙面左右方向に
並んで配置されている。それぞれのＦＥＴチップ１Ａ，
１Ｂの入力側には、二つのチップコンデンサ３２Ｇが並
べて搭載されている。そして、ＦＥＴチップのゲートパ
ッド３Ｇ，４Ｇがワイヤ１４Ｇにより、コンデンサ３２
Ｇ，３２Ｇにボンディング接続されている。ＦＥＴチッ
プ１Ａ，１Ｂの出力側には、同様に、二つのチップコン
デンサ３２Ｄが並べて搭載されている。そして、ＦＥＴ
チップのドレインパッド５Ｄ，６Ｄがワイヤ１５Ｄによ
り、コンデンサ３２Ｄ，３２Ｄにボンディング接続され
ている。又、二つのＦＥＴチップ１Ａ，１Ｂは、チップ
上のインタボンディング用のゲートパッド（ゲートイン
タボンディングパッド）９Ｇどうしをワイヤ２９Ｇでボ
ンディング接続されている。又、ドレインインタボンデ
ィングパッド１０Ｄどうしを、ワイヤ２９Ｄで接続され
ている。
【０００８】ここで、図６（ａ）中のＡ−ａ切断線にお
ける断面を示す図６（ｂ）を参照すると、二つのＦＥＴ
チップ１Ａ，１Ｂを接続するインタボンディングワイヤ
２９Ｇ，２９Ｄの下で、チップの張出し部７の金めっき
層が上方に反り返っている。これは、以下の理由によ
る。すなわち、図６に示す半導体装置を製造するにあた
って、例えばチップの外観検査や組立工程などでは、通
常、ピンセットを用いてウエハハンドリングが行われ
る。その場合、図７（ａ）に断面図を示すように、ＦＥ
Ｔチップをその長辺方向（図５に示すＰＨＳ構造ＦＥＴ
チップの平面図において、切断線Ｂ−ｂに沿う方向）か
らピンセット６３で挟むことが多い。その結果、ＦＥＴ
チップの張出し部７がピンセットからの圧力により、図
７（ｂ）に示すように、チップ上面側に反るように変形
してしまうのである。その変形量、つまり反り量が大き
いと、二つのＦＥＴチップを結ぶインタボンディングワ
イヤ２９Ｇ，２９ＤとＦＥＴチップの張出し部７とがシ
ョートしてしまうことになる。特に自動ボンダを用いる
場合は、インタボンディングワイヤ２９Ｇ，２９Ｄの高
さを十分高くできない機種も少なくないので、ショート
不良が生じ易い。はなはだしい場合は、ボンダのキャピ
ラリとＦＥＴチップ上面から反り上がった張出し部７と
が衝突してボンディング自体が不可能になるようなこと
が起こる。
ける断面を示す図６（ｂ）を参照すると、二つのＦＥＴ
チップ１Ａ，１Ｂを接続するインタボンディングワイヤ
２９Ｇ，２９Ｄの下で、チップの張出し部７の金めっき
層が上方に反り返っている。これは、以下の理由によ
る。すなわち、図６に示す半導体装置を製造するにあた
って、例えばチップの外観検査や組立工程などでは、通
常、ピンセットを用いてウエハハンドリングが行われ
る。その場合、図７（ａ）に断面図を示すように、ＦＥ
Ｔチップをその長辺方向（図５に示すＰＨＳ構造ＦＥＴ
チップの平面図において、切断線Ｂ−ｂに沿う方向）か
らピンセット６３で挟むことが多い。その結果、ＦＥＴ
チップの張出し部７がピンセットからの圧力により、図
７（ｂ）に示すように、チップ上面側に反るように変形
してしまうのである。その変形量、つまり反り量が大き
いと、二つのＦＥＴチップを結ぶインタボンディングワ
イヤ２９Ｇ，２９ＤとＦＥＴチップの張出し部７とがシ
ョートしてしまうことになる。特に自動ボンダを用いる
場合は、インタボンディングワイヤ２９Ｇ，２９Ｄの高
さを十分高くできない機種も少なくないので、ショート
不良が生じ易い。はなはだしい場合は、ボンダのキャピ
ラリとＦＥＴチップ上面から反り上がった張出し部７と
が衝突してボンディング自体が不可能になるようなこと
が起こる。
【０００９】図６（ａ）に示す半導体装置の等価回路
を、図８に示す。図８を参照して、図中に二転鎖線で囲
った部分が、ＦＥＴチップ１Ａ，１Ｂ、チップコンデン
サ、ボンディングワイヤ、インタボンディングワイヤを
含む部分である。図６（ａ），（ｂ）に示すようにイン
タボンディングワイヤ２９Ｇ，２９ＤとＦＥＴチップの
張出し部７とが接触していないときは、図８において一
転鎖線２９Ｇ，２９Ｄで示すように、二つのＦＥＴチッ
プ１Ａ，１Ｂのゲート電極どうし、ドレイン電極どうし
が、グランド電位から確実に絶縁された状態で互いに接
続されている。つまり、ＦＥＴチップ１Ａ，１Ｂそれぞ
れは、互いに並列に接続された状態で正常にトランジス
タ動作を行う。一方、インタボンディングワイヤ２９
Ｇ，２９Ｄと張出し部７とがショートした場合は、図８
中に破線６５Ｇ，６５Ｄで示すように、二つのＦＥＴチ
ップ１Ａ，１Ｂはいずれも、ゲート電極もドレイン電極
も、チップの張出し部７を介してソース電極に接続され
る。つまり、ＦＥＴの三つの電極全てがグランド電位に
固定され、トランジスタ動作を行うことはできない。
を、図８に示す。図８を参照して、図中に二転鎖線で囲
った部分が、ＦＥＴチップ１Ａ，１Ｂ、チップコンデン
サ、ボンディングワイヤ、インタボンディングワイヤを
含む部分である。図６（ａ），（ｂ）に示すようにイン
タボンディングワイヤ２９Ｇ，２９ＤとＦＥＴチップの
張出し部７とが接触していないときは、図８において一
転鎖線２９Ｇ，２９Ｄで示すように、二つのＦＥＴチッ
プ１Ａ，１Ｂのゲート電極どうし、ドレイン電極どうし
が、グランド電位から確実に絶縁された状態で互いに接
続されている。つまり、ＦＥＴチップ１Ａ，１Ｂそれぞ
れは、互いに並列に接続された状態で正常にトランジス
タ動作を行う。一方、インタボンディングワイヤ２９
Ｇ，２９Ｄと張出し部７とがショートした場合は、図８
中に破線６５Ｇ，６５Ｄで示すように、二つのＦＥＴチ
ップ１Ａ，１Ｂはいずれも、ゲート電極もドレイン電極
も、チップの張出し部７を介してソース電極に接続され
る。つまり、ＦＥＴの三つの電極全てがグランド電位に
固定され、トランジスタ動作を行うことはできない。
【００１０】これまで述べたように、高周波電力増幅用
の半導体装置を複数のＦＥＴチップで構成するとき、Ｐ
ＨＳ構造のＦＥＴチップを用いると、製造工程中でイン
タボンディングワイヤがチップ周縁部と接触しやすく、
製造が非常に困難である。上記インタボンディングワイ
ヤとチップとの接触障害は、ＦＥＴチップのハンドリン
グにピンセットを用い、チップの短辺を長辺方向（図５
において、紙面左右方向）に力が加わるように挟むこと
により生じるものである。従って、ＦＥＴチップをピン
セットでハンドリングするときの挟み方を、これまでと
は９０度変え、チップの長辺を短辺方向に沿って力を加
えるようにすることによって、上記インタボンディング
ワイヤとチップ周縁部との接触障害は避けられる。しか
しその場合には、上記の接触障害に替わって、ＦＥＴチ
ップ１Ａ，１Ｂとチップコンデンサ３２Ｇとの間のボン
ディングワイヤ１４Ｇ（図６（ａ））とＦＥＴチップの
張出し部７との接触あるいは、出力側のコンデンサ３２
Ｄとの間のボンディングワイヤ１５Ｄと張出し部との接
触が生じるようになってしまう。
の半導体装置を複数のＦＥＴチップで構成するとき、Ｐ
ＨＳ構造のＦＥＴチップを用いると、製造工程中でイン
タボンディングワイヤがチップ周縁部と接触しやすく、
製造が非常に困難である。上記インタボンディングワイ
ヤとチップとの接触障害は、ＦＥＴチップのハンドリン
グにピンセットを用い、チップの短辺を長辺方向（図５
において、紙面左右方向）に力が加わるように挟むこと
により生じるものである。従って、ＦＥＴチップをピン
セットでハンドリングするときの挟み方を、これまでと
は９０度変え、チップの長辺を短辺方向に沿って力を加
えるようにすることによって、上記インタボンディング
ワイヤとチップ周縁部との接触障害は避けられる。しか
しその場合には、上記の接触障害に替わって、ＦＥＴチ
ップ１Ａ，１Ｂとチップコンデンサ３２Ｇとの間のボン
ディングワイヤ１４Ｇ（図６（ａ））とＦＥＴチップの
張出し部７との接触あるいは、出力側のコンデンサ３２
Ｄとの間のボンディングワイヤ１５Ｄと張出し部との接
触が生じるようになってしまう。
【００１１】従って本発明は、高周波、高出力を実現す
るためにＰＨＳ構造の複数のＦＥＴチップを一つのパッ
ケージ中で並列接続して用いるように構成した半導体装
置において、製造工程中で、ＦＥＴチップ間を接続する
ためのインタボンディングワイヤとチップ張出し部との
間の接触が生じないようにして、良品率、信頼性、生産
性を向上させることを目的とするものである。
るためにＰＨＳ構造の複数のＦＥＴチップを一つのパッ
ケージ中で並列接続して用いるように構成した半導体装
置において、製造工程中で、ＦＥＴチップ間を接続する
ためのインタボンディングワイヤとチップ張出し部との
間の接触が生じないようにして、良品率、信頼性、生産
性を向上させることを目的とするものである。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
回路素子を搭載するためのマウント面と外部との接続用
の端子とを備えるパッケージと、前記パッケージのマウ
ント面に並べて搭載された、複数のチップ型ディスクリ
ートトランジスタと、前記パッケージのマウント面の、
トランジスタチップ列の近傍に搭載された、上面に電極
を備える少なくとも一つ以上の絶縁体と、各各のトラン
ジスタチップの上面に設けられたトランジスタの電極と
前記絶縁体上面の電極との間に張り渡されたインタボン
ディングワイヤと、各各のトランジスタの電極を、その
トランジスタの外部に個別に接続するためのボンディン
グワイヤとを少なくとも含んでなる半導体装置である。
回路素子を搭載するためのマウント面と外部との接続用
の端子とを備えるパッケージと、前記パッケージのマウ
ント面に並べて搭載された、複数のチップ型ディスクリ
ートトランジスタと、前記パッケージのマウント面の、
トランジスタチップ列の近傍に搭載された、上面に電極
を備える少なくとも一つ以上の絶縁体と、各各のトラン
ジスタチップの上面に設けられたトランジスタの電極と
前記絶縁体上面の電極との間に張り渡されたインタボン
ディングワイヤと、各各のトランジスタの電極を、その
トランジスタの外部に個別に接続するためのボンディン
グワイヤとを少なくとも含んでなる半導体装置である。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て、実施例を用い図面を参照して説明する。図１は、本
発明の第１の実施例によるマイクロ波帯の電力増幅用半
導体装置の平面図である。又、図２に、斜視図を示す。
図１及び図２を参照して、ステムのマウント面１８上
に、二つのＦＥＴチップ１Ａ，１Ｂが紙面左右方向に並
んで配置されている。更に、紙面下側（こちら側が、信
号入力側である）に、二つのチップコンデンサ１１Ｇ，
１１Ｇが並んで配置されており，紙面上側（同、信号出
力側）にも二つのチップコンデンサ１１Ｄ，１１Ｄが並
んで配置されている。
て、実施例を用い図面を参照して説明する。図１は、本
発明の第１の実施例によるマイクロ波帯の電力増幅用半
導体装置の平面図である。又、図２に、斜視図を示す。
図１及び図２を参照して、ステムのマウント面１８上
に、二つのＦＥＴチップ１Ａ，１Ｂが紙面左右方向に並
んで配置されている。更に、紙面下側（こちら側が、信
号入力側である）に、二つのチップコンデンサ１１Ｇ，
１１Ｇが並んで配置されており，紙面上側（同、信号出
力側）にも二つのチップコンデンサ１１Ｄ，１１Ｄが並
んで配置されている。
【００１４】ステムは、Ｃｕ，Ｃｕ／Ｗ或いはＣｕ／Ｍ
ｏ／Ｃｕなどの金属材料を用いて作られ、マウント面１
８は、通常、電気的に接地電位になるようにされてい
る。
ｏ／Ｃｕなどの金属材料を用いて作られ、マウント面１
８は、通常、電気的に接地電位になるようにされてい
る。
【００１５】ＦＥＴチップ１Ａ，１Ｂは、ＧａＡｓ Ｍ
ＥＳＦＥＴを用いたＰＨＳ構造のチップである。ＧａＡ
ｓ基板を包む金属には、Ａｕ，Ａｇ，Ｐｔなどが使用で
きるが、本実施例では、金めっき層を用い、チップ上面
からの張出し部７は、チップ裏面より厚さ１０〜１５μ
ｍ程度のめっき層を成長させることにより形成した。そ
れぞれのチップ上面には、二つのチップのゲート電極ど
うし及びドレイン電極どうしをインタボンディングワイ
ヤ１３Ｇ，１３Ｄで接続するための、ゲートインタボン
ディングパッド９Ｇ，１０Ｄが形成されている。又、そ
れぞれのＦＥＴチップのゲート電極と入力側のチップコ
ンデンサとをボンディングワイヤ１４Ｇで接続するため
のゲートパッド３Ｇ，４Ｇと、ドレイン電極と出力側の
チップコンデンサ１１Ｄとをボンディングワイヤ１５Ｄ
で接続するためのドレインパッド５Ｄ，６Ｄが形成され
ている。これらゲートインタボンディングパッド、ドレ
インインタボンディングパッド、ゲートパッド、ドレイ
ンパッドはいずれも、ＦＥＴチップ上面に厚さ３μｍ程
度の金めっき層を成長させて形成したものである。ゲー
トインタボンディングワイヤ１３Ｇ及びドレインインタ
ボンディングワイヤ１３Ｄには、太さ約２５μｍφの金
線を用いた。ＦＥＴチップと入力側、出力側のチップコ
ンデンサとを接続するボンディングワイヤ１４Ｇ，１５
Ｄには、太さ２０〜３０μｍ程度の金線を用いている。
ＥＳＦＥＴを用いたＰＨＳ構造のチップである。ＧａＡ
ｓ基板を包む金属には、Ａｕ，Ａｇ，Ｐｔなどが使用で
きるが、本実施例では、金めっき層を用い、チップ上面
からの張出し部７は、チップ裏面より厚さ１０〜１５μ
ｍ程度のめっき層を成長させることにより形成した。そ
れぞれのチップ上面には、二つのチップのゲート電極ど
うし及びドレイン電極どうしをインタボンディングワイ
ヤ１３Ｇ，１３Ｄで接続するための、ゲートインタボン
ディングパッド９Ｇ，１０Ｄが形成されている。又、そ
れぞれのＦＥＴチップのゲート電極と入力側のチップコ
ンデンサとをボンディングワイヤ１４Ｇで接続するため
のゲートパッド３Ｇ，４Ｇと、ドレイン電極と出力側の
チップコンデンサ１１Ｄとをボンディングワイヤ１５Ｄ
で接続するためのドレインパッド５Ｄ，６Ｄが形成され
ている。これらゲートインタボンディングパッド、ドレ
インインタボンディングパッド、ゲートパッド、ドレイ
ンパッドはいずれも、ＦＥＴチップ上面に厚さ３μｍ程
度の金めっき層を成長させて形成したものである。ゲー
トインタボンディングワイヤ１３Ｇ及びドレインインタ
ボンディングワイヤ１３Ｄには、太さ約２５μｍφの金
線を用いた。ＦＥＴチップと入力側、出力側のチップコ
ンデンサとを接続するボンディングワイヤ１４Ｇ，１５
Ｄには、太さ２０〜３０μｍ程度の金線を用いている。
【００１６】入力側及び出力側のチップコンデンサ１１
Ｇ，１１Ｄはいずれもディスクリート部品で、ステムに
マウントされている。これらのコンデンサはＴｉＯ系の
誘電材料を用い、誘電体は、比誘電率εr ＝１４０程
度、厚さ約１５０μｍである。これらコンデンサの上面
には、例えば厚さ約５０ｎｍのＴｉ／Ｗ層をスパッタリ
ングで堆積させた後４〜９μｍ程度の厚さの金めっき層
を成長させて形成した電極が設けられている。このコン
デンサ上面の電極には、二種類の電極がある。一つは導
体部本体であり、他の一つは、インタボンディング中継
用電極１２Ｇ，１２Ｄである。導体部本体は、本来のキ
ャパシタンスを得るための電極であり、中継用電極１２
Ｇ，１２Ｄは、各ＦＥＴチップ１Ａ，１Ｂのゲートイン
タボンディングワイヤ又はドレインインタボンディング
ワイヤが接続される電極である。つまり、本実施例の半
導体装置では、ＦＥＴチップどうしを接続するためのイ
ンタボンディングワイヤを、従来、ＦＥＴチップ１Ａか
らＦＥＴチップ１Ｂへ又はその逆に、直接張り渡してい
たところを、一旦ＦＥＴチップ１Ａのパッドとコンデン
サ上に新たに設けた中継用電極１２Ｇ又は１２Ｄとの間
に張り渡し、次に、並んで配置された二つのコンデンサ
上の中継用電極どうしを接続し、続いて、コンデンサの
中継用電極と相手のＦＥＴチップ１Ｂのパッドとの間に
再度ワイヤを張り渡すというようにして、インタボンデ
ィングワイヤがＦＥＴチップ１Ａ，１Ｂの短辺を迂回す
るようにしていることになる。
Ｇ，１１Ｄはいずれもディスクリート部品で、ステムに
マウントされている。これらのコンデンサはＴｉＯ系の
誘電材料を用い、誘電体は、比誘電率εr ＝１４０程
度、厚さ約１５０μｍである。これらコンデンサの上面
には、例えば厚さ約５０ｎｍのＴｉ／Ｗ層をスパッタリ
ングで堆積させた後４〜９μｍ程度の厚さの金めっき層
を成長させて形成した電極が設けられている。このコン
デンサ上面の電極には、二種類の電極がある。一つは導
体部本体であり、他の一つは、インタボンディング中継
用電極１２Ｇ，１２Ｄである。導体部本体は、本来のキ
ャパシタンスを得るための電極であり、中継用電極１２
Ｇ，１２Ｄは、各ＦＥＴチップ１Ａ，１Ｂのゲートイン
タボンディングワイヤ又はドレインインタボンディング
ワイヤが接続される電極である。つまり、本実施例の半
導体装置では、ＦＥＴチップどうしを接続するためのイ
ンタボンディングワイヤを、従来、ＦＥＴチップ１Ａか
らＦＥＴチップ１Ｂへ又はその逆に、直接張り渡してい
たところを、一旦ＦＥＴチップ１Ａのパッドとコンデン
サ上に新たに設けた中継用電極１２Ｇ又は１２Ｄとの間
に張り渡し、次に、並んで配置された二つのコンデンサ
上の中継用電極どうしを接続し、続いて、コンデンサの
中継用電極と相手のＦＥＴチップ１Ｂのパッドとの間に
再度ワイヤを張り渡すというようにして、インタボンデ
ィングワイヤがＦＥＴチップ１Ａ，１Ｂの短辺を迂回す
るようにしていることになる。
【００１７】本実施例では、インタボンディングワイヤ
１３Ｇ，１３Ｄを、各ＦＥＴチップの短辺を迂回するよ
うに、チップの長辺に垂直に張り伸ばしている。従っ
て、たとえ製造時のピンセットによるハンドリングが原
因でＦＥＴチップの短辺の張出し部が図２に示すように
チップ上面側に反り上がったとしても、インタボンディ
ングワイヤとＦＥＴチップの張出し部とが接触し合うこ
とはない。又、インタボンディングの際のワイヤの高さ
を、特に高くする必要はなく、自動ボンダを用いて高効
率で製造することができる。
１３Ｇ，１３Ｄを、各ＦＥＴチップの短辺を迂回するよ
うに、チップの長辺に垂直に張り伸ばしている。従っ
て、たとえ製造時のピンセットによるハンドリングが原
因でＦＥＴチップの短辺の張出し部が図２に示すように
チップ上面側に反り上がったとしても、インタボンディ
ングワイヤとＦＥＴチップの張出し部とが接触し合うこ
とはない。又、インタボンディングの際のワイヤの高さ
を、特に高くする必要はなく、自動ボンダを用いて高効
率で製造することができる。
【００１８】これに対し、図６に示す従来の技術による
半導体装置において、ＦＥＴチップ張出し部の反りによ
るショート不良発生を防止するには、インタボンディン
グワイヤの高さを、ワイヤの太さと張出し部のそり量と
を加えた分（２００〜３００μｍ程度）以上にしなけれ
ばならない。その結果、ワイヤにたるみが生じ易くな
り、結果的には、ショート不良の発生を防ぐことができ
ない。又、自動ボンダを使用すると、ボンディングワイ
ヤ高さを十分高くできない装置もあり、製造すらできな
いという場合もある。
半導体装置において、ＦＥＴチップ張出し部の反りによ
るショート不良発生を防止するには、インタボンディン
グワイヤの高さを、ワイヤの太さと張出し部のそり量と
を加えた分（２００〜３００μｍ程度）以上にしなけれ
ばならない。その結果、ワイヤにたるみが生じ易くな
り、結果的には、ショート不良の発生を防ぐことができ
ない。又、自動ボンダを使用すると、ボンディングワイ
ヤ高さを十分高くできない装置もあり、製造すらできな
いという場合もある。
【００１９】次に、本発明の第２の実施例について説明
する。図３は、本発明の第２の実施例による、１．０〜
２．０ＧＨｚ帯電力増幅用半導体装置の平面図である。
図１と図３とを比較して、本実施例は、ステムのマウン
ト面１８上に、第１の実施例におけるチップコンデンサ
に代えて、絶縁性の回路基板２０Ｇ，２０Ｄが搭載され
ている点が第１の引用例と異なっている。上記回路基板
は厚さ２５４μｍのアルミナ（Ａｌ2 Ｏ3 ）製で、入力
側および出力側に各一枚ずつ配置されている。入力側の
回路基板２０Ｇには入力インピーダンス整合回路が二つ
並べて組み込まれており、出力側の回路基板２０Ｄに
は、同様に、出力インピーダンス整合回路が二つ並べて
組み込まれている。それらインピーダンス整合回路はそ
れぞれ、図８に示す等価回路図中の入力側整合回路用基
板２５、出力側整合回路用基板２６に相当し、第１の実
施例では、ステムの外部に設けられていた回路である。
する。図３は、本発明の第２の実施例による、１．０〜
２．０ＧＨｚ帯電力増幅用半導体装置の平面図である。
図１と図３とを比較して、本実施例は、ステムのマウン
ト面１８上に、第１の実施例におけるチップコンデンサ
に代えて、絶縁性の回路基板２０Ｇ，２０Ｄが搭載され
ている点が第１の引用例と異なっている。上記回路基板
は厚さ２５４μｍのアルミナ（Ａｌ2 Ｏ3 ）製で、入力
側および出力側に各一枚ずつ配置されている。入力側の
回路基板２０Ｇには入力インピーダンス整合回路が二つ
並べて組み込まれており、出力側の回路基板２０Ｄに
は、同様に、出力インピーダンス整合回路が二つ並べて
組み込まれている。それらインピーダンス整合回路はそ
れぞれ、図８に示す等価回路図中の入力側整合回路用基
板２５、出力側整合回路用基板２６に相当し、第１の実
施例では、ステムの外部に設けられていた回路である。
【００２０】上述の回路基板２０Ｇ，２０Ｄには、本来
のインピーダンス整合回路の他に、入力側なら入力側の
基板２０Ｇ上の二つの入力インピーダンス整合回路、出
力側なら出力側の基板２０Ｄ上の二つの出力インピーダ
ンス整合回路の間に、ＦＥＴチップ１Ａ，１Ｂの長辺に
そって延びる中継用の電極２１Ｇ，２１Ｄが設けられて
いる。それら中継用電極２１Ｇ，２１ＤはＡｕ，Ａｇ，
Ｐｔなどを用いて形成できるが、本実施例では、厚さ約
５０ｎｍのＴｉ／Ｗ層をスパッタリングで堆積させた
後、４〜９μｍ程度の厚さの金めっき層を成長させて形
成した。
のインピーダンス整合回路の他に、入力側なら入力側の
基板２０Ｇ上の二つの入力インピーダンス整合回路、出
力側なら出力側の基板２０Ｄ上の二つの出力インピーダ
ンス整合回路の間に、ＦＥＴチップ１Ａ，１Ｂの長辺に
そって延びる中継用の電極２１Ｇ，２１Ｄが設けられて
いる。それら中継用電極２１Ｇ，２１ＤはＡｕ，Ａｇ，
Ｐｔなどを用いて形成できるが、本実施例では、厚さ約
５０ｎｍのＴｉ／Ｗ層をスパッタリングで堆積させた
後、４〜９μｍ程度の厚さの金めっき層を成長させて形
成した。
【００２１】本実施例の半導体装置では、ＦＥＴチップ
どうしを接続するためのインタボンディングワイヤを、
従来、ＦＥＴチップ１ＡからＦＥＴチップ１Ｂへ又はそ
の逆に、直接張り渡していたところを、一旦回路基板上
に新たに設けた中継用電極２１Ｇ又は２１Ｄとの間に張
り渡し、次に、中継用電極と相手のＦＥＴチップ１Ｂの
パッドとの間に再度ワイヤを張り渡すというようにし
て、インタボンディングワイヤがＦＥＴチップ１Ａ，１
Ｂの短辺を迂回するようにしていることになる。
どうしを接続するためのインタボンディングワイヤを、
従来、ＦＥＴチップ１ＡからＦＥＴチップ１Ｂへ又はそ
の逆に、直接張り渡していたところを、一旦回路基板上
に新たに設けた中継用電極２１Ｇ又は２１Ｄとの間に張
り渡し、次に、中継用電極と相手のＦＥＴチップ１Ｂの
パッドとの間に再度ワイヤを張り渡すというようにし
て、インタボンディングワイヤがＦＥＴチップ１Ａ，１
Ｂの短辺を迂回するようにしていることになる。
【００２２】本実施例も第１の実施例と同様に、インタ
ボンディングワイヤ１３Ｇ，１３Ｄを、各ＦＥＴチップ
の短辺を迂回するように、チップの長辺に垂直に張り伸
ばしている。従って、たとえ製造時のピンセットによる
ハンドリングが原因でＦＥＴチップの短辺の張出し部が
図２に示すようにチップ上面側に反り上がったとして
も、インタボンディングワイヤとチップの張出し部とが
接触し合うことはない。又、インタボンディングの際の
ワイヤの高さを、特に高くする必要はなく、自動ボンダ
を用いて高効率で製造することができる。
ボンディングワイヤ１３Ｇ，１３Ｄを、各ＦＥＴチップ
の短辺を迂回するように、チップの長辺に垂直に張り伸
ばしている。従って、たとえ製造時のピンセットによる
ハンドリングが原因でＦＥＴチップの短辺の張出し部が
図２に示すようにチップ上面側に反り上がったとして
も、インタボンディングワイヤとチップの張出し部とが
接触し合うことはない。又、インタボンディングの際の
ワイヤの高さを、特に高くする必要はなく、自動ボンダ
を用いて高効率で製造することができる。
【００２３】
【発明の効果】以上説明したように、本発明の半導体装
置は、パッケージのマウント面に複数のチップ型ディス
クリートトランジスタを並べて搭載し、そのトランジス
タ列の近傍に、上面に電極を備える少なくとも一つ以上
の絶縁体を搭載すると共に、各トランジスタの電極と絶
縁体上面の電極との間にインタボンディングワイヤを張
り渡して、複数のトランジスタどうしを絶縁体上面の電
極を介して並列接続することにより、インタボンディン
グワイヤがトランジスタチップを、トランジスタチップ
の並びの方向に横切ることのないようにしている。
置は、パッケージのマウント面に複数のチップ型ディス
クリートトランジスタを並べて搭載し、そのトランジス
タ列の近傍に、上面に電極を備える少なくとも一つ以上
の絶縁体を搭載すると共に、各トランジスタの電極と絶
縁体上面の電極との間にインタボンディングワイヤを張
り渡して、複数のトランジスタどうしを絶縁体上面の電
極を介して並列接続することにより、インタボンディン
グワイヤがトランジスタチップを、トランジスタチップ
の並びの方向に横切ることのないようにしている。
【００２４】これにより本発明によれば、個々のトラン
ジスタに放熱性に優れるＰＨＳ構造のチップ型トランジ
スタを用いた場合でも、トランジスタどうしを接続する
ためのインタボンディングワイヤとトランジスタチップ
からの張出し部との間の、ピンセットによるチップハン
ドリングに起因する接触を無くし、良品率、信頼性、生
産性を向上させることができる。
ジスタに放熱性に優れるＰＨＳ構造のチップ型トランジ
スタを用いた場合でも、トランジスタどうしを接続する
ためのインタボンディングワイヤとトランジスタチップ
からの張出し部との間の、ピンセットによるチップハン
ドリングに起因する接触を無くし、良品率、信頼性、生
産性を向上させることができる。
【００２５】本発明は、これをトランジスタにＧａＡｓ
ＭＥＳＦＥＴを用いた半導体装置に適用すると、高周
波、高出力の増幅器を実現するのに特に有効である。
ＭＥＳＦＥＴを用いた半導体装置に適用すると、高周
波、高出力の増幅器を実現するのに特に有効である。
【図１】本発明の第１の実施例によるマイクロ波帯電力
増幅用半導体装置の平面図である。
増幅用半導体装置の平面図である。
【図２】第１の実施例の斜視図である。
【図３】本発明の第２の実施例によるマイクロ波帯電力
増幅用半導体装置の平面図である。
増幅用半導体装置の平面図である。
【図４】従来の技術による高周波高出力半導体装置の一
例の平面図および、他の例の平面図である。
例の平面図および、他の例の平面図である。
【図５】ＰＨＳ構造ＦＥＴチップの一例の模式的平面図
および、断面図である。
および、断面図である。
【図６】ＰＨＳ構造のＦＥＴチップを従来の技術による
高周波高出力半導体装置に適用した場合の斜視図およ
び、断面図である。
高周波高出力半導体装置に適用した場合の斜視図およ
び、断面図である。
【図７】ＰＨＳ構造のＦＥＴチップをピンセットでハン
ドリングするときに生じるチップ上面の反りを説明する
ための断面図である。
ドリングするときに生じるチップ上面の反りを説明する
ための断面図である。
【図８】図４に示す半導体装置の等価回路図である。
１Ａ，１Ｂ ＦＥＴチップ ３Ｇ，４Ｇ ゲートパッド ５Ｄ，６Ｄ ドレインパッド ７ 張出し部 ９Ｇ ゲートインタボンディングパッド １０Ｄ ドレインインタボンディングパッド １１Ｇ，１１Ｄ チップコンデンサ １２Ｇ，１２Ｄ 中継用電極 １３Ｇ，１３Ｄ インタボンディングワイヤ １４Ｇ，１５Ｄ，１６Ｇ，１７Ｄ ボンディングワイ
ヤ １８ ステムのマウント面 ２０Ｇ，２０Ｄ インピーダンス整合回路用基板 ２１Ｇ，２２Ｄ 中継用電極 ２５，２６ インピーダンス整合回路 ６１ ＧａＡｓ基板 ６２ 裏面金めっき層
ヤ １８ ステムのマウント面 ２０Ｇ，２０Ｄ インピーダンス整合回路用基板 ２１Ｇ，２２Ｄ 中継用電極 ２５，２６ インピーダンス整合回路 ６１ ＧａＡｓ基板 ６２ 裏面金めっき層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/812 Ｈ０１Ｌ 23/12 Ｗ 29/80 Ｇ
Claims (6)
- 【請求項１】 回路素子を搭載するためのマウント面と
外部との接続用の端子とを備えるパッケージと、 前記パッケージのマウント面に並べて搭載された、複数
のチップ型ディスクリートトランジスタと、 前記パッケージのマウント面の、トランジスタチップ列
の近傍に搭載された、上面に電極を備える少なくとも一
つ以上の絶縁体と、 各各のトランジスタチップの上面に設けられたトランジ
スタの電極と前記絶縁体上面の電極との間に張り渡され
たインタボンディングワイヤと、 各各のトランジスタの電極を、そのトランジスタの外部
に個別に接続するためのボンディングワイヤとを少なく
とも含んでなる半導体装置。 - 【請求項２】 パッケージのマウント面にチップ型のデ
ィスクリートトランジスタを複数並べて搭載し、トラン
ジスタどうしが並列接続となるように、各各のチップの
上面に設けたトランジスタの電極を、チップ間で同種の
電極どうしインタボンディングワイヤで接続すると共
に、各各のトランジスタが個別に外部と接続するよう
に、各各のトランジスタの電極を各個にトランジスタチ
ップの外部とボンディングワイヤで接続した構造の半導
体装置において、 前記マウント面の、トランジスタチップ列の近傍に、上
面に電極を備える少なくとも一つ以上の絶縁体を搭載
し、各各のトランジスタチップからの前記インタボンデ
ィングワイヤを前記絶縁体上面の電極に張り渡して、複
数のトランジスタどうしを前記絶縁体上面の電極を介し
て並列接続することにより、インタボンディングワイヤ
が各各のトランジスタチップを、トランジスタチップの
並びの方向に横切ることのないようにしたことを特徴と
する半導体装置。 - 【請求項３】 前記トランジスタチップがＰＨＳ構造で
あることを特徴とする、請求項１又は請求項２記載の半
導体装置。 - 【請求項４】 前記ＰＨＳ構造のチップ型トランジスタ
がＧａＡｓ ＭＥＳＦＥＴであることを特徴とする、請
求項３記載の半導体装置。 - 【請求項５】 前記絶縁体がチップ型コンデンサの誘電
体であることを特徴とする、請求項４記載の半導体装
置。 - 【請求項６】 前記絶縁体が、この半導体装置を高周波
の増幅に用いるときの入力インピーダンス整合回路を搭
載した絶縁基板又は出力インピーダンス整合回路を搭載
した絶縁基板であることを特徴とする請求項４記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33848096A JP2933041B2 (ja) | 1996-12-18 | 1996-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33848096A JP2933041B2 (ja) | 1996-12-18 | 1996-12-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10178321A true JPH10178321A (ja) | 1998-06-30 |
| JP2933041B2 JP2933041B2 (ja) | 1999-08-09 |
Family
ID=18318558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33848096A Expired - Fee Related JP2933041B2 (ja) | 1996-12-18 | 1996-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2933041B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798071B2 (en) * | 2001-07-06 | 2004-09-28 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit device |
| US7042102B2 (en) | 2004-06-02 | 2006-05-09 | Fujitsu Limited | Semiconductor device |
| JP2007208671A (ja) * | 2006-02-02 | 2007-08-16 | Mitsubishi Electric Corp | マイクロ波モジュール用パッケージ |
-
1996
- 1996-12-18 JP JP33848096A patent/JP2933041B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798071B2 (en) * | 2001-07-06 | 2004-09-28 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit device |
| US7042102B2 (en) | 2004-06-02 | 2006-05-09 | Fujitsu Limited | Semiconductor device |
| JP2007208671A (ja) * | 2006-02-02 | 2007-08-16 | Mitsubishi Electric Corp | マイクロ波モジュール用パッケージ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2933041B2 (ja) | 1999-08-09 |
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Legal Events
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