JPS63229725A - 半導体装置 - Google Patents

半導体装置

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JPS63229725A
JPS63229725A JP6460487A JP6460487A JPS63229725A JP S63229725 A JPS63229725 A JP S63229725A JP 6460487 A JP6460487 A JP 6460487A JP 6460487 A JP6460487 A JP 6460487A JP S63229725 A JPS63229725 A JP S63229725A
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JP
Japan
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tab
metal
dielectric
electrode
chip
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JP6460487A
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JPH0513539B2 (ja
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Masafumi Nakano
仲野 雅文
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に高速ICの実装にあた
りテープーオートメイテイノドーボンディング(TAB
)形式の実装構造を採用した半導体装置に関する。
〔従来の技術〕
近年、マイクロ波帯における高性能トランジスタとして
、半絶縁性GaAs基板上にブレーナ型MF、5FET
、変調ドープ構造をもつGaAsF E T及びヘテロ
接合構造を有するHBTを形成したものが注目され、ぞ
のモノリシック化及び高周波化が進められている。
例えば、かかるGaAs基板上に形成した回路としては
、GaAsモノリシックFETアンプなどがあり、以下
にその構造を図面を参照して説明する。
第3図(a)〜(c)はそれぞれかかる従来の一例を説
明するためのGaAsモノリシックFETのアンプの平
面図9等価回路図および半導体チップのマウント側面図
である。尚、ここでは、入力部のみに直列のインダクタ
と並列のキャパシタからなる整合回路が形成されている
場合について説明する。
第3図(a)に示すように、半絶縁性基板上にn型の不
純物をイオン注入したGaAsウェハ41上に、^uG
eNiなどのオーミック金属のソース電極42、ドレイ
ン電極43およびWSiなどのショットキ金属のゲート
電極44からなるFETと、ゲート電極44に直列に接
続されている金属パターンのインダクタ45およびその
入力端子側から並列に接続されているくし形の金属パタ
ーンのキャパシタ46からなる入力整合回路とを形成し
、GaAsモノリシックFETアンプを含むチップ50
が構成されている。尚、チップ50を構成する前記FE
Tアンプの各電極にはそれぞれ端子が設けられ、ソース
電極42にはグランド端子47が、ゲート電極44に接
続される前記入力整合回路には入力端子48が、またド
レイン電極43には出力端子4つが形成される。また、
51〜53はそれぞれボンディングワイヤを示す。
第3図(b)は上述したGaAsモノリシックFETア
ンプの等価回路を示し、また第3図(c)は第3図(a
)に示したアンプを実際のパッケージにマウントした例
の側面を示す。
第3図(c)に示すように、パッケージへの装着はAu
メッキされたヒートシンク54にチップ50をマウント
し、下面に金属を蒸着し上面にボンディング用電極パタ
ーンが形成された誘電体55.56および前記ヒートシ
ンク54に第3図(a)の金属パターンからなるグラン
ド端子47、入力端子48.出力端子4つをボンディン
グワイヤ51.52.53を通して接続することにより
行う。これにより高周波信号は前記の電極パターンであ
り且つ入出力端子となる57.58から入出力処理され
る。
また一方、従来の他の例としては、フリップチップ型G
aAsモノリシックFETアンプが考えられる。これは
ICチップの信号電極及び電源電極の一部分に数10μ
mのバンプを形成したのち、アンプ回路部を下にして前
記と同様の誘電体からなるパッケージヘマウントしたも
のである。
〔発明が解決しようとする問題点〕
上述した従来のGaAsモノリシックFETアンプにお
いては、第3図(b)の等価回路図からもわかるように
、モノリシックFETアンプの入力インピーダンスが入
力整合回路によって所定の抵抗(50Ω)に整合されて
おり、そのため入出力端子は特性インピーダンスが所定
の抵抗(50Ω)の伝送線路に直接接続される必要があ
る。しかしながら、この接続は、第3図(a)、(c)
かられかるように、チップ50の表面に形成された入出
力端子48.49とボンディングワイヤ51゜52を介
して行われるので、どうしてもボンディングワイヤの寄
生インダクタンスが加わることは避けられない。この寄
生インダクタンスは超高周波動作のデバイスを得る上で
は特性上決定的に不利になるという欠点がある。
例えば、ボンディングワイヤの寄生インダクタンスの一
例をあげると、ボンディングワイヤの直径を20μm、
長さ1 mmとしグランド平板電極から0.15mmの
位置でボンディングしなとき、寄生インダクタンスは1
 n H/ muとなる。
また、前記フリップチップ型のGaAsモノリシックF
ETアンプにおいては、ICチップ上に形成され且つ電
極の一部分をAuメッキによって形成された厚さ数10
μmのバンプを上面のボンディング用の電極パターンに
配置結合するが、電極パターンとICチップのバンプが
接続されているかどうかをFETの構造上で確認できな
いという欠点がある。
本発明の目的は、かかるボンディングワイヤの寄生イン
ダクタンスを小さくし、且つ電極パターンの接続の確認
も容易に行なえる半導体装置を提供することにある。
〔問題点を解決するための手段〕
本発明は主表面に突出した複数個の金属電極部を有する
半導体チップと、該半導体チップの金属電極部に特定の
位置関係を有して配置結合されたTAB状のリード金属
とを有する半導体装置において、下の面全面に金属を有
し且つ上面に前記TAB状のリード金属に対し配置績き
される金属パターンを有する誘電体上に前記半導体チッ
プの主表面を下にして配置し、且つ前記TAB状のリー
ド金属が分布定数線路として所定の特性インピーダンス
を有するように前記誘電体の比誘電率に応じて前記TA
B状のリード金属の幅と前記誘電体の厚さの比を特定の
値に設定するように構成される。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
第1図(a)〜(c)はそれぞれ本発明の第一の実施例
を説明するためのGaAsモノリシックFETアンプの
平面図1等価回路図および半導体チップのマウント側面
図である。特に、第1図(a>においては、入力部にの
み直列インダクタンスと並列キャパシタからなる整合回
路が形成されているGaAsモノリシックFETアンプ
を示す。
第1図(a)に示すように、半絶縁性基板上にn型の不
純物をイオン注入したGaAsウェハ1上に、AuGe
Niなどのオーミック金属のソース電極2とドレイン電
極3およびWSiなどのショットキ金属のゲート電極4
から構成されるFETと、ゲート電極4に直列に接続さ
れているインダクタンス成分をもつ金属パターン5およ
び入力端子付近で並列に接続されているキャパシタ6か
ら構成される入力整合回路とが形成されている。また、
入出力端子8,9は直接特性インピーダンスが50Ωの
伝送線路に接続される必要があるが、この入出力端子8
,9の一部分12.13およびグランド端子7の一部分
11をAuメッキ等によって15μm〜20μmの厚さ
のバンブ15を形成する。
これらバンブと前記FETおよび入力整合回路によりモ
ノリシックFETアンプのチップ10が構成される。
第1図(b)は前述のようなGaAsのモノリシックF
ETアンプの等価回路図で、第3図(b)に示す等価回
路と同様になる。
次に、第1図(C)に示すように、このモノリシックF
ETアンプのチップ10にTABボンディングを行う。
ついで下の面全面に金属1つを蒸着し且つ上面にTAB
のリード金属16と配置結合するように特定の位置に形
成された電極パターン17を有する誘電体18上に、前
記TABボンディングされたモノリシックFETアンプ
のチップ10をアンプ回路14が形成された主表面を下
にして配置する。更に、そのTABのリード金属16が
分布定数線路の特性インピーダンスとして50Ωとなる
ように、その誘電体18の比誘電率に対してTABのリ
ード金属16の幅Wと誘電体18の厚さHの比を設定す
る。尚、その誘電体としてアルミナセラミックを使用し
た場合、アルミナセラミックの比誘電率を9とするとT
ABのリード金属の幅Wと誘電体の厚さHの比W/Hは
W/H=1である。このようにしてGaAsモノリシッ
クFETアンプが構成され、マウントの入出力端子8,
9に接続された電極パターン17がら高周波信号が処理
される。
尚、上記実施例はGaAsモノリシックFETアンプに
ついて述べたが、高速バイポーラトランジスタを有する
MM I C回路、 GaAs基板上に形成された変調
ドープ構造を有するGaAsF E T及びヘテロ接合
構造を持つHBT回路にも同様に適用できる。
第2図(a)、(b)はそれぞれ本発明の第二の実施例
を説明するための超高速動作のディジタルLSIチップ
のブロック構成図、および前記チップのマウント側面図
である。
第2図(a)に示すように、このLSIチップは主とし
て入力信号が加わる入力端子電極21゜入力信号レベル
を内部論理レベルに変換する入力バッファ23.入力信
号の論理をディジタル処理する論理機能ブロック24.
出力の論理を内部論理レベルから外部論理レベルへ変換
する出力バッファ25、及びその出力レベルを取り出す
ための出力端子電極27から構成される。尚、入出力端
子電極21.27の一部分22.26はAuメッキによ
って形成された15μm〜20μmの厚さのバンブであ
る。
次に、第2図(b)に示すように、このLSIチップに
TABボンディングを行う。次に、下面に金属34を蒸
着し上面にホンディング用の電極パターン32を形成し
た誘電体33から構成されるパッケージ上に前記LSI
チップの論理回路29か形成された面を下にして配置す
る。更に、TABのリード金属31が分布定数線路の特
性インピーダンスとして50Ωとなるように誘電体の比
誘電率に応じてリード金属の幅Wと誘電体の厚さHの比
を設定する。これにより、入出力端子電極から直接50
Ωの特性インピーダンスをもつ伝送線路に接続され、従
来のボンディングワイヤによる寄生インダクタンスを低
減できる。
〔発明の効果〕
以上説明したように、本発明はICチップの信号電極及
び電源電極の一部分にバンブを形成しTABボンディン
グを行ったチップを、下面に金属を蒸着し上面にTAB
のリード金属と配置結合された電極を有する誘電体上に
配置し、そのTABのリード金属が分布定数線路の特性
インピーダンスを特定のインピーダンスになるように誘
電体の比誘電率に応じてTABのリード金属の幅と誘電
体の厚さの比を設定することにより、ホンディングワイ
ヤの寄生インダクタンスを低減する効果がある。すなわ
ち、ICチップ上に形成されたバンブの大きさは100
μmX100μm。
高さ20μm程であり、この場合の寄生インタフタンス
はボンディングワイヤの寄生インダクタンスに比較して
も十分小さくすることができる。
また、フリップチップ型ICにおいては、一度TABボ
ンディングを行うのでバンプ部と電極パターンの接続確
認が可能となる効果がある。
【図面の簡単な説明】
第1図(a)〜(C)はそれぞれ本発明の第一の実施例
を説明するためのGaAsモノリシックFETアンプの
平面図1等価回路図および半導体チップのマウント側面
図、第2図(a)、(b)はそれぞれ本発明の第二の実
施例を説明するためのディジタルLSIチップのブロッ
ク構成図、前記チップのマウント側面図、第3図(a)
〜(C)はそれぞれ従来の一例を説明するためのGaA
sモノリシックFETアンプの平面図1等価回路図およ
び半導体チップのマウント側面図である。 ■・・・GaAsウェハ、2・・・GaAsF E T
のソース電極、3−・・GaAs F E Tのトレイ
ン電極、4−GaAsFETのゲート電極、5・・・イ
ンダクタ、6・・・キャパシタ、7・・・グランド端子
、8・・・入力端子、9・・・出力端子、10・・・G
aAsモノリシックFETアンプ(チップ>、11,1
2.13・・・バンブ、14・・・アンプ回路、15・
・・バンブ、16・・・T A Bのリード電極、17
・・・電極パターン、18・・・誘電体、1つ・・・蒸
着金属、21・・・入力端子電極、22・・・バンブ、
23・・・入力ハッファ、24・・・論理機能ブロック
、25・・・出力バッファ、26・・・バンブ、27・
・・出力端子電極、28・・・ディジタルLSIチップ
、2つ・・・論理回路、30・・・バンブ、31・・・
TABのリード電極、32・・・電極パターン、33・
・・誘電体、34・・・蒸着金属。 代理人 弁理士 内 原  晋′ メ 牛2 図 第3回

Claims (1)

    【特許請求の範囲】
  1. 主表面に突出した複数個の金属電極部を有する半導体チ
    ップと、該半導体チップの金属電極部に特定の位置関係
    を有して配置結合されたTAB状のリード金属とを有す
    る半導体装置において、下の面全面に金属を有し且つ上
    面に前記TAB状のリード金属に対し配置結合される金
    属パターンを有する誘電体上に前記半導体チップの主表
    面を下にして配置し、且つ前記TAB状の前記リード金
    属が分布定数線路として所定の特性インピーダンスを有
    するように前記誘電体の比誘電率に応じて前記TAB状
    のリード金属の幅と前記誘電体の厚さの比を特定の値に
    設定するようにしたことを特徴とする半導体装置。
JP6460487A 1987-03-18 1987-03-18 半導体装置 Granted JPS63229725A (ja)

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JP6460487A JPS63229725A (ja) 1987-03-18 1987-03-18 半導体装置

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JPH0513539B2 JPH0513539B2 (ja) 1993-02-22

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JP6460487A Granted JPS63229725A (ja) 1987-03-18 1987-03-18 半導体装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03263897A (ja) * 1990-03-14 1991-11-25 Fujitsu Ltd 混成集積回路の実装方法
JPH10308478A (ja) * 1997-03-05 1998-11-17 Toshiba Corp 半導体モジュール

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03263897A (ja) * 1990-03-14 1991-11-25 Fujitsu Ltd 混成集積回路の実装方法
JPH10308478A (ja) * 1997-03-05 1998-11-17 Toshiba Corp 半導体モジュール

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JPH0513539B2 (ja) 1993-02-22

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