JPS63229725A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63229725A JPS63229725A JP6460487A JP6460487A JPS63229725A JP S63229725 A JPS63229725 A JP S63229725A JP 6460487 A JP6460487 A JP 6460487A JP 6460487 A JP6460487 A JP 6460487A JP S63229725 A JPS63229725 A JP S63229725A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高速ＩＣの実装にあた
りテープーオートメイテイノドーボンディング（ＴＡＢ
）形式の実装構造を採用した半導体装置に関する。
りテープーオートメイテイノドーボンディング（ＴＡＢ
）形式の実装構造を採用した半導体装置に関する。
近年、マイクロ波帯における高性能トランジスタとして
、半絶縁性ＧａＡｓ基板上にブレーナ型ＭＦ、５ＦＥＴ
、変調ドープ構造をもつＧａＡｓＦ Ｅ Ｔ及びヘテロ
接合構造を有するＨＢＴを形成したものが注目され、ぞ
のモノリシック化及び高周波化が進められている。
、半絶縁性ＧａＡｓ基板上にブレーナ型ＭＦ、５ＦＥＴ
、変調ドープ構造をもつＧａＡｓＦ Ｅ Ｔ及びヘテロ
接合構造を有するＨＢＴを形成したものが注目され、ぞ
のモノリシック化及び高周波化が進められている。
例えば、かかるＧａＡｓ基板上に形成した回路としては
、ＧａＡｓモノリシックＦＥＴアンプなどがあり、以下
にその構造を図面を参照して説明する。
、ＧａＡｓモノリシックＦＥＴアンプなどがあり、以下
にその構造を図面を参照して説明する。
第３図（ａ）〜（ｃ）はそれぞれかかる従来の一例を説
明するためのＧａＡｓモノリシックＦＥＴのアンプの平
面図９等価回路図および半導体チップのマウント側面図
である。尚、ここでは、入力部のみに直列のインダクタ
と並列のキャパシタからなる整合回路が形成されている
場合について説明する。
明するためのＧａＡｓモノリシックＦＥＴのアンプの平
面図９等価回路図および半導体チップのマウント側面図
である。尚、ここでは、入力部のみに直列のインダクタ
と並列のキャパシタからなる整合回路が形成されている
場合について説明する。
第３図（ａ）に示すように、半絶縁性基板上にｎ型の不
純物をイオン注入したＧａＡｓウェハ４１上に、＾ｕＧ
ｅＮｉなどのオーミック金属のソース電極４２、ドレイ
ン電極４３およびＷＳｉなどのショットキ金属のゲート
電極４４からなるＦＥＴと、ゲート電極４４に直列に接
続されている金属パターンのインダクタ４５およびその
入力端子側から並列に接続されているくし形の金属パタ
ーンのキャパシタ４６からなる入力整合回路とを形成し
、ＧａＡｓモノリシックＦＥＴアンプを含むチップ５０
が構成されている。尚、チップ５０を構成する前記ＦＥ
Ｔアンプの各電極にはそれぞれ端子が設けられ、ソース
電極４２にはグランド端子４７が、ゲート電極４４に接
続される前記入力整合回路には入力端子４８が、またド
レイン電極４３には出力端子４つが形成される。また、
５１〜５３はそれぞれボンディングワイヤを示す。
純物をイオン注入したＧａＡｓウェハ４１上に、＾ｕＧ
ｅＮｉなどのオーミック金属のソース電極４２、ドレイ
ン電極４３およびＷＳｉなどのショットキ金属のゲート
電極４４からなるＦＥＴと、ゲート電極４４に直列に接
続されている金属パターンのインダクタ４５およびその
入力端子側から並列に接続されているくし形の金属パタ
ーンのキャパシタ４６からなる入力整合回路とを形成し
、ＧａＡｓモノリシックＦＥＴアンプを含むチップ５０
が構成されている。尚、チップ５０を構成する前記ＦＥ
Ｔアンプの各電極にはそれぞれ端子が設けられ、ソース
電極４２にはグランド端子４７が、ゲート電極４４に接
続される前記入力整合回路には入力端子４８が、またド
レイン電極４３には出力端子４つが形成される。また、
５１〜５３はそれぞれボンディングワイヤを示す。
第３図（ｂ）は上述したＧａＡｓモノリシックＦＥＴア
ンプの等価回路を示し、また第３図（ｃ）は第３図（ａ
）に示したアンプを実際のパッケージにマウントした例
の側面を示す。
ンプの等価回路を示し、また第３図（ｃ）は第３図（ａ
）に示したアンプを実際のパッケージにマウントした例
の側面を示す。
第３図（ｃ）に示すように、パッケージへの装着はＡｕ
メッキされたヒートシンク５４にチップ５０をマウント
し、下面に金属を蒸着し上面にボンディング用電極パタ
ーンが形成された誘電体５５．５６および前記ヒートシ
ンク５４に第３図（ａ）の金属パターンからなるグラン
ド端子４７、入力端子４８．出力端子４つをボンディン
グワイヤ５１．５２．５３を通して接続することにより
行う。これにより高周波信号は前記の電極パターンであ
り且つ入出力端子となる５７．５８から入出力処理され
る。
メッキされたヒートシンク５４にチップ５０をマウント
し、下面に金属を蒸着し上面にボンディング用電極パタ
ーンが形成された誘電体５５．５６および前記ヒートシ
ンク５４に第３図（ａ）の金属パターンからなるグラン
ド端子４７、入力端子４８．出力端子４つをボンディン
グワイヤ５１．５２．５３を通して接続することにより
行う。これにより高周波信号は前記の電極パターンであ
り且つ入出力端子となる５７．５８から入出力処理され
る。
また一方、従来の他の例としては、フリップチップ型Ｇ
ａＡｓモノリシックＦＥＴアンプが考えられる。これは
ＩＣチップの信号電極及び電源電極の一部分に数１０μ
ｍのバンプを形成したのち、アンプ回路部を下にして前
記と同様の誘電体からなるパッケージヘマウントしたも
のである。
ａＡｓモノリシックＦＥＴアンプが考えられる。これは
ＩＣチップの信号電極及び電源電極の一部分に数１０μ
ｍのバンプを形成したのち、アンプ回路部を下にして前
記と同様の誘電体からなるパッケージヘマウントしたも
のである。
上述した従来のＧａＡｓモノリシックＦＥＴアンプにお
いては、第３図（ｂ）の等価回路図からもわかるように
、モノリシックＦＥＴアンプの入力インピーダンスが入
力整合回路によって所定の抵抗（５０Ω）に整合されて
おり、そのため入出力端子は特性インピーダンスが所定
の抵抗（５０Ω）の伝送線路に直接接続される必要があ
る。しかしながら、この接続は、第３図（ａ）、（ｃ）
かられかるように、チップ５０の表面に形成された入出
力端子４８．４９とボンディングワイヤ５１゜５２を介
して行われるので、どうしてもボンディングワイヤの寄
生インダクタンスが加わることは避けられない。この寄
生インダクタンスは超高周波動作のデバイスを得る上で
は特性上決定的に不利になるという欠点がある。
いては、第３図（ｂ）の等価回路図からもわかるように
、モノリシックＦＥＴアンプの入力インピーダンスが入
力整合回路によって所定の抵抗（５０Ω）に整合されて
おり、そのため入出力端子は特性インピーダンスが所定
の抵抗（５０Ω）の伝送線路に直接接続される必要があ
る。しかしながら、この接続は、第３図（ａ）、（ｃ）
かられかるように、チップ５０の表面に形成された入出
力端子４８．４９とボンディングワイヤ５１゜５２を介
して行われるので、どうしてもボンディングワイヤの寄
生インダクタンスが加わることは避けられない。この寄
生インダクタンスは超高周波動作のデバイスを得る上で
は特性上決定的に不利になるという欠点がある。
例えば、ボンディングワイヤの寄生インダクタンスの一
例をあげると、ボンディングワイヤの直径を２０μｍ、
長さ１ ｍｍとしグランド平板電極から０．１５ｍｍの
位置でボンディングしなとき、寄生インダクタンスは１
ｎ Ｈ／ ｍｕとなる。
例をあげると、ボンディングワイヤの直径を２０μｍ、
長さ１ ｍｍとしグランド平板電極から０．１５ｍｍの
位置でボンディングしなとき、寄生インダクタンスは１
ｎ Ｈ／ ｍｕとなる。
また、前記フリップチップ型のＧａＡｓモノリシックＦ
ＥＴアンプにおいては、ＩＣチップ上に形成され且つ電
極の一部分をＡｕメッキによって形成された厚さ数１０
μｍのバンプを上面のボンディング用の電極パターンに
配置結合するが、電極パターンとＩＣチップのバンプが
接続されているかどうかをＦＥＴの構造上で確認できな
いという欠点がある。
ＥＴアンプにおいては、ＩＣチップ上に形成され且つ電
極の一部分をＡｕメッキによって形成された厚さ数１０
μｍのバンプを上面のボンディング用の電極パターンに
配置結合するが、電極パターンとＩＣチップのバンプが
接続されているかどうかをＦＥＴの構造上で確認できな
いという欠点がある。
本発明の目的は、かかるボンディングワイヤの寄生イン
ダクタンスを小さくし、且つ電極パターンの接続の確認
も容易に行なえる半導体装置を提供することにある。
ダクタンスを小さくし、且つ電極パターンの接続の確認
も容易に行なえる半導体装置を提供することにある。
本発明は主表面に突出した複数個の金属電極部を有する
半導体チップと、該半導体チップの金属電極部に特定の
位置関係を有して配置結合されたＴＡＢ状のリード金属
とを有する半導体装置において、下の面全面に金属を有
し且つ上面に前記ＴＡＢ状のリード金属に対し配置績き
される金属パターンを有する誘電体上に前記半導体チッ
プの主表面を下にして配置し、且つ前記ＴＡＢ状のリー
ド金属が分布定数線路として所定の特性インピーダンス
を有するように前記誘電体の比誘電率に応じて前記ＴＡ
Ｂ状のリード金属の幅と前記誘電体の厚さの比を特定の
値に設定するように構成される。
半導体チップと、該半導体チップの金属電極部に特定の
位置関係を有して配置結合されたＴＡＢ状のリード金属
とを有する半導体装置において、下の面全面に金属を有
し且つ上面に前記ＴＡＢ状のリード金属に対し配置績き
される金属パターンを有する誘電体上に前記半導体チッ
プの主表面を下にして配置し、且つ前記ＴＡＢ状のリー
ド金属が分布定数線路として所定の特性インピーダンス
を有するように前記誘電体の比誘電率に応じて前記ＴＡ
Ｂ状のリード金属の幅と前記誘電体の厚さの比を特定の
値に設定するように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｃ）はそれぞれ本発明の第一の実施例
を説明するためのＧａＡｓモノリシックＦＥＴアンプの
平面図１等価回路図および半導体チップのマウント側面
図である。特に、第１図（ａ＞においては、入力部にの
み直列インダクタンスと並列キャパシタからなる整合回
路が形成されているＧａＡｓモノリシックＦＥＴアンプ
を示す。
を説明するためのＧａＡｓモノリシックＦＥＴアンプの
平面図１等価回路図および半導体チップのマウント側面
図である。特に、第１図（ａ＞においては、入力部にの
み直列インダクタンスと並列キャパシタからなる整合回
路が形成されているＧａＡｓモノリシックＦＥＴアンプ
を示す。
第１図（ａ）に示すように、半絶縁性基板上にｎ型の不
純物をイオン注入したＧａＡｓウェハ１上に、ＡｕＧｅ
Ｎｉなどのオーミック金属のソース電極２とドレイン電
極３およびＷＳｉなどのショットキ金属のゲート電極４
から構成されるＦＥＴと、ゲート電極４に直列に接続さ
れているインダクタンス成分をもつ金属パターン５およ
び入力端子付近で並列に接続されているキャパシタ６か
ら構成される入力整合回路とが形成されている。また、
入出力端子８，９は直接特性インピーダンスが５０Ωの
伝送線路に接続される必要があるが、この入出力端子８
，９の一部分１２．１３およびグランド端子７の一部分
１１をＡｕメッキ等によって１５μｍ〜２０μｍの厚さ
のバンブ１５を形成する。
純物をイオン注入したＧａＡｓウェハ１上に、ＡｕＧｅ
Ｎｉなどのオーミック金属のソース電極２とドレイン電
極３およびＷＳｉなどのショットキ金属のゲート電極４
から構成されるＦＥＴと、ゲート電極４に直列に接続さ
れているインダクタンス成分をもつ金属パターン５およ
び入力端子付近で並列に接続されているキャパシタ６か
ら構成される入力整合回路とが形成されている。また、
入出力端子８，９は直接特性インピーダンスが５０Ωの
伝送線路に接続される必要があるが、この入出力端子８
，９の一部分１２．１３およびグランド端子７の一部分
１１をＡｕメッキ等によって１５μｍ〜２０μｍの厚さ
のバンブ１５を形成する。
これらバンブと前記ＦＥＴおよび入力整合回路によりモ
ノリシックＦＥＴアンプのチップ１０が構成される。
ノリシックＦＥＴアンプのチップ１０が構成される。
第１図（ｂ）は前述のようなＧａＡｓのモノリシックＦ
ＥＴアンプの等価回路図で、第３図（ｂ）に示す等価回
路と同様になる。
ＥＴアンプの等価回路図で、第３図（ｂ）に示す等価回
路と同様になる。
次に、第１図（Ｃ）に示すように、このモノリシックＦ
ＥＴアンプのチップ１０にＴＡＢボンディングを行う。
ＥＴアンプのチップ１０にＴＡＢボンディングを行う。
ついで下の面全面に金属１つを蒸着し且つ上面にＴＡＢ
のリード金属１６と配置結合するように特定の位置に形
成された電極パターン１７を有する誘電体１８上に、前
記ＴＡＢボンディングされたモノリシックＦＥＴアンプ
のチップ１０をアンプ回路１４が形成された主表面を下
にして配置する。更に、そのＴＡＢのリード金属１６が
分布定数線路の特性インピーダンスとして５０Ωとなる
ように、その誘電体１８の比誘電率に対してＴＡＢのリ
ード金属１６の幅Ｗと誘電体１８の厚さＨの比を設定す
る。尚、その誘電体としてアルミナセラミックを使用し
た場合、アルミナセラミックの比誘電率を９とするとＴ
ＡＢのリード金属の幅Ｗと誘電体の厚さＨの比Ｗ／Ｈは
Ｗ／Ｈ＝１である。このようにしてＧａＡｓモノリシッ
クＦＥＴアンプが構成され、マウントの入出力端子８，
９に接続された電極パターン１７がら高周波信号が処理
される。
のリード金属１６と配置結合するように特定の位置に形
成された電極パターン１７を有する誘電体１８上に、前
記ＴＡＢボンディングされたモノリシックＦＥＴアンプ
のチップ１０をアンプ回路１４が形成された主表面を下
にして配置する。更に、そのＴＡＢのリード金属１６が
分布定数線路の特性インピーダンスとして５０Ωとなる
ように、その誘電体１８の比誘電率に対してＴＡＢのリ
ード金属１６の幅Ｗと誘電体１８の厚さＨの比を設定す
る。尚、その誘電体としてアルミナセラミックを使用し
た場合、アルミナセラミックの比誘電率を９とするとＴ
ＡＢのリード金属の幅Ｗと誘電体の厚さＨの比Ｗ／Ｈは
Ｗ／Ｈ＝１である。このようにしてＧａＡｓモノリシッ
クＦＥＴアンプが構成され、マウントの入出力端子８，
９に接続された電極パターン１７がら高周波信号が処理
される。
尚、上記実施例はＧａＡｓモノリシックＦＥＴアンプに
ついて述べたが、高速バイポーラトランジスタを有する
ＭＭ Ｉ Ｃ回路、 ＧａＡｓ基板上に形成された変調
ドープ構造を有するＧａＡｓＦ Ｅ Ｔ及びヘテロ接合
構造を持つＨＢＴ回路にも同様に適用できる。
ついて述べたが、高速バイポーラトランジスタを有する
ＭＭ Ｉ Ｃ回路、 ＧａＡｓ基板上に形成された変調
ドープ構造を有するＧａＡｓＦ Ｅ Ｔ及びヘテロ接合
構造を持つＨＢＴ回路にも同様に適用できる。
第２図（ａ）、（ｂ）はそれぞれ本発明の第二の実施例
を説明するための超高速動作のディジタルＬＳＩチップ
のブロック構成図、および前記チップのマウント側面図
である。
を説明するための超高速動作のディジタルＬＳＩチップ
のブロック構成図、および前記チップのマウント側面図
である。
第２図（ａ）に示すように、このＬＳＩチップは主とし
て入力信号が加わる入力端子電極２１゜入力信号レベル
を内部論理レベルに変換する入力バッファ２３．入力信
号の論理をディジタル処理する論理機能ブロック２４．
出力の論理を内部論理レベルから外部論理レベルへ変換
する出力バッファ２５、及びその出力レベルを取り出す
ための出力端子電極２７から構成される。尚、入出力端
子電極２１．２７の一部分２２．２６はＡｕメッキによ
って形成された１５μｍ〜２０μｍの厚さのバンブであ
る。
て入力信号が加わる入力端子電極２１゜入力信号レベル
を内部論理レベルに変換する入力バッファ２３．入力信
号の論理をディジタル処理する論理機能ブロック２４．
出力の論理を内部論理レベルから外部論理レベルへ変換
する出力バッファ２５、及びその出力レベルを取り出す
ための出力端子電極２７から構成される。尚、入出力端
子電極２１．２７の一部分２２．２６はＡｕメッキによ
って形成された１５μｍ〜２０μｍの厚さのバンブであ
る。
次に、第２図（ｂ）に示すように、このＬＳＩチップに
ＴＡＢボンディングを行う。次に、下面に金属３４を蒸
着し上面にホンディング用の電極パターン３２を形成し
た誘電体３３から構成されるパッケージ上に前記ＬＳＩ
チップの論理回路２９か形成された面を下にして配置す
る。更に、ＴＡＢのリード金属３１が分布定数線路の特
性インピーダンスとして５０Ωとなるように誘電体の比
誘電率に応じてリード金属の幅Ｗと誘電体の厚さＨの比
を設定する。これにより、入出力端子電極から直接５０
Ωの特性インピーダンスをもつ伝送線路に接続され、従
来のボンディングワイヤによる寄生インダクタンスを低
減できる。
ＴＡＢボンディングを行う。次に、下面に金属３４を蒸
着し上面にホンディング用の電極パターン３２を形成し
た誘電体３３から構成されるパッケージ上に前記ＬＳＩ
チップの論理回路２９か形成された面を下にして配置す
る。更に、ＴＡＢのリード金属３１が分布定数線路の特
性インピーダンスとして５０Ωとなるように誘電体の比
誘電率に応じてリード金属の幅Ｗと誘電体の厚さＨの比
を設定する。これにより、入出力端子電極から直接５０
Ωの特性インピーダンスをもつ伝送線路に接続され、従
来のボンディングワイヤによる寄生インダクタンスを低
減できる。
以上説明したように、本発明はＩＣチップの信号電極及
び電源電極の一部分にバンブを形成しＴＡＢボンディン
グを行ったチップを、下面に金属を蒸着し上面にＴＡＢ
のリード金属と配置結合された電極を有する誘電体上に
配置し、そのＴＡＢのリード金属が分布定数線路の特性
インピーダンスを特定のインピーダンスになるように誘
電体の比誘電率に応じてＴＡＢのリード金属の幅と誘電
体の厚さの比を設定することにより、ホンディングワイ
ヤの寄生インダクタンスを低減する効果がある。すなわ
ち、ＩＣチップ上に形成されたバンブの大きさは１００
μｍＸ１００μｍ。
び電源電極の一部分にバンブを形成しＴＡＢボンディン
グを行ったチップを、下面に金属を蒸着し上面にＴＡＢ
のリード金属と配置結合された電極を有する誘電体上に
配置し、そのＴＡＢのリード金属が分布定数線路の特性
インピーダンスを特定のインピーダンスになるように誘
電体の比誘電率に応じてＴＡＢのリード金属の幅と誘電
体の厚さの比を設定することにより、ホンディングワイ
ヤの寄生インダクタンスを低減する効果がある。すなわ
ち、ＩＣチップ上に形成されたバンブの大きさは１００
μｍＸ１００μｍ。
高さ２０μｍ程であり、この場合の寄生インタフタンス
はボンディングワイヤの寄生インダクタンスに比較して
も十分小さくすることができる。
はボンディングワイヤの寄生インダクタンスに比較して
も十分小さくすることができる。
また、フリップチップ型ＩＣにおいては、一度ＴＡＢボ
ンディングを行うのでバンプ部と電極パターンの接続確
認が可能となる効果がある。
ンディングを行うのでバンプ部と電極パターンの接続確
認が可能となる効果がある。
第１図（ａ）〜（Ｃ）はそれぞれ本発明の第一の実施例
を説明するためのＧａＡｓモノリシックＦＥＴアンプの
平面図１等価回路図および半導体チップのマウント側面
図、第２図（ａ）、（ｂ）はそれぞれ本発明の第二の実
施例を説明するためのディジタルＬＳＩチップのブロッ
ク構成図、前記チップのマウント側面図、第３図（ａ）
〜（Ｃ）はそれぞれ従来の一例を説明するためのＧａＡ
ｓモノリシックＦＥＴアンプの平面図１等価回路図およ
び半導体チップのマウント側面図である。 ■・・・ＧａＡｓウェハ、２・・・ＧａＡｓＦ Ｅ Ｔ
のソース電極、３−・・ＧａＡｓ Ｆ Ｅ Ｔのトレイ
ン電極、４−ＧａＡｓＦＥＴのゲート電極、５・・・イ
ンダクタ、６・・・キャパシタ、７・・・グランド端子
、８・・・入力端子、９・・・出力端子、１０・・・Ｇ
ａＡｓモノリシックＦＥＴアンプ（チップ＞、１１，１
２．１３・・・バンブ、１４・・・アンプ回路、１５・
・・バンブ、１６・・・Ｔ Ａ Ｂのリード電極、１７
・・・電極パターン、１８・・・誘電体、１つ・・・蒸
着金属、２１・・・入力端子電極、２２・・・バンブ、
２３・・・入力ハッファ、２４・・・論理機能ブロック
、２５・・・出力バッファ、２６・・・バンブ、２７・
・・出力端子電極、２８・・・ディジタルＬＳＩチップ
、２つ・・・論理回路、３０・・・バンブ、３１・・・
ＴＡＢのリード電極、３２・・・電極パターン、３３・
・・誘電体、３４・・・蒸着金属。 代理人 弁理士 内 原 晋′ メ 牛２ 図 第３回
を説明するためのＧａＡｓモノリシックＦＥＴアンプの
平面図１等価回路図および半導体チップのマウント側面
図、第２図（ａ）、（ｂ）はそれぞれ本発明の第二の実
施例を説明するためのディジタルＬＳＩチップのブロッ
ク構成図、前記チップのマウント側面図、第３図（ａ）
〜（Ｃ）はそれぞれ従来の一例を説明するためのＧａＡ
ｓモノリシックＦＥＴアンプの平面図１等価回路図およ
び半導体チップのマウント側面図である。 ■・・・ＧａＡｓウェハ、２・・・ＧａＡｓＦ Ｅ Ｔ
のソース電極、３−・・ＧａＡｓ Ｆ Ｅ Ｔのトレイ
ン電極、４−ＧａＡｓＦＥＴのゲート電極、５・・・イ
ンダクタ、６・・・キャパシタ、７・・・グランド端子
、８・・・入力端子、９・・・出力端子、１０・・・Ｇ
ａＡｓモノリシックＦＥＴアンプ（チップ＞、１１，１
２．１３・・・バンブ、１４・・・アンプ回路、１５・
・・バンブ、１６・・・Ｔ Ａ Ｂのリード電極、１７
・・・電極パターン、１８・・・誘電体、１つ・・・蒸
着金属、２１・・・入力端子電極、２２・・・バンブ、
２３・・・入力ハッファ、２４・・・論理機能ブロック
、２５・・・出力バッファ、２６・・・バンブ、２７・
・・出力端子電極、２８・・・ディジタルＬＳＩチップ
、２つ・・・論理回路、３０・・・バンブ、３１・・・
ＴＡＢのリード電極、３２・・・電極パターン、３３・
・・誘電体、３４・・・蒸着金属。 代理人 弁理士 内 原 晋′ メ 牛２ 図 第３回
Claims (1)
- 主表面に突出した複数個の金属電極部を有する半導体チ
ップと、該半導体チップの金属電極部に特定の位置関係
を有して配置結合されたＴＡＢ状のリード金属とを有す
る半導体装置において、下の面全面に金属を有し且つ上
面に前記ＴＡＢ状のリード金属に対し配置結合される金
属パターンを有する誘電体上に前記半導体チップの主表
面を下にして配置し、且つ前記ＴＡＢ状の前記リード金
属が分布定数線路として所定の特性インピーダンスを有
するように前記誘電体の比誘電率に応じて前記ＴＡＢ状
のリード金属の幅と前記誘電体の厚さの比を特定の値に
設定するようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6460487A JPS63229725A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6460487A JPS63229725A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63229725A true JPS63229725A (ja) | 1988-09-26 |
| JPH0513539B2 JPH0513539B2 (ja) | 1993-02-22 |
Family
ID=13263024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6460487A Granted JPS63229725A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229725A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03263897A (ja) * | 1990-03-14 | 1991-11-25 | Fujitsu Ltd | 混成集積回路の実装方法 |
| JPH10308478A (ja) * | 1997-03-05 | 1998-11-17 | Toshiba Corp | 半導体モジュール |
-
1987
- 1987-03-18 JP JP6460487A patent/JPS63229725A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03263897A (ja) * | 1990-03-14 | 1991-11-25 | Fujitsu Ltd | 混成集積回路の実装方法 |
| JPH10308478A (ja) * | 1997-03-05 | 1998-11-17 | Toshiba Corp | 半導体モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513539B2 (ja) | 1993-02-22 |
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