KR100679185B1 - 반도체 장치 - Google Patents

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사까끼바라미끼또
이노쯔메히데유끼
사까이하루히꼬
기무라시게오
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산요덴키가부시키가이샤
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Abstract

펀칭 프레임의 아일랜드에 화합물 반도체 칩을 고착하고 수지 몰드한 패키지 구조는 패키지 사이즈의 소형화가 진행되지 않는 문제가 있었다. 리버스 컨트롤 타입의 경우, 칩 사이즈도 커지고, 패턴을 재형성함으로써 비용도 증대하는 원인이 되고 있었다. 2개의 패턴을 칩 아래로 연장하고 패턴 상에 칩을 고착하고 제어 단자가 접속되는 곳을 바꾼다. 이에 의해, 동일한 칩, 동일한 패턴을 이용하여 본딩 위치만으로 통상 패턴과 리버스 컨트롤 타입의 패턴을 전환할 수 있기 때문에, 사용자의 요망에 대하여 신속하고, 유연하게 대응할 수 있으며, 비용도 대폭 저감시킬 수 있다. CSP이므로 패키지의 소형화에도 크게 기여할 수 있다.
Figure 112002037427470-pat00001
펀칭 프레임, 아일랜드, 리버스 컨트롤, FET

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1의 (a)는 본 발명을 설명하기 위한 평면도이고, 도 1의 (b)는 본 발명을 설명하기 위한 사시도.
도 2는 본 발명을 설명하기 위한 평면도.
도 3은 본 발명을 설명하기 위한 평면도.
도 4는 본 발명을 설명하기 위한 단면도.
도 5는 본 발명을 설명하기 위한 단면도.
도 6은 본 발명을 설명하기 위한 평면도.
도 7은 본 발명을 설명하기 위한 평면도.
도 8은 종래 기술을 설명하기 위한 회로도.
도 9는 종래 기술을 설명하기 위한 평면도.
도 10은 종래 기술을 설명하기 위한 회로도.
도 11은 종래 기술을 설명하기 위한 평면도.
도 12의 (a)는 종래 기술을 설명하기 위한 평면도이고, 도 12의 (b)는 종래 기술을 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 기판
2 : 도전 패턴
5 : 관통 홀
10 : 패키지 영역
11 : 고착 영역
12 : 연결부
본 발명은 반도체 장치에 관한 것으로, 특히 와이어 본드의 고착 위치에 의해, 동일 패턴의 칩 및 도전 패턴을 이용하여, 스위치 회로 장치의 컨트롤 단자의 리드 단자 배치를 용이하게 변경할 수 있는 반도체 장치에 관한 것이다.
휴대 전화 등의 이동 통신 기기에서는, ㎓대의 마이크로파를 사용하고 있는 경우가 많아, 안테나의 전환 회로나 송수신의 전환 회로 등에, 이들 고주파 신호를 전환하기 위한 스위치 소자가 이용되는 경우가 많다(예를 들면, 일본 특개평9-181642호). 그 소자로서는 고주파를 취급하기 때문에 갈륨 비소(GaAs)를 이용한 전계 효과 트랜지스터(이하 FET라고 함)를 사용하는 경우가 많고, 이에 따라 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)의 개발이 진행되고 있다.
종래, 반도체 장치의 패키지로서는 리드와 동일한 재료의 아일랜드에 다이 본드하고 수지 몰드한 구조가 일반적이다. 이하에, 그 반도체 장치에 대하여, 화 합물 반도체인 GaAs의 스위칭 회로 장치를 예로 들어 설명한다.
도 8은 종래의 화합물 반도체 스위치 회로 장치를 도시하는 회로도이다. 제1 FET1과 제2 FET2의 소스 전극(또는 드레인 전극)이 공통 입력 단자 IN에 접속되고, FET1 및 FET2의 게이트 전극이 각각 저항 R1, R2를 통해 제1, 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 그리고 FET1 및 FET2의 드레인 전극(또는 소스 전극)이 제1, 제2 출력 단자 OUT1, OUT2에 접속된다. 제1, 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 제어 신호는 상보 신호이고, H 레벨의 신호가 인가된 측의 FET가 ON하여, 공통 입력 단자 IN에 인가된 입력 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 저항 R1, R2는 교류 접지가 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통해 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
도 9에는 이러한 화합물 반도체 스위치 회로 장치를 집적화한 화합물 반도체 칩의 일례를 도시한다.
GaAs 기판에 스위칭을 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2가 접속되어 있다. 또한, 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응되는 패드 I, O1, O2, C1, C2가 기판의 주변에 설치되어 있다. 또, 점선으로 나타낸 제2층째 배선은 각 FET의 게이트 전극 형성 시와 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(20)이고, 실선으로 나타낸 제3층째 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(40)이다. 제1층째 기판에 오믹 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 추출 전극을 형성하는 것이고, 도 9에서는 패드 금속층과 중첩되므로 도시되어 있지 않다.
또한, 도 10에는 제어 단자 Ctl-1의 위치가 도 8의 위치로부터 FET2 측으로 이동되어 있고, 제어 단자 Ctl-2의 위치가 도 8의 위치로부터 FET1 측으로 이동되어 있는 스위치의 회로도를 도시한다. 사용자의 요망에 따라서는 도 8 및 도 9에 도시한 패턴의 회로 논리(이것을, 이하 통상 패턴의 스위치 회로 장치라고 함)와 역의 논리를 조합할 필요도 있다. 즉, 출력 단자 OUT1에 신호가 통과되도록 할 때에는 출력 단자 OUT1로부터 멀리 이동된 제어 단자 Ctl-1에 예를 들면 3V를 인가하고, 제어 단자 Ctl-2에 0V를 인가하며, 반대로 출력 단자 OUT2에 신호가 통과되도록 할 때에는 출력 단자 OUT2로부터 멀리 이동된 제어 단자 Ctl-2에 3V를, Ctl-1에 0V의 바이어스 신호를 인가하는 논리이고(이것을, 이하 리버스 컨트롤 스위치 회로라고 함), 이 경우에는 칩 내의 배치를 변경할 필요가 있다.
도 11은 리버스 컨트롤 타입의 스위치 회로 장치를 집적화한 화합물 반도체 칩의 일례를 도시한다. GaAs 기판에 스위칭을 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극에 저항 R1, R2가 접속되어 있다. 또한, 공통 입력 단자 IN, 출력 단자 OUT1, OUT2, 제어 단자 Ctl-1, Ctl-2에 대응하는 패드가 기판의 주변에서, FET1 및 FET2의 주위에 설치되어 있다. 또, 점선으로 나타낸 제2층째 배선은 각 FET의 게이트 전극 형성 시와 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(20)이고, 실선으로 나타낸 제3층째 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제1층째 기판에 오믹 접촉하는 오믹 금속층(AuGe/Ni/Au)(10)은 각 FET의 소스 전극, 드레인 전극 및 각 저항 양단의 추출 전극을 형성하는 것이고, 도 11에서는 패드 금속층과 중첩되므로 도시되어 있지 않다.
칩의 내부에는 공통 입력 단자 IN, 제어 단자 Ctl-1 및 Ctl-2, 또는 출력 단자 OUT1 및 OUT2에 대응하는 패드 I, C1, C2, O1, O2가 배치되어 있다. 리버스 컨트롤 타입의 스위치 회로에서는, 도 9와 마찬가지로 FET1의 게이트 전극과 제어 단자 Ctl-1에 대응하는 패드 C1은 저항 R1로 접속되고, FET2의 게이트 전극과 제어 단자 Ctl-2에 대응하는 패드 C2는 저항 R2로 접속되어 있으며, 패드 C1의 위치는 도 9로부터 FET2 측으로 이동되어 있고, 패드 C2의 위치는 도 9로부터 FET1 측으로 이동되어 있다.
도 12는 상기한 스위치 회로 장치를 실장한 구조를 도시한다. 도 12의 (a)는 상면도이고, 도 12의 (b)는 도 12의 (c)의 B-B선 단면도이다.
스위치 소자가 형성된 화합물 반도체 칩(63)이 리드 프레임의 아일랜드(62e) 상에 땜납 등의 도전 페이스트(70)에 의해 고착 실장되고, 화합물 반도체 칩(63)의 각 전극 패드 I, C1, C2, O1, O2와 리드(62)가 본딩 와이어(64)로 접속된다. 이에 의해, 제어 단자 Ctl-1이 리드(62a)에, 입력 단자 IN이 리드(62b)에, 제어 단자 Ctl-2가 리드(62c)에, 출력 단자 OUT1이 리드(62d)에, OUT2가 리드(62f)에 각각 접속된다. 반도체 칩(63)이 고착되는 아일랜드(62e)는 GND 단자가 된다. 반도체 칩(63)의 주변 부분은 몰드 금형의 형상에 합치된 수지(75)로 피복되고, 수지(75)의 외부에 리드(62)의 선단 부분이 도출된다.
사용자의 요망에 따라서는, 도 11에 도시한 바와 같이 FET에 접속되는 제어 단자 Ctl-1 및 Ctl-2의 위치를 바꾼 리버스 컨트롤 타입의 스위치 회로 장치를 제공하는 경우가 있으며, 이 경우에는 웨이퍼로부터 재투입할 필요가 있다. 그러나, 요구에 개별로 대응하면, 웨이퍼의 작성에 거의 1∼2개월, 조립에 1개월을 필요로 하므로, 신속한 대응을 할 수 없으며, 또한 많은 비용이 드는 문제가 있다.
또한, 도 9에 도시한 통상 패턴의 스위치 회로 장치의 레이아웃을 도 11에 도시하는 리버스 컨트롤 타입의 논리 회로의 레이아웃으로 변경하고자 하면, 칩 내부에는 여유가 없기 때문에, 칩 외주를 따라 저항을 배치하게 된다. 그러나, 이 배치에 따르면, 예를 들면 칩의 X 방향(좌우 방향)으로 각각 25㎛, Y 방향으로 50㎛ 확대되어, 그 만큼 칩 사이즈가 증대된다.
또한, 종래의 화합물 반도체 스위치 회로 장치의 패키지 구조에 있어서는, 여러가지 크기의 반도체 칩을 범용적으로 사용할 필요가 있어, 큰 칩 사이즈에 맞춘 리드 프레임을 채용하고 있었다. 이것은 개개의 사이즈에 맞춘 리드 프레임을 채용하면 그 만큼 비용이 들기 때문이다.
현재는 실리콘 반도체 칩의 성능의 향상이 눈부셔, 고주파대에서의 이용 가능성이 높아지고 있다. 예를 들면 fT(차단 주파수)가 25㎓ 이상인 실리콘 반도체의 트랜지스터를 사용한 국부 발진 회로는 응용 회로를 고안함으로써 GaAsFET를 사용한 국부 발진 회로에 가까운 성능을 내는 것이 가능하게 되어 있다. 종래에는 실리콘 칩의 고주파대에서의 이용이 어려워, 고가의 화합물 반도체 칩이 이용되고 있었지만, 실리콘 반도체 칩의 성능이 높아져, 이용 가능성이 있게 되면, 당연히 웨이퍼 자체도 고가인 화합물 반도체 칩은 가격 경쟁에서 뒤떨어진다. 즉, 칩 사이즈를 수축함으로써 저가격화를 도모하는 것이 중요 과제로 되어 있다. 또한, 화합물 반도체 칩의 소형화 및 저가격화가 진행되어도, 패키지 외형이 큰 상태로는 소형화된 칩의 우위성이 전혀 발휘되지 않게 되므로, 칩의 소형화와 더불어 패키지의 소형화도 강하게 기대되고 있다.
본 발명은 상술한 사정에 감안하여 이루어진 것으로, 절연성 지지 기판과, 표면에 복수의 전극 패드를 갖는 반도체 칩과, 기판에 형성되고 복수의 전극 패드에 개별로 대응되는 도전 패턴과, 복수의 전극 패드와 도전 패턴을 접속하는 접속 수단을 구비하는 반도체 장치로서, 도전 패턴 중 적어도 2개의 도전 패턴은 이 도전 패턴에 대응되는 적어도 2개의 전극 패드에 근접하여 연장되며, 적어도 2개의 도전 패턴과 적어도 2개의 전극 패드를 접속 수단으로 접속할 때, 어느 한쪽의 도전 패턴을 선택함으로써, 적어도 2개의 전극 패드에 대응되는 접속 단자의 위치를 전환하는 것이다. 이에 의해, 동일한 패키지와 동일한 칩으로, 통상의 스위치 회로 장치와 리버스 컨트롤 스위치 회로 장치 양쪽을 제공할 수 있다. 또, 칩 사이즈 패키지이므로, 칩의 소형화, 패키지의 소형화를 실현하여, 비용 삭감 및 사용자측에서의 세트의 소형화에 크게 기여할 수 있게 된다.
〈실시예〉
이하, 본 발명의 실시예를 상세히 설명한다.
본 발명의 반도체 장치는 절연 기판(1)과, 도전 패턴(2)과, 반도체 칩(3)과, 접속 수단(4)과, 관통 홀(5)과, 외부 접속 전극(6)으로 구성된다.
도 1 내지 도 4를 참조하여, 본 발명의 제1 실시예를 상세히 설명한다.
도 1의 (a)는 기판(1)에 형성된 도전 패턴(2)의 일부이다. 기판(1)은 세라믹이나 유리 에폭시 등으로 이루어지는 면이 넓은 절연 기판이고, 이것이 1매 또는 수매 중첩되어, 합계 판 두께가 180∼250㎛로 제조 공정에서 기계적 강도를 유지할 수 있는 판 두께를 갖고 있다.
도전 패턴(2)은 절연 기판(1) 위에 형성된 6개의 리드(2)로 이루어지고, 반도체 칩 상에 배치되는 전극 패드에 대응하여 형성된다. 도전 패턴(2)은 금 도금으로 형성되고, 그 중 2개의 리드(2)가 점선으로 나타내는 반도체 칩 고착 영역(11)까지 연장되고, 그 2개의 리드(2)의 양단이 반도체 칩 고착 영역(11)으로부터 노출하는 형상으로 배치된다. 반도체 칩의 고착 영역(11)에는 종래의 아일랜드부에 해당하는 것은 없고, 반도체 칩은 연장되는 2개의 리드(2) 상에 절연성 수지에 의해 고착된다. 이들 각 도전 패턴(2)은 일점쇄선으로 나타내는 각 패키지 영역(10)마다 동일 형상이고, 연결부(12)에 의해 연속적으로 형성된다. 각 패키지 영역(10)은, 예를 들면 긴 변×짧은 변이 1.2㎜×0.8㎜인 구형 형상을 갖고 있으며, 고착 영역(11)은 예를 들면 0.30㎜×0.37㎜이며, 이 고착 영역(11)은 반도체 칩의 크기에 따라 다르다. 또한, 각 패키지 영역(10)의 도전 패턴(2)은 상호 100 ㎛의 간격을 두고 종횡으로 배치되어 있다. 상기 간격은 조립 공정에서의 다이싱 라인이 된다. 여기서, 각 패턴(2)은 금 도금에 의해 형성되지만, 무전해 도금이어도 되고, 이 경우 각 도전 패턴은 연결할 필요가 없기 때문에 개별적으로 형성된다.
도 1의 (b)에 도시한 바와 같이, 기판(1)에는 1개의 반도체 칩에 대응하는 패키지 영역(10)이 여러 개(예를 들면 100개) 종횡으로 배치된다.
도 2에는 반도체 칩(3)을 도시한다. 반도체 칩(3)은 화합물 반도체 스위치 회로 장치이고, 이면은 반 절연성의 GaAs 기판으로 되어 있다. 이 스위치 회로 장치는 GaAs 기판에 스위칭을 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극(17)에 저항 R1, R2가 접속되어 있다. 또한, 공통 입력 단자 IN, 출력 단자 OUT1, OUT2에 대응하는 전극 패드 I, O1, O2가 기판의 주변에 형성되어 있고, 또한 제어 단자 Ctl-1, Ctl-2의 각각에 대응하는 전극 패드 C1, C2가 기판의 주변에 형성되어 있다. 제어 단자용 전극 패드 C1은 FET1의 게이트 전극(17)에 접속되고, 제어 단자용 전극 패드 C2는 FET2의 게이트 전극(17)에 접속된다. 또한, 제어 단자용 전극 패드 C1, C2에는 제어 단자 Ctl-1, Ctl-2가 각각 접속된다. 여기서, 입력 단자 및 출력 단자에 대응하는 전극 패드에 대해서는 다음의 설명에서 접속되는 리드가 고정이다.
또, 점선으로 나타낸 제2층째 배선은 각 FET의 채널 영역(14)과 숏트키 접합을 형성하는 게이트 전극(17) 형성 시와 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(20)이고, 실선으로 나타낸 제3층째 배선은 각 소자의 접속 및 패 드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(40)이다. 제1층째 기판에 오믹 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극(13), 드레인 전극(15) 및 각 저항 양단의 추출 전극을 형성하며, 도 2에서는 패드 금속층과 중첩되므로 도시되어 있지 않다. 또, 본 발명의 실시예의 회로도는 도 8과 동일하므로, 설명은 생략한다.
도 3에는 반도체 칩(3)을 절연 기판(1)에 고착한 예를 도시한다.
도 3의 (a)에 도시한 바와 같이 금 도금층에 의한 리드(2c, 2a) 상에 반도체 칩(3)이 고착된다. 리드(2c, 2a)는 제어 단자용 전극 패드(C1, C2)에 근접하여 연장되고, 각각의 양단이 칩단부로부터 노출하도록 배치된다. 여기서, 리드(2c, 2a)가 노출되는 위치는 도 3의 (a)에 도시하는 위치에 한정되지 않지만, 리드(2c, 2a)가 칩단부로부터 노출되는 부분은 반드시 대응하는 2개의 전극 패드의 근방에서, 본딩을 위해 충분한 면적을 확보할 필요가 있다.
리드(2b)는 입력 단자 IN, 리드(2d)는 출력 단자 OUT1, 리드(2f)는 출력 단자 OUT2, 리드(2c)는 제어 단자 Ctl-2, 리드(2a)는 제어 단자 Ctl-1에 대응된다. 반도체 칩은 리드(2c, 2a) 상에 절연성 접착제로 고정된다.
본딩 와이어(4)는 반도체 칩(3)의 각 전극 패드 I, O1, O2, C1, C2와 리드(2)를 접속하는데 제어 단자용 전극 패드(C1)를 칩으로부터 노출된 근방의 리드(2a)와 접속하고, 제어 단자용 전극 패드(C2)를 칩으로부터 노출된 근방의 리드(2c)와 접속한다. 또한, 입력 단자용 전극 패드 I를 리드(2b), 출력 단자용 전극 패드 O1을 리드(2d), 출력 단자용 전극 패드 O2를 리드(2f)에 접속한다. 또, 반도체 칩(3) 이면은 반(半) 절연성 기판이고 리드(2e)는 GND 전위가 된다.
이 위치에 와이어 본드함으로써, 리드(2c)는 FET2의 제어 단자용 전극 패드(C2)와 접속하여 제어 단자 Ctl-2에 대응되고, 리드(2a)는 FET1의 제어 단자용 전극 패드(C1)와 접속하여 제어 단자 Ctl-1에 대응된다. 즉, 종래와 동일한 칩 패턴(통상 패턴)이면서, 도 10 및 도 11에 도시하는 리버스 컨트롤 타입의 스위치 회로 장치가 실현된다.
한편, 도 3의 (b)에는 이 칩을 도 8의 회로도에 도시하는 통상의 패턴으로 사용하는 경우를 도시한다. 이 경우에는 제어 단자용 전극 패드 C1을 칩으로부터 노출된 근방의 리드(2c)와 접속하고, 제어 단자용 전극 패드 C2를 칩으로부터 노출된 근방의 리드(2a)와 접속한다.
이 위치에 와이어 본딩함으로써, 리드(2c)는 FET1의 제어 단자용 전극 패드 C1과 접속하여 제어 단자 Ctl-1에 대응되고, 리드(2a)는 FET2의 제어 단자용 전극 패드 C2와 접속하여 제어 단자 Ctl-2에 대응하게 된다.
이와 같이 절연 기판 위에 형성한 제어 단자용 도전 패턴을 칩의 아래로 연장하고, 양단을 칩단부로부터 노출하고, 본딩 와이어에 의해 접속되는 리드를 선택함으로써 동일한 칩 패턴, 동일한 도전 패턴이면서, 용이하게 FET1 및 FET2에 접속되는 제어 단자 Ctl-1, Ctl-2의 위치를 전환할 수 있다. 즉, 2개의 리드와 접속하는 본딩 와이어의 위치를 전환함으로써, 2개의 제어 단자용 전극 패드 C1, C2의 배열 순서와, 대응되는 제어 단자 Ctl-1, Ctl-2의 배열 순서를 정역(正逆) 교체한 배치로 할 수 있다. 따라서, 동일한 칩 패턴(통상의 칩 패턴) 및 동일한 도전 패턴이면서, 본딩 와이어가 접속되는 곳의 전환만으로, 통상의 스위치 회로 장치와 리버스 컨트롤 타입의 스위치 회로 장치를 실현할 수 있다.
여기서, 이 도전 패턴(2)은 도금 패턴 형성에 후막(厚膜) 인쇄를 사용하고 있기 때문에, 패턴(리드)간의 최소 간격을 75㎛로 할 수 있다. 이것은 종래의 프레임을 채용하면 스탬핑에 의한 프레임 펀칭의 한계가 프레임의 판 두께(150㎛)×0.8이므로, 이 최소 간격이 120㎛인 것에 비하면 리드간 거리를 대폭 축소할 수 있어, 패키지의 소형화에 크게 기여할 수 있게 된다.
도 4는 상기한 화합물 반도체 칩(3)을 패키지에 부착하여 형성된 화합물 반도체 스위치 회로 장치를 도시하며, 도 3의 A-A선을 따른 단면도이다.
기판(1)에는 각 리드(2)에 대응된 관통 홀(5)이 형성되어 있다. 관통 홀(5)은 기판(1)을 관통하고, 내부는 텅스텐 등의 도전 재료에 의해 매설되어 있다. 그리고, 이면에는 각 관통 홀(5)에 대응된 외부 접속 전극(6)이 있다.
화합물 반도체 칩(3)은 절연성 접착제(50)에 의해 2개의 리드(2a, 2c) 상에 걸쳐 고착되고, 칩(3)의 각 전극 패드 I, O1, O2, C1, C2는 각각의 위치에 대응된 위치의 외부 접속 전극(6)과, 각각 와이어(4), 리드(2), 관통 홀(5)을 통해 전기적으로 접속되어 있다.
즉, 6개의 외부 접속 전극(6)은 패키지 외형의 중심선에 대하여 좌우(상하) 대칭이 되는 패턴으로 배치되어 있다. 구체적으로는, 패키지 측면의 1변을 따라, 제어 단자 Ctl-1(또는 Ctl-2), 입력 단자 IN, 제어 단자 Ctl-2(또는 Ctl-1), 패키지 측면의 다른 1변을 따라, 출력 단자 OUT1, GND 단자, 출력 단자 OUT2의 순서로 배치되어 있다.
패키지의 주위 4측면은 수지층(15)과 절연 기판(1)의 절단면으로 형성되고, 패키지의 상면은 평탄화한 수지층(15)의 표면으로 형성되고, 패키지의 하면은 절연 기판(1)의 이면측으로 형성된다.
이 화합물 반도체 스위치 회로 장치에서 절연 기판(1) 위에는 0.3㎜ 정도의 수지층(15)이 피복되어 화합물 반도체 칩(3)을 밀봉하고 있다. 화합물 반도체 칩(3)은 약 130㎛ 정도의 두께를 갖는다.
또, 패키지 표면측은 전면 수지층(15)이고, 이면측의 절연 기판(1)의 외부 접속 전극(6)은 좌우(상하) 대칭이 되는 패턴으로 배치되어 있으며, 전극의 극성 판별이 곤란하게 되므로, 수지층(15)의 표면측에 오목부를 형성하거나 인쇄 등을 하여, 극성을 표시하는 마크를 각인하는 것이 바람직하다.
이와 같이 본 발명의 특징은 펀칭 프레임을 이용하지 않는 칩 사이즈 패키지로 하고, 제어 단자가 접속되는 2개의 리드를 연장하여 그 위에 반도체 칩을 고착시키고, 칩단부로부터 이들 각 리드의 양단을 노출시킨 것에 있다. 이에 따라, 동일한 칩 패턴, 동일한 도전 패턴을 이용하여, 본딩 와이어에 의해 접속되는 리드를 바꾸는 것만으로, 통상의 패턴과 리버스 컨트롤 타입의 패턴을 용이하게 실현할 수 있어, 사용자의 요망에 신속하고, 범용적으로 대응할 수 있다.
종래의 펀칭 프레임에 칩을 고착하는 구조에서는, 리버스 컨트롤 타입의 패턴을 실현하기 위해서는 칩 패턴을 변경해야 하므로, 반도체 칩의 사이즈도 커지고 패키지 외형도 커지지만, 본 발명의 구조에 따르면, 패키지의 소형화도 실현하고, 반도체 칩도 하나의 패턴으로 충분하므로, 비용 삭감에 크게 기여할 수 있다.
여기서, 도 5 및 도 6을 참조하여 본 발명의 제2 실시예를 설명한다. 평면도는 도 3에 도시하는 제1 실시예와 마찬가지이므로 생략하고, 도 5는 도 3의 A-A선 단면도이다. 제 2실시예는 제1 실시예인 CSP를 멀티 칩 모듈화한 것으로, 도전 패턴을 지지 기판이 되는 절연성 수지에 매립한 구조이다.
지지 기판이 되는 절연 수지(21)는 반도체 칩(23) 및 복수의 도전 패턴(리드)(22)을 완전하게 피복하고, 리드(22) 사이의 분리 홈(31)에는 절연성 수지(21)가 충전되고, 리드(22) 측면의 만곡 구조(도시는 생략하지만, 실제는 리드 측면은 만곡되어 있음)와 감합하여 강고하게 결합한다. 그리고, 절연성 수지(21)에 의해 리드(22)가 지지되어 있다. 리드(22) 상에 고착된 반도체 칩(23)도 일괄적으로 피복되어, 공통 몰드된다. 수지 재료로서는 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로 실현할 수 있고, 폴리이미드 수지, 폴리페닐렌설피드 등의 열가소성 수지는 주입 몰드로 실현할 수 있다.
절연성 수지(21)의 두께는 반도체 칩(23)의 본딩 와이어(24)의 최정상부로부터 약 50㎛ 정도 피복되도록 조정되어 있다. 이 두께는 강도를 고려하여 두껍게 할 수도 얇게 할 수도 있다. 또한, 절연성 수지(21)의 표면은 어닐링에 의해 평탄화된다. 이것은, 절연성 수지(21)가 넓은 면적을 갖고 형성되는 경우에는, 특히 리드(22)의 재료인 도전박(30)과 절연성 수지(21)를 형성하는 몰드 수지와의 열팽창 계수나 리플로우 후의 온도 저하 시의 성형 수축률의 차이에 의해 도전박(30)에 휘어짐을 발생시킨다. 즉, 절연성 수지(21) 표면의 휘어짐의 발생을 억제하기 위 해서 어닐링에 의해 평탄화하는 것이다.
본딩 와이어(24)는 반도체 칩(23)의 각 전극 패드 I, O1, O2, C1, C2와 각 리드(22)를 접속한다. 열 압착에 의한 볼 본딩 및 초음파에 의한 웨지 본딩에 의해 일괄적으로 와이어 본딩을 행하고, 그에 따라 제어 단자 Ctl-1, 입력 단자 IN, 제어 단자 Ctl-2, 출력 단자 OUT1, OUT2가 각 리드(22)에 접속된다. 리드 중, 한 개는 반도체 칩 이면에 접속되어 GND 단자로 된다.
도전 패턴(22)은 절연 수지(21)에 매립되고, 반도체 칩(23) 상에 배치되는 전극 패드에 대응하여 형성된다. 고착 영역에는 종래의 아일랜드부에 해당하는 것은 없고, 반도체 칩(23)은 고착 영역의 대략 중앙으로 연장되는 리드(22a, 22c) 상에 절연성 접착제(50)에 의해 고착된다.
후술하지만, 도 5의 (b)에 도시하는 바와 같이, 도전 패턴(22)은 도전박(30)이다. 분리 홈(31)이 형성된 도전박(30)은 이면이 연마, 연삭, 에칭, 레이저 금속 증발 등에 의해, 화학적 및/또는 물리적으로 제거되고, 도전 패턴(22)으로서 분리된다. 이에 의해, 절연성 수지(21)에 도전 패턴(22)의 이면이 노출되는 구조가 된다. 분리 홈(31)에 충전된 절연성 수지(21)의 표면과 도전 패턴(22)의 표면은 실질적으로 일치하고 있는 구조로 되어 있다.
반도체 칩(23)은 제1 실시예와 마찬가지이므로 상세는 생략하지만, 여기서는 화합물 반도체의 스위치 회로 장치이고, 이면은 반 절연성의 GaAs 기판으로 되어 있다. 스위치 회로 장치이므로, 칩 표면에는 입력 단자 IN, 제어 단자 Ctl-1, Ctl-2, 출력 단자 OUT1, OUT2에 접속되는 5개의 전극 패드 I, C1, C2, O1, O2가 칩의 외주를 둘러싸도록 배치되어 있다. 또한, FET1과 접속하는 제어 단자용 전극 패드 C1이 제어 단자 Ctl-1과 접속하고, FET2와 접속하는 제어 단자용 패드 C2가 제어 단자 Ctl-2와 각각 접속하는 통상 패턴의 칩이다. 제어 단자 Ctl-1 또는 Ctl-2가 되는 리드(22a, 22c) 상에 절연성 접착제로 고정되고, 전극 패드와 리드(22)를 각각 본딩 와이어(24)로 접속한다.
외부 접속 전극(26)은 도전 패턴인 각 리드(22)를 레지스트(27)로 덮고, 원하는 위치를 개구하여 땜납을 공급하여 형성한다. 이에 의해, 마운트 시에 땜납 등의 표면 장력으로 그대로 수평으로 이동하여 자기 정합할 수 있는 특징을 갖는다.
도 6에는 도전 패턴이 형성되는 도전박(30)을 도시한다. 도전박(30)의 두께는 후의 에칭을 고려하면 10㎛∼300㎛ 정도가 바람직하고, 여기서는 70㎛(2온스)의 동박을 채용하였다. 그러나, 300㎛ 이상이어도, 10㎛ 이하이어도 도전박(30)의 두께보다 얕은 분리 홈(31)을 형성할 수 있으면 된다. 이에 의해, 얇고 긴 장방형의 도전박(30)에 다수의 고착 영역이 형성되는 블록(32)이 복수개(여기서는 4∼5개) 이격하여 배열된다(도 6의 (a)).
도 6의 (b)에 구체적인 도전 패턴(22)을 도시한다. 도 6의 (b)는 도 6의 (a)에 도시한 블록(32)의 1개를 확대한 것이다. 점선으로 나타내는 부분이 1개의 패키지 영역(10)이고, 1개의 블록(32)에는 매트릭스 형상로 다수의 도전 패턴(22)이 배열된다. 도전 패턴(22)은 적어도 도전 패턴(22)을 형성하는 영역 이외의 도전박(30)을 에칭하여 분리 홈(31)을 형성하여 도전 패턴(22)으로 한다. 이 도전박(30)은 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되고, 재료로서는 Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다.
또한, 도전 패턴(22)은 에칭으로 형성할 수 있기 때문에, 종래의 펀칭 프레임에 있어서, 프레임의 판 두께(150㎛)×0.8이 패턴간 거리의 한계인데 비하면 패턴간 거리를 대폭 축소할 수 있어, 패키지의 소형화에 크게 기여할 수 있게 된다.
제2 실시예에 따른 특징은 절연성 수지(21)를 피복할 때까지는 도전 패턴(22)이 되는 도전박(30)이 지지 기판이 되고, 지지 기판이 되는 도전박(30)은 전극 재료로서 필요한 재료이다. 그 때문에, 구성 재료를 극력 생략하여 작업할 수 있는 장점이 있어, 비용 저하도 실현할 수 있다.
또한, 분리 홈(31)은 도전박(30)의 두께보다 얕게 형성되어 있기 때문에, 도전박(30)이 도전 패턴(22)으로서 개개로 분리되어 있지 않다. 따라서, 시트 형상의 도전박(30)으로서 일체로 취급하고, 절연성 수지(21)를 몰드할 때, 금형으로의 반송, 금형에의 실장 작업이 매우 편하게 되는 특징을 갖는다.
또, 본 실시예에서는 도전박(30)의 경우에 대해서 설명하였지만, 기판이 실리콘 웨이퍼, 세라믹 기판, 구리 프레임 등의 재료로 이루어지는 경우도 마찬가지의 것이라 할 수 있다.
또한, 도 7에 도시한 바와 같이 리드는 칩 외주를 따라 배치되어도 된다. 본 발명에서는 제어 단자용 패드 C1, C2에 각각 대응되는 제어 단자 Ctl-1, Ctl-2의 위치를 본딩 와이어가 접속되는 곳을 전환하여 선택할 수 있으면 되고, 제어 단 자용 패드 C1, C2에 근접하여 리드(2a, 2c)가 연장되어 있으면 된다.
즉, 도 7에 도시한 바와 같이 칩 외주를 따라 배치하는 패턴이어도, 어느 한쪽의 리드를 선택함으로써, 2개의 전극 패드에 각각 대응되는 접속 단자의 위치를 전환할 수 있다.
여기서, 어느 실시예에서도 실장할 수 있는 소자는, 화합물 반도체 스위치 회로 장치, 그 밖의 집적 회로, 트랜지스터, 다이오드 등의 반도체 칩에 한정되지 않고, 칩 콘덴서, 칩 저항, 칩 인덕터 등의 수동 소자, 또한 두께가 두껍게 되기는 하지만, CSP, BGA 등의 페이스 다운의 반도체 소자 등, 표면 실장 소자 전부 가능하다.
발명의 특징은 펀칭 프레임을 이용하지 않는 CSP이고, 반도체 칩 아래에 제어 단자가 되는 2개의 도전 패턴을 연장하고, 칩으로부터 그 끝을 노출시킨 것에 있다.
이에 의해, 첫째, 와이어 본드의 고착 위치에 의해, 동일 패턴의 칩 및 도전 패턴을 이용하여, 스위치 회로 장치의 컨트롤 단자의 리드 단자 배치를 용이하게 변경할 수 있다. 즉, 제어 단자에 대응되는 리드를 칩의 아래를 통과하고, 칩단부로부터 노출시키고, 그 리드 중 어느 한쪽을 본딩 와이어로 선택함으로써, 제어 단자용 전극 패드에 대응되는 접속 단자의 위치를 바꿀 수 있다. 종래의 펀칭 프레임을 이용하는 구조에서는 칩 내의 패턴을 변경해야 하므로, 칩 사이즈도 커지고, 비용도 비싸게 된다. 그러나, 본 발명의 구조에 따르면, 동일한 칩 패턴(통상의 칩 패턴) 및 동일한 도전 패턴이면서, 본딩 와이어가 접속되는 곳의 전환만으로, 통상의 스위치 회로 장치와 리버스 컨트롤 타입의 스위치 회로 장치를 실현할 수 있다. 종래에는 칩 내의 패턴을 변경할 필요가 있어, 웨이퍼로부터 투입하는데 1∼2개월, 조립에 1개월을 필요로 하지만, 본딩 위치의 변경뿐이므로, 1/6 정도의 TAT로 신속하게 대응할 수 있다. 즉, 사용자의 요망에 대하여, 신속하게, 또한 매우 저비용으로 유연하게 대응할 수 있는 이점을 갖는다.
둘째, 패키지 구조는 CSP이고, 종래 리드를 이용하여 수지 몰드되는 패키지 구조에 비하여 패키지 사이즈를 대폭 소형화할 수 있다. 종래에는 펀칭 프레임을 범용적으로 사용하기 때문에, 칩 사이즈에 대하여 필요 이상으로 큰 리드이고, 또한 몰드 수지의 외측으로 리드가 도출되기 때문에, 필요 이상으로 패키지 외형이 커지지만, CSP이면, 필요 최소한의 크기로 억제할 수 있다.
셋째, 패턴의 최소 간격을 축소할 수 있기 때문에, 이에 의해서도 패키지의 소형화를 실현할 수 있다. 이것은, 종래에서는 펀칭 프레임을 채용하며, 스탬핑으로 펀칭하는 경우의 한계가 판 두께×0.8(㎛)인 것에 대하여, 본 발명에서는 도금의 두께막 인쇄, 또는 도전박의 에칭에 의해 패턴을 형성할 수 있기 때문이다. 구체적으로는, 프레임의 경우 120㎛인 최소 간격을 75㎛까지 축소할 수 있어, 패키지 소형화에 크게 기여할 수 있다.
넷째, 특히 반도체 칩이 화합물 반도체 스위치 회로 장치인 경우, 고주파적으로 GND 전위가 되는 제어 단자 Ctl-1, Ctl-2 및 GND 단자가, RF 라인이 되는 입력 단자 IN, 출력 단자 OUT1, OUT2 사이에 배치됨으로써, 고주파 신호를 차단하는 구조가 되므로, 아이솔레이션 특성이 향상되는 이점을 갖는다.

Claims (11)

  1. 절연성 지지 기판과,
    표면에 제1 제어 단자용 전극 패드 및 제2 제어 단자용 전극 패드를 갖는 반도체 칩과,
    상기 기판에 형성되고, 상기 제1 및 제2 제어 단자용 전극 패드와 대응되는 제1 도전 패턴 및 제2 도전 패턴과,
    상기 제1 및 제2 제어 단자용 전극 패드와 상기 제1 및 제2 도전 패턴을 각각 접속하는 접속 수단을 구비하는 반도체 장치로서,
    상기 제1 및 제2 도전 패턴은 상기 제1 및 제2 제어 단자용 전극 패드에 근접하여 연장되고, 상기 제1 및 제2 도전 패턴과 상기 제1 및 제2 제어 단자용 전극 패드를 상기 접속 수단으로 접속할 때, 어느 한쪽의 도전 패턴을 선택함으로써, 상기 제1 및 제2 제어 단자용 전극 패드의 접속 단자를 전환하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 칩은 이면이 반(半) 절연성인 화합물 반도체 기판으로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 반도체 칩은 상기 제1 및 제2 도전 패턴 상에 절연성 수지에 의해 고착되고, 상기 제1 및 제2 도전 패턴은 각각의 양단이 상기 칩의 단부로부터 노출되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 제어 단자용 전극 패드와 접속되는 접속 수단의 위치를 바꿈으로써 상기 제1 및 제2 도전 패턴을 정역(正逆) 가능한 배치로 하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 칩은 스위치 회로 장치이고, 상기 제1 및 제2 도전 패턴에는 상기 스위치 회로 장치의 제어 단자가 접속되는 것을 특징으로 하는 반도체 장치.
  6. 절연 기판과,
    상기 절연 기판의 표면에 고착되고, 그 표면에 제1 제어 단자용 전극 패드 및 제2 제어 단자용 전극 패드를 갖는 화합물 반도체 칩과,
    상기 절연 기판의 표면에 형성되고, 상기 제1 및 제2 제어 단자용 전극 패드에 대응되는 제1 도전 패턴 및 제2 도전 패턴과,
    상기 제1 및 제2 제어 단자용 전극 패드와 상기 제1 및 제2 도전 패턴을 각각 접속하는 접속 수단과,
    상기 제1 및 제2 도전 패턴에 각각 대응되고, 상기 절연 기판을 관통하는 관통 홀과,
    상기 관통 홀과 대응되고 상기 절연 기판의 이면에 형성된 제1 및 제2 외부 접속 전극을 구비하는 반도체 장치로서,
    상기 제1 및 제2 도전 패턴은 상기 제1 및 제2 제어 단자용 전극 패드에 근접하여 연장되고, 상기 제1 및 제2 도전 패턴과 상기 제1 및 제2 제어 단자용 전극 패드를 상기 접속 수단으로 접속할 때, 어느 한쪽의 도전 패턴을 선택함으로써, 상기 제1 및 제2 제어 단자용 전극 패드와 접속되는 상기 제1 및 제2 외부 접속 전극을 전환하는 것을 특징으로 하는 반도체 장치.
  7. 절연 수지와,
    상기 절연 수지에 매립되고, 그 표면에 제1 제어 단자용 전극 패드 및 제2 제어 단자용 전극 패드를 갖는 화합물 반도체 칩과,
    상기 절연 수지에 매립되고, 상기 제1 및 제2 제어 단자용 전극 패드에 대응되는 제1 도전 패턴 및 제2 도전 패턴과,
    상기 제1 및 제2 제어 단자용 전극 패드와 상기 제1 및 제2 도전 패턴을 각각 접속하는 접속 수단과,
    상기 절연 수지의 이면으로부터 노출된 상기 제1 및 제2 도전 패턴과 대응되는 제1 및 제2 외부 접속 전극을 구비하는 반도체 장치로서,
    상기 제1 및 제2 도전 패턴은 상기 제1 및 제2 제어 단자용 전극 패드에 근접하여 연장되고, 상기 제1 및 제2 도전 패턴과 상기 제1 및 제2 제어 단자용 전극 패드를 상기 접속 수단으로 접속할 때, 어느 한쪽의 도전 패턴을 선택함으로써, 상기 제1 및 제2 제어 단자용 전극 패드와 접속되는 상기 제1 및 제2 외부 접속 전극을 전환하는 것을 특징으로 하는 반도체 장치.
  8. 제6항 또는 제7항에 있어서,
    상기 화합물 반도체 칩은 상기 제1 및 제2 도전 패턴 상에 절연성 수지에 의해 고착되고, 상기 제1 및 제2 도전 패턴은 상기 칩의 일단으로부터 타단까지 연장되어 상기 칩으로부터 노출되는 것을 특징으로 하는 반도체 장치.
  9. 제6항 또는 제7항에 있어서,
    상기 제1 및 제2 제어 단자용 전극 패드와 접속되는 접속 수단의 위치를 바꿈으로써 상기 제1 및 제2 도전 패턴을 정역 가능한 배치로 하는 것을 특징으로 하는 반도체 장치.
  10. 제6항 또는 제7항에 있어서,
    상기 화합물 반도체 칩의 이면은 반 절연성 기판인 것을 특징으로 하는 반도체 장치.
  11. 제6항 또는 제7항에 있어서,
    상기 화합물 반도체 칩은 스위치 회로 장치이고, 상기 제1 및 제2 도전 패턴에는 상기 스위치 회로 장치의 2개의 제어 단자가 각각 접속되는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4765004B2 (ja) 2006-09-04 2011-09-07 富士電機株式会社 半導体装置およびその製造方法
US8072065B2 (en) * 2008-02-14 2011-12-06 Viasat, Inc. System and method for integrated waveguide packaging
AU2011218651B2 (en) 2010-08-31 2014-10-09 Viasat, Inc. Leadframe package with integrated partial waveguide interface
JP5809500B2 (ja) 2011-09-16 2015-11-11 ルネサスエレクトロニクス株式会社 半導体装置
CN103928431B (zh) * 2012-10-31 2017-03-01 矽力杰半导体技术(杭州)有限公司 一种倒装封装装置
CN110892522B (zh) * 2017-08-01 2023-09-12 株式会社村田制作所 高频开关
US20210376563A1 (en) * 2020-05-26 2021-12-02 Excelitas Canada, Inc. Semiconductor Side Emitting Laser Leadframe Package and Method of Producing Same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691568A (en) * 1996-05-31 1997-11-25 Lsi Logic Corporation Wire bondable package design with maxium electrical performance and minimum number of layers

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4595945A (en) * 1983-10-21 1986-06-17 At&T Bell Laboratories Plastic package with lead frame crossunder
EP0162521A3 (en) * 1984-05-23 1986-10-08 American Microsystems, Incorporated Package for semiconductor devices
US4612564A (en) * 1984-06-04 1986-09-16 At&T Bell Laboratories Plastic integrated circuit package
US4937656A (en) * 1988-04-22 1990-06-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
KR100437437B1 (ko) * 1994-03-18 2004-06-25 히다치 가세고교 가부시끼가이샤 반도체 패키지의 제조법 및 반도체 패키지
JPH08148603A (ja) * 1994-11-22 1996-06-07 Nec Kyushu Ltd ボールグリッドアレイ型半導体装置およびその製造方法
US6066890A (en) * 1995-11-13 2000-05-23 Siliconix Incorporated Separate circuit devices in an intra-package configuration and assembly techniques
US5825628A (en) * 1996-10-03 1998-10-20 International Business Machines Corporation Electronic package with enhanced pad design
US5907769A (en) * 1996-12-30 1999-05-25 Micron Technology, Inc. Leads under chip in conventional IC package
US6103547A (en) * 1997-01-17 2000-08-15 Micron Technology, Inc. High speed IC package configuration
US6054754A (en) * 1997-06-06 2000-04-25 Micron Technology, Inc. Multi-capacitance lead frame decoupling device
JP2954110B2 (ja) * 1997-09-26 1999-09-27 九州日本電気株式会社 Ｃｓｐ型半導体装置及びその製造方法
JP4037589B2 (ja) * 2000-03-07 2008-01-23 三菱電機株式会社 樹脂封止形電力用半導体装置
TW530455B (en) * 2001-04-19 2003-05-01 Sanyo Electric Co Switch circuit device of compound semiconductor
JP2003204009A (ja) * 2001-11-01 2003-07-18 Sanyo Electric Co Ltd 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5691568A (en) * 1996-05-31 1997-11-25 Lsi Logic Corporation Wire bondable package design with maxium electrical performance and minimum number of layers

Also Published As

Publication number Publication date
JP3920629B2 (ja) 2007-05-30
US6833608B2 (en) 2004-12-21
JP2003152009A (ja) 2003-05-23
CN1282241C (zh) 2006-10-25
CN1420559A (zh) 2003-05-28
EP1315203A2 (en) 2003-05-28
EP1315203A3 (en) 2006-04-05
KR20030040128A (ko) 2003-05-22
US20030137044A1 (en) 2003-07-24
TW561599B (en) 2003-11-11

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