JP7241805B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、樹脂封止型の半導体装置およびその製造方法に関する。
例えば、特許文献１には、複数の配線が積層された多層基板の上面上に、半導体チップおよび受動素子などの複数の電子部品を搭載した電子装置が開示されている。また、各電子部品は、ボンディングワイヤによって、多層基板の上面に配置された各配線に接続されている。
また、特許文献２には、リードフレームの上面上に、バンプを介して半導体チップを搭載したデバイスが開示されている。また、上記リードフレームの周囲には、上記リードフレームと同じ材料からエッチング加工された端子が設けられ、半導体チップの電気経路は、上記リードフレームおよび上記端子を介して、デバイスの上面側へ引き上げられている。
特許第５９８３５２３号公報 特表２０１３－５２４５５２号公報
特許文献１は、多層基板の上面上に複数の電子部品を搭載する平面実装であるので、ボンディングワイヤおよび積層配線の影響を受けて、各部品間の抵抗およびインダクタンスが高くなってしまい、スイッチング損失が生じ易い。また、平面実装では、部品の数が多くなると実装面積（パッケージのサイズ）が大きくなり、パッケージの小型化が促進し難くなる。また、多層基板であるので、高い放熱性が必要とされるパワーＭＯＳトランジスタとのマルチチップ化が困難である。
特許文献２は、リードフレームを用いたフリップチップ実装構造であるが、半導体チップからデバイスの上面までの電気経路が長いので、特許文献１と同様に、抵抗およびインダクタンスが高くなってしまい、スイッチング損失が生じる。
本願の主な目的は、半導体チップおよび受動素子などの複数の電子部品の間で、抵抗およびインダクタンスの上昇を抑制し、スイッチング損失を改善することにある。すなわち、本願の主な目的は、半導体装置の性能を向上させることにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
一実施の形態における半導体装置は、導電性材料からなる第１ダイパッドと、前記第１ダイパッドの上面上に設けられた第１半導体チップと、第２半導体チップと、を備える。ここで、前記第１半導体チップは、前記第１半導体チップの上面に形成された第１パッド電極、および、前記第１半導体チップの下面に形成され、且つ、前記第１ダイパッドに電気的に接続された第３パッド電極を有し、前記第２半導体チップは、前記第２半導体チップの上面に形成された第２パッド電極を有し、前記第１パッド電極の上面上には、前記第１パッド電極に電気的に接続されるように、第１導電性層が設けられ、前記第２パッド電極の上面上には、前記第２パッド電極に電気的に接続されるように、第２導電性層が設けられ、前記第１ダイパッド、前記第１半導体チップ、前記第２半導体チップ、前記第１導電性層および前記第２導電性層は、前記第１導電性層の上面、前記第２導電性層の上面および前記第１ダイパッドの下面が露出するように、第１樹脂層によって封止され、前記第１導電性層および前記第２導電性層の各々の上面上には、前記第１導電性層および前記第２導電性層に電気的に接続されるように、１つ以上の受動素子が設けられている。
一実施の形態における半導体装置の製造方法は、（ａ）導電性材料からなる金属板と、その上面に形成された第１パッド電極およびその下面に形成された第３パッド電極を有する第１半導体チップと、その上面に形成された第２パッド電極を有する第２半導体チップと、前記第１パッド電極の上面上に設けられ、且つ、前記第１パッド電極に電気的に接続された第１導電性層と、前記第２パッド電極の上面上に設けられ、且つ、前記第２パッド電極に電気的に接続された第２導電性層と、を用意する工程、（ｂ）前記（ａ）工程後、基材の上面上に、前記金属板を設置する工程、（ｃ）前記（ｂ）工程後、前記金属板を選択的にエッチングすることで、第１ダイパッドを形成する工程、（ｄ）前記（ｃ）工程後、前記第３パッド電極が前記第１ダイパッドに電気的に接続されるように、前記第１ダイパッドの上面上に、前記第１半導体チップを設置する工程、（ｅ）前記（ｃ）工程後、前記基材の上面上に、前記第２半導体チップを設置する工程、（ｆ）前記（ｄ）工程および前記（ｅ）工程後、前記第１導電性層および前記第２導電性層の各々の上面を覆うように、前記第１ダイパッド、前記第１半導体チップ、前記第２半導体チップ、前記第１導電性層および前記第２導電性層を第１樹脂層によって封止する工程、（ｇ）前記（ｆ）工程後、前記第１樹脂層を研磨することで、前記第１導電性層および前記第２導電性層の各々の上面を前記第１樹脂層から露出させる工程、（ｈ）前記（ｇ）工程後、前記基材を除去することで、前記第１ダイパッドの下面を前記第１樹脂層から露出させる工程、（ｉ）前記（ｈ）工程後、前記第１導電性層および前記第２導電性層の各々の上面上に、前記第１導電性層および前記第２導電性層を電気的に接続させるように、１つ以上の受動素子を設ける工程、を備える。
一実施の形態によれば、半導体装置の性能を向上できる。
実施の形態１におけるＤＣ／ＤＣコンバータを示す等価回路図である。 実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置を示す断面図である。 実施の形態１における半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 実施の形態２における半導体装置を示す断面図である。 実施の形態２における半導体装置の製造方法を示す断面図である。 図１３に続く半導体装置の製造方法を示す断面図である。 図１４に続く半導体装置の製造方法を示す断面図である。 実施の形態３における半導体装置を示す断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、本願で説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の縦方向、上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面視」という表現は、Ｘ方向およびＹ方向によって構成される面を、Ｚ方向から見ることを意味する。
（実施の形態１）
＜半導体装置の回路構成＞
図１は、降圧型のＤＣ／ＤＣコンバータの等価回路図である。実施の形態１における半導体装置１は、ＤＣ／ＤＣコンバータの一部を構成し、ドライバ回路１００、ハイサイド用のＭＯＳトランジスタＱ１およびローサイド用のＭＯＳトランジスタＱ２などを有する。
図１に示されるように、ＤＣ／ＤＣコンバータでは、入力端子Ｖｉｎと基準電位（接地電位）との間には、ＭＯＳトランジスタＱ１およびＭＯＳトランジスタＱ２が直列接続されている。そして、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との間のノードＮＡと、出力端子Ｖｏｕｔとの間には、コイルＬ１が接続されている。出力端子ＶｏｕｔとコイルＬ１の間には、コンデンサＣ１が接続されている。
ＭＯＳトランジスタＱ１は、ゲートＧ１、ドレインＤ１およびソースＳ１を有する。ゲートＧ１は、ドライバ回路１００に接続され、ドレインＤ１は、入力端子Ｖｉｎに接続され、ソースＳ１は、ＭＯＳトランジスタＱ２のドレインＤ２に接続されている。ＭＯＳトランジスタＱ２は、ゲートＧ２、ドレインＤ２およびソースＳ２を有する。ゲートＧ２は、ドライバ回路１００に接続され、ドレインＤ２は、ソースＳ１に接続され、ソースＳ２は、基準電位に接続されている。
なお、ドライバ回路１００とゲートＧ１との間、ドライバ回路１００とゲートＧ２との間およびソースＳ１とドレインＤ２との間に、受動素子部材７が設けられる場合もある。受動素子部材７は、１つ以上の受動素子であり、１つ以上の抵抗素子、１つ以上のコイル若しくは１つ以上のコンデンサ、または、これらの組み合わせによって構成される。
ドライバ回路１００は、制御回路２００から供給された制御信号によって駆動する。ドライバ回路１００は、それぞれＭＯＳトランジスタＱ１、Ｑ２のゲート電位を制御する信号を、ＭＯＳトランジスタＱ１、Ｑ２のゲートＧ１、Ｇ２へ供給する。ドライバ回路１００によって、ＭＯＳトランジスタＱ１のオン／オフ、および、ＭＯＳトランジスタＱ２のオン／オフが制御される。具体的に、ドライバ回路１００は、ＭＯＳトランジスタＱ１をオンにする際には、ＭＯＳトランジスタＱ２をオフにし、ＭＯＳトランジスタＱ１をオフにする際には、ＭＯＳトランジスタＱ２をオンにする。このようなＤＣ／ＤＣコンバータでは、ＭＯＳトランジスタＱ１、Ｑ２で同期を取りながら、交互にオン／オフすることによって電源電圧の変換が行われる。
＜半導体装置の実装構成＞
以下に図２～図４を用いて、実施の形態１における樹脂封止型の半導体装置１の実装構成について説明する。図２および図３は、半導体装置１を示す平面図であるが、図２は、図３に示される樹脂層５を省略した平面図になっている。また、図４は、図２および図３に示されるＡ－Ａ線に沿った断面図である。
半導体装置１は、半導体チップＣＨ１～ＣＨ３を備える。半導体チップＣＨ１は、図１に示されるＭＯＳトランジスタＱ１を有する。特に図示はしないが、ＭＯＳトランジスタＱ１は、半導体基板に形成されたソース領域およびドレイン領域を含み、ソース領域とドレイン領域との間に形成され、且つ、ゲート絶縁膜を介して半導体基板上に形成されたゲート電極を含む。ＭＯＳトランジスタＱ１は、例えば、ソース領域とドレイン領域との間のチャネル領域が半導体チップＣＨ１の厚さ方向に形成される縦型のパワーＭＯＳトランジスタによって構成されている。
また、半導体チップＣＨ１は、半導体チップＣＨ１の上面に形成されたゲートパッド電極ＧＰ１およびソースパッド電極ＳＰ１と、半導体チップＣＨ１の下面に形成されたドレインパッド電極ＤＰ１とを有する。
ゲートパッド電極ＧＰ１は、ゲート電極の上方に形成され、且つ、ゲート電極に電気的に接続されている。また、ソース領域は、ソースパッド電極ＳＰ１に電気的に接続され、ドレイン領域は、ドレインパッド電極ＤＰ１に電気的に接続されている。すなわち、ゲートパッド電極ＧＰ１、ソースパッド電極ＳＰ１およびドレインパッド電極ＤＰ１は、それぞれ図１の等価回路のゲートＧ１、ソースＳ１およびドレインＤ１に対応している。
半導体チップＣＨ２は、図１に示されるＭＯＳトランジスタＱ２を有し、半導体チップＣＨ２の上面に形成されたゲートパッド電極ＧＰ２およびソースパッド電極ＳＰ２と、半導体チップＣＨ２の下面に形成されたドレインパッド電極ＤＰ２とを有する。ＭＯＳトランジスタＱ２の構成は、ＭＯＳトランジスタＱ１と同様である。すなわち、ゲートパッド電極ＧＰ２、ソースパッド電極ＳＰ２およびドレインパッド電極ＤＰ２は、それぞれ図１の等価回路のゲートＧ２、ソースＳ２およびドレインＤ２に対応している。
半導体チップＣＨ３は、図１に示されるドライバ回路１００を有し、半導体チップＣＨ３の上面に形成された複数のパッド電極ＡＰ１を有する。半導体チップＣＨ３は、ＭＯＳトランジスタＱ１、Ｑ２のゲート電極のゲート電位を制御する信号を、複数のパッド電極ＡＰ１からゲートパッド電極ＧＰ１、ＧＰ２へ供給する。
ゲートパッド電極ＧＰ１、ＧＰ２、ソースパッド電極ＳＰ１、ＳＰ２およびパッド電極ＡＰ１は、例えばアルミニウム膜のような導電性材料を主体として含む。具体的には、これらのパッド電極は、相対的に薄いバリアメタル膜と、上記バリアメタル膜上に形成され、且つ、相対的に厚いアルミニウム膜とを含む。このアルミニウム膜が、これらのパッド電極の主体となる。なお、上記バリアメタル膜は、例えばチタン膜および窒化チタン膜を含む積層膜である。また、ドレインパッド電極ＤＰ１、ＤＰ２は、導電性膜からなり、例えばチタン膜、ニッケル膜および金膜の積層膜からなる。
半導体装置１は、互いに物理的に離間したダイパッド２ａ、ダイパッド２ｂ、ダイパッド２ｃおよび複数のリード端子２ｄを備える。これらは、それぞれ導電性材料からなり、一枚の金属板２をエッチング加工することで形成される。また、このような導電性材料は、例えば銅であるか、銅に錫、ジルコニウムまたは鉄などを添加した銅合金である。
半導体チップＣＨ１は、ドレインパッド電極ＤＰ１がダイパッド２ａに電気的に接続されるように、ダイパッド２ａの上面上に設けられている。半導体チップＣＨ２は、ドレインパッド電極ＤＰ２がダイパッド２ｂに電気的に接続されるように、ダイパッド２ｂの上面上に設けられている。半導体チップＣＨ３は、ダイパッド２ｃの上面上に設けられている。
ドレインパッド電極ＤＰ１、ＤＰ２と、ダイパッド２ａ、２ｂとは、例えば銀ペーストのような導電性の接着層によって接着されている。また、半導体チップＣＨ３の下面およびダイパッド２ｃは接着層によって接着されているが、放熱性を高めるために、はんだまたは銀ペーストなどの導電性の接着層を用いる事が好ましい。
なお、ダイパッド２ａ～２ｃおよび複数のリード端子２ｄの一部には、半導体チップＣＨ１～ＣＨ３が設けられる領域よりも厚い厚さを有する厚膜領域２ｆが形成されている。このような厚膜領域２ｆの上面および下面は、後述する樹脂層５から露出しており、半導体装置１の上面および下面を繋ぐ配線（内部貫通電極）として利用できる。
ゲートパッド電極ＧＰ１およびパッド電極ＡＰ１の各々の上面上には、これらに電気的に接続されるように、導電性層３が設けられている。これらの導電性層３は、ゲートパッド電極ＧＰ１およびパッド電極ＡＰ１の各々の上面から突出した柱体を成している。なお、図４には図示されていないが、図４と別の断面視において、ゲートパッド電極ＧＰ２の上面上にも、同様の導電性層３が設けられている。
また、これらの導電性層３は、ゲートパッド電極ＧＰ１、ＧＰ２およびパッド電極ＡＰ１の各々の主体となる材料よりも低いシート抵抗値を有する材料を主体とする。具体的には、導電性層３は、相対的に薄いバリアメタル膜と、上記バリアメタル膜上に形成され、且つ、相対的に厚い銅膜とを含む。この銅膜が、導電性層３の主体となる。なお、上記バリアメタル膜は、例えばチタン膜である。
ソースパッド電極ＳＰ１の上面上には、ソースパッド電極ＳＰ１およびダイパッド２ｂに電気的に接続されるように、導電性層４が設けられている。また、ソースパッド電極ＳＰ２の上面上には、ソースパッド電極ＳＰ２およびリード端子２ｄに電気的に接続されるように、導電性層４が設けられている。導電性層４は、例えば、屈曲加工が施された銅板からなる。
ダイパッド２ａ～２ｃ、リード端子２ｄ、半導体チップＣＨ１～ＣＨ３、導電性層３および導電性層４は、導電性層３の上面、導電性層４の上面、厚膜領域２ｆの上面、厚膜領域２ｆの下面、リード端子２ｄの下面およびダイパッド２ａ～２ｃの下面が露出するように、樹脂層５によって封止されている。なお、樹脂層５は、絶縁性樹脂からなり、例えばエポキシ樹脂からなる。
樹脂層５、導電性層３、導電性層４および厚膜領域２ｆの各々の上面の位置は、ほぼ同じであり、５μｍ以下の範囲内で一致している。すなわち、樹脂層５、導電性層３、導電性層４および厚膜領域２ｆの各々の上面は、実質的に同一平面上にあり、面一になっている。また、厚膜領域２ｆ、リード端子２ｄおよびダイパッド２ａ～２ｃの各々の下面の位置は、ほぼ同じであり、５μｍ以下の範囲内で一致している。すなわち、厚膜領域２ｆ、リード端子２ｄおよびダイパッド２ａ～２ｃの各々の下面は、実質的に同一平面上にあり、面一になっている。
導電性層３の上面、導電性層４の上面、厚膜領域２ｆの上面、厚膜領域２ｆの下面、リード端子２ｄの下面およびダイパッド２ａ～２ｃの下面には、メッキ膜６が設けられている。メッキ膜６は、導電性層３、導電性層４、リード端子２ｄ、ダイパッド２ａ～２ｃおよび厚膜領域２ｆの各々が主体とする材料と異なる導電性材料からなり、例えば、銀膜若しくは錫膜、または、これらの積層膜からなる。
導電性層３、導電性層４および厚膜領域２ｆの各々の上面上には、導電性層３、導電性層４および厚膜領域２ｆの各々に電気的に接続されるように、メッキ膜６を介して受動素子部材７が設けられている。受動素子部材７は、１つ以上の受動素子を含み、受動素子は、抵抗素子、コイルまたはコンデンサである。すなわち、受動素子部材７は、１つ以上の抵抗素子、１つ以上のコイル若しくは１つ以上のコンデンサ、または、これらの組み合わせによって構成される。
例えば、ゲートパッド電極ＧＰ１とパッド電極ＡＰ１との間の受動素子部材７が抵抗素子およびコイルである場合、図１のように、ドライバ回路１００とゲートＧ１との間に、抵抗素子およびコイルを設けることができる。
なお、導電性層３、導電性層４および厚膜領域２ｆの全てが受動素子部材７を介して接続されている必要は無く、回路設計の要望に応じて、受動素子の有無および受動素子の数を適宜変更することができる。
＜実施の形態１の主な効果＞
実施の形態１では、ゲートパッド電極ＧＰ１、ＧＰ２およびパッド電極ＡＰ１の各々の上面上に導電性層３が設けられ、ソースパッド電極ＳＰ１、ＳＰ２の各々の上面上に導電性層４が設けられている。また、ドレインパッド電極ＤＰ１、ＤＰ２は、ダイパッド２ａ、２ｂの上面上に設けられ、これらに電気的に接続されている。それ故、多層基板などを用いた場合のように、ボンディングワイヤおよび積層配線の影響を受けて、各部品間の抵抗およびインダクタンスが高くなってしまうという不具合を抑制できる。
例えば、ドライバ回路１００を有する半導体チップＣＨ３とＭＯＳトランジスタＱ１を有する半導体チップＣＨ１との間では、パッド電極ＡＰ１からゲートパッド電極ＧＰ１へゲート電位を制御する信号が供給されるが、上記構成とすることで、パッド電極ＡＰ１とゲートパッド電極ＧＰ１との間の電流経路が短くなっている。また、導電性層３、導電性層４およびダイパッド２ａ、２ｂは、銅のような相対的にシート抵抗の低い材料を主体としている。それ故、抵抗およびインダクタンスの上昇を抑制し、スイッチング損失を改善することができる。従って、半導体装置１の性能を向上できる。
また、半導体チップＣＨ３、ゲートパッド電極ＧＰ１、ＧＰ２、ソースパッド電極ＳＰ１、ＳＰ２およびドレインパッド電極ＤＰ１、ＤＰ２の間に、必要に応じた受動素子部材７を設けることも容易であり、回路設計の自由度を向上できる。
例えば、ソースパッド電極ＳＰ１に接続される導電性層４と、ソースパッド電極ＳＰ２に接続される導電性層４との間に、受動素子部材７を設けることができるので、電流ループが最小となり、半導体装置１の外部からの電磁波妨害の影響を低くすることもできる。従って、半導体装置１の信頼性を向上できる。
また、ゲートパッド電極ＧＰ１、ＧＰ２、ソースパッド電極ＳＰ１、ＳＰ２から半導体装置１の上面までの距離と、ドレインパッド電極ＤＰ１、ＤＰ２から半導体装置１の下面までの距離とが短いので、放熱性を高めることができる。
＜半導体装置の製造方法＞
以下に図５～図１１を用いて、実施の形態１における半導体装置１の製造方法について説明する。なお、図５～図１１は、図４と同様に、Ａ－Ａ線に沿った断面図である。
まず、導電性材料からなる金属板２（図５参照）と、半導体チップＣＨ１～ＣＨ３と、導電性層３とを用意する。なお、この時点で、半導体チップＣＨ１、ＣＨ２のゲートパッド電極ＧＰ１、ＧＰ２の上面上、および、半導体チップＣＨ３のパッド電極ＡＰ１の上面上には、それぞれ導電性層３が設けられている。すなわち、半導体チップＣＨ１～ＣＨ３は、半導体ウェハをダイシングなどで個片化することで製造されるが、導電性層３は、半導体ウェハの状態でメッキ法などを用いることで、各パッド電極の上面上に形成される。
次に、図６に示されるように、レジストパターンなどをマスクとして用いたエッチング処理によって、金属板２の一部を除去するように金属板２を加工することで、リードフレームを形成する。すなわち、金属板２を選択的にエッチングすることで、リードフレームとして、ダイパッド２ａ～２ｃおよびリード端子２ｄを形成する。なお、金属板２のうち一部をマスクで覆っておくことで、エッチング処理が施されなかった領域が、相対的に厚い厚膜領域２ｆとして残される。
その後、基材８の上面上に、ダイパッド２ａ～２ｃおよびリード端子２ｄを含む金属板２を設置する。基材８は、搭載物を支持できるものであればよく、例えばポリイミドテープ等の粘着テープである。
なお、図示はしないが、ダイパッド２ａ～２ｃおよびリード端子２ｄは、フレーム枠および吊リードによって連結されている。このため、基材８を用いずに製造することも出来る。なお、フレーム枠は、最終的には、ダイシング工程によって切除される。
次に、図７に示されるように、ドレインパッド電極ＤＰ１がダイパッド２ａに電気的に接続されるように、ダイパッド２ａの上面上に、例えば銀ペーストのような導電性の接着層を介して半導体チップＣＨ１を設置する。また、ドレインパッド電極ＤＰ２がダイパッド２ｂに電気的に接続されるように、ダイパッド２ｂの上面上に、上記導電性の接着層を介して半導体チップＣＨ２を設置する。また、ダイパッド２ｃの上面上に、例えば熱硬化性樹脂のような絶縁性の接着層を介して半導体チップＣＨ３を設置する。なお、半導体チップＣＨ１～ＣＨ３を設置する順番は特に限定されず、何れが先であっても構わない。
次に、図８に示されるように、ソースパッド電極ＳＰ１の上面上に、ソースパッド電極ＳＰ１およびダイパッド２ｂに電気的に接続されるように、導電性層４を設け、ソースパッド電極ＳＰ２の上面上に、ソースパッド電極ＳＰ２およびリード端子２ｄに電気的に接続されるように、導電性層４を設ける。なお、導電性層４には、予め屈曲加工が施されている。
次に、図９に示されるように、導電性層３、導電性層４および厚膜領域２ｆの各々の上面を覆うように、ダイパッド２ａ～２ｃ、リード端子２ｄ、半導体チップＣＨ１～ＣＨ３、導電性層３および導電性層４を、樹脂層５によって封止する。
次に、図１０に示されるように、樹脂層５を研磨することで、導電性層３、導電性層４および厚膜領域２ｆの各々の上面を樹脂層５から露出させる。その後、基材８を除去する。基材８が粘着テープである場合、基材８を引き剥がす。これにより、厚膜領域２ｆ、リード端子２ｄおよびダイパッド２ａ～２ｃの各々の下面が、樹脂層５から露出する。
なお、基材８を用いない製造方法の場合、樹脂層５の封止工程において、ダイパッド２ａ～２ｃおよびリード端子２ｄの下面周端には樹脂バリが生じやすい。それ故、水圧ジェットまたは研磨処理によって、上記樹脂バリを除去する工程を行うことが好ましい。何れにせよ、樹脂層５による封止工程の後、導電性層３、導電性層４および厚膜領域２ｆの各々の上面と、厚膜領域２ｆ、リード端子２ｄおよびダイパッド２ａ～２ｃの各々の下面とが、樹脂層５から露出する工程が行われていればよい。
次に、図１１に示されるように、導電性層３の上面、導電性層４の上面、厚膜領域２ｆの上面、厚膜領域２ｆの下面、リード端子２ｄの下面およびダイパッド２ａ～２ｃの下面に、例えばメッキ法によって、メッキ膜６を設ける。
その後、以下の工程を経て、図４に示される半導体装置１が製造される。導電性層３、導電性層４および厚膜領域２ｆの各々の上面上に、導電性層３、導電性層４および厚膜領域２ｆの各々に電気的に接続されるように、メッキ膜６を介して受動素子部材７を設ける。なお、導電性層３、導電性層４および厚膜領域２ｆの全てを、受動素子部材７を介して接続してもよいし、これらの一部のみを、受動素子部材７を介して接続してもよい。
（実施の形態２）
以下に図１２を用いて、実施の形態２における半導体装置１について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
図１２に示されるように、実施の形態２では、再配線層９ａ～９ｃを適用し、再配線層９ａの上面上に受動素子部材７を設けている。
すなわち、導電性層３、導電性層４および厚膜領域２ｆの各々の上面上には、導電性層３、導電性層４および厚膜領域２ｆに電気的に接続されるように、再配線層９ａが設けられている。そして、受動素子部材７は、再配線層９ａを介して、導電性層３、導電性層４および厚膜領域２ｆに電気的に接続されている。
図１２では、再配線層９ａが導電性層３の直上に位置している場合を例示しているが、平面視において、再配線層９ａを、導電性層３から離れた位置まで延在させることもできる。そして、導電性層３から離れた位置で、受動素子部材７を２つの再配線層９ａに渡って配置することもできる。このように、再配線層９ａを用いることで、受動素子部材７の位置を自由に設定することができる。すなわち、半導体装置１のレイアウト設計の自由度を向上できる。
なお、再配線層９ａは、ゲートパッド電極ＧＰ１、ＧＰ２およびパッド電極ＡＰ１の各々の主体となる材料よりも低いシート抵抗値を有する材料を主体とする。具体的には、再配線層９ａは、相対的に薄いバリアメタル膜と、上記バリアメタル膜上に形成され、且つ、相対的に厚い銅膜とを含む。この銅膜が、再配線層９ａの主体となる。なお、上記バリアメタル膜は、例えばチタン膜、タンタル膜、クロム膜、窒化チタン膜または窒化タンタル膜である。
厚膜領域２ｆ、リード端子２ｄおよびダイパッド２ａ～２ｃの各々の下面上には、厚膜領域２ｆ、リード端子２ｄおよびダイパッド２ａ～２ｃに電気的に接続されるように、再配線層９ｂおよび再配線層９ｃが設けられている。複数の再配線層９ｂの間には、樹脂層５と同様の材料からなる樹脂層１０が設けられ、再配線層９ｃは、再配線層９ｂおよび樹脂層１０の各々の下面上に設けられている。
また、平面視において、再配線層９ｃを、厚膜領域２ｆ、リード端子２ｄおよびダイパッド２ａ～２ｃから離れた位置まで延在させることもできる。半導体装置１の下面（再配線層９ｃの下面）は、例えば、半田バンプなどを介してプリント配線基板の配線上に搭載される。その際に、厚膜領域２ｆ、リード端子２ｄおよびダイパッド２ａ～２ｃと、プリント配線基板の配線との接触箇所を、厚膜領域２ｆ、リード端子２ｄおよびダイパッド２ａ～２ｃの位置に律速されることなく、自由に設定することができる。すなわち、再配線層９ｃが存在することで、半導体装置１の下面側においても、半導体装置１のレイアウト設計の自由度を向上できる。
なお、再配線層９ｂおよび再配線層９ｃを構成する材料は、再配線層９ａを構成する材料と同じである。
＜実施の形態２における半導体装置の製造方法＞
以下に図１３～図１５を用いて、実施の形態２における半導体装置１の製造方法について説明する。なお、実施の形態２の製造方法は、図５～図１０まで実施の形態１の製造方法と同じである。図１３は、図１０に続く製造方法を示している。
図１３に示されるように、導電性層３、導電性層４および厚膜領域２ｆの各々の上面上に、導電性層３、導電性層４および厚膜領域２ｆに電気的に接続されるように、再配線層９ａを設ける。再配線層９ａは、例えば以下のようにして形成することができる。
まず、ＣＶＤ法またはスパッタリング法によって、導電性層３、導電性層４、厚膜領域２ｆおよび樹脂層５の各々の上面上に、バリアメタル膜を形成する。次に、スパッタリング法を用いて、上記バリアメタル膜上に、銅から成るシード層を形成する。次に、上記シード層上に、再配線層９ａが形成される領域を開口するレジストパターンを形成する。次に、上記レジストパターンから露出している上記シード層上に、メッキ法によって、銅膜を形成する。次に、アッシング処理によってレジストパターンを除去した後、上記銅膜から露出しているシード層およびバリアメタル膜を除去する。以上により、再配線層９ａが形成される。
次に、厚膜領域２ｆ、リード端子２ｄおよびダイパッド２ａ～２ｃの各々の下面に、厚膜領域２ｆ、リード端子２ｄおよびダイパッド２ａ～２ｃに電気的に接続されるように、再配線層９ｂを設ける。再配線層９ｂは、再配線層９ａと同様の製造方法によって形成できる。
次に、図１４に示されるように、複数の再配線層９ｂの下面を覆うように、複数の再配線層９ｂを、樹脂層１０によって封止する。次に、樹脂層１０を研磨することで、複数の再配線層９ｂの下面を樹脂層１０から露出させる。
次に、図１５に示されるように、再配線層９ｂの下面に、再配線層９ｂに電気的に接続されるように、再配線層９ｃを設ける。再配線層９ｃは、再配線層９ａと同様の製造方法によって形成できる。その後、２つの再配線層９ａの上面上に渡って受動素子部材７を設けることで、図１２に示される半導体装置１が製造される。
なお、再配線層９ａ～９ｃだけでなく、更なる再配線層を形成することもできる。すなわち、再配線層９ａの上面上に、更なる再配線層を積層させてもよく、再配線層９ｃの下面上に、更なる再配線層を積層させてもよい。追加された再配線層の延在方向は、再配線層９ａおよび再配線層９ｃの延在方向と異ならせることもできる。従って、そのような再配線層を追加することで、レイアウト設計の自由度を更に向上できる。
（実施の形態３）
以下に図１６を用いて、実施の形態３における半導体装置１について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
実施の形態１では、ドライバ回路１００を有する半導体チップＣＨ３は、ダイパッド２ｃの上面上に設けられていた。実施の形態３では、半導体チップＣＨ３の厚さが厚い場合を例示する。図１６に示されるように、半導体チップＣＨ３のように、その下面にパッド電極を設けないような半導体チップについては、ダイパッド２ｃの形成を省略してもよい。この場合、図６の製造工程において、ダイパッド２ｃを形成せず、図７の製造工程において、半導体チップＣＨ３を基材８に直接設ければよい。
なお、実施の形態３の半導体装置１では、実施の形態１と同様に、導電性層３などの上面にメッキ膜６が設けられている場合を例示しているが、実施の形態３の半導体装置１に、実施の形態２のような再配線層９ａ～９ｃを適用することもできる。
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、半導体チップＣＨ１、ＣＨ２の上下を逆にした場合でも、本発明を適用することができる。その場合、ゲートパッド電極ＧＰ１、ＧＰ２およびソースパッド電極ＳＰ１、ＳＰ２は、それぞれ異なるダイパッドに設置され、ドレインパッド電極ＤＰ１、ＤＰ２上に、導電性層３が設けられる。それぞれのダイパッドに、プリント配線基板の配線または実施の形態２の再配線層９ｂ、９ｃなどを適切に電気的に接続することで、図１の等価回路を実現することもできる。
１ 半導体装置
２ 金属板
２ａ～２ｃ ダイパッド
２ｄ リード端子
２ｆ 厚膜領域
３ 導電性層（ピラー）
４ 導電性層（クリップ）
５ 樹脂層
６ メッキ膜
７ 受動素子部材
８ 基材
９ａ～９ｃ 再配線層
１０ 樹脂層
１００ ドライバ回路
２００ 制御回路
ＡＰ１ パッド電極
Ｃ１ コンデンサ
ＣＨ１～ＣＨ３ 半導体チップ
Ｄ１、Ｄ２ ドレイン
ＤＰ１、ＤＰ２ ドレインパッド電極
Ｇ１、Ｇ２ ゲート
ＧＰ１、ＧＰ２ ゲートパッド電極
Ｌ１ コイル
Ｑ１、Ｑ２ ＭＯＳトランジスタ
Ｓ１、Ｓ２ ソース
ＳＰ１、ＳＰ２ ソースパッド電極

Claims (20)

  1. 導電性材料からなる第１ダイパッドと、
    前記第１ダイパッドの上面上に設けられた第１半導体チップと、
    第２半導体チップと、
    を備え、
    前記第１半導体チップは、前記第１半導体チップの上面に形成された第１パッド電極、および、前記第１半導体チップの下面に形成され、且つ、前記第１ダイパッドに電気的に接続された第３パッド電極を有し、
    前記第２半導体チップは、前記第２半導体チップの上面に形成された第２パッド電極を有し、
    前記第１パッド電極の上面上には、前記第１パッド電極に電気的に接続されるように、第１導電性層が設けられ、
    前記第２パッド電極の上面上には、前記第２パッド電極に電気的に接続されるように、第２導電性層が設けられ、
    前記第１ダイパッド、前記第１半導体チップ、前記第２半導体チップ、前記第１導電性層および前記第２導電性層は、前記第１導電性層の上面、前記第２導電性層の上面および前記第１ダイパッドの下面が露出するように、第１樹脂層によって封止され、
    前記第１導電性層および前記第２導電性層の各々の上面上には、前記第１導電性層および前記第２導電性層に電気的に接続されるように、１つ以上の受動素子が設けられている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    導電性材料からなり、且つ、前記第１ダイパッドから物理的に離間した第２ダイパッドを更に備え、
    前記第２半導体チップは、前記第２ダイパッドの上面上に設けられ、
    前記第１ダイパッド、前記第１半導体チップ、前記第２半導体チップ、前記第１導電性層、前記第２導電性層および前記第２ダイパッドは、前記第１導電性層の上面、前記第２導電性層の上面、前記第１ダイパッドの下面および前記第２ダイパッドの下面が露出するように、前記第１樹脂層によって封止されている、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１導電性層および前記第２導電性層の各々の上面には、前記第１導電性層および前記第２導電性層の各々が主体とする材料と異なる導電性材料からなるメッキ膜が設けられ、
    前記１つ以上の受動素子は、前記メッキ膜を介して前記第１導電性層および前記第２導電性層に電気的に接続されている、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１導電性層の上面上には、前記第１導電性層に電気的に接続されるように、第１再配線層が設けられ、
    前記第２導電性層の上面上には、前記第２導電性層に電気的に接続されるように、第２再配線層が設けられ、
    前記１つ以上の受動素子は、前記第１再配線層および前記第２再配線層を介して、前記第１導電性層および前記第２導電性層に電気的に接続され、
    平面視において、前記第１再配線層は、前記第１導電性層から離れた位置まで延在し、前記第２再配線層は、前記第２導電性層から離れた位置まで延在している、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１ダイパッドの下面上には、前記第１ダイパッドに電気的に接続されるように、第３再配線層が設けられ、
    平面視において、前記第３再配線層は、前記第１ダイパッドから離れた位置まで延在している、半導体装置。
  6. 請求項４に記載の半導体装置において、
    前記第１再配線層および前記第２再配線層の各々は、前記第１パッド電極および前記第２パッド電極の各々の主体となる材料よりも低いシート抵抗値を有する導電性材料を主体とする、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１導電性層および前記第２導電性層の各々は、前記第１パッド電極および前記第２パッド電極の各々の主体となる材料よりも低いシート抵抗値を有する材料を主体とし、且つ、前記第１パッド電極および前記第２パッド電極の各々の上面から突出した柱体を成している、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記第１導電性層、前記第２導電性層および前記第１樹脂層の各々の上面の位置は、５μｍ以下の範囲内で一致し、
    前記第１ダイパッドおよび前記第１樹脂層の各々の下面の位置は、５μｍ以下の範囲内で一致している、半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、第１ゲート電極、第１ソース領域および第１ドレイン領域を含む第１ＭＯＳトランジスタを有し、
    前記第１パッド電極は、前記第１ゲート電極に電気的に接続され、且つ、前記第１ゲート電極の上方に形成された第１ゲートパッド電極であり、
    前記第２半導体チップは、前記第１ゲート電極のゲート電位を制御する信号を、前記第２パッド電極から供給するためのドライバ回路を有する、半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記１つ以上の受動素子は、１つ以上の抵抗素子、１つ以上のコイル若しくは１つ以上のコンデンサ、または、これらの組み合わせによって構成される、半導体装置。
  11. （ａ）導電性材料からなる金属板と、その上面に形成された第１パッド電極およびその下面に形成された第３パッド電極を有する第１半導体チップと、その上面に形成された第２パッド電極を有する第２半導体チップと、前記第１パッド電極の上面上に設けられ、且つ、前記第１パッド電極に電気的に接続された第１導電性層と、前記第２パッド電極の上面上に設けられ、且つ、前記第２パッド電極に電気的に接続された第２導電性層と、を用意する工程、
    （ｂ）前記（ａ）工程後、前記金属板を選択的にエッチングすることで、第１ダイパッドを形成する工程、
    （ｃ）前記（ｂ）工程後、前記第３パッド電極が前記第１ダイパッドに電気的に接続されるように、前記第１ダイパッドの上面上に、前記第１半導体チップを設置する工程、
    （ｄ）前記（ｃ）工程後、前記第１導電性層および前記第２導電性層の各々の上面を覆うように、前記第１ダイパッド、前記第１半導体チップ、前記第２半導体チップ、前記第１導電性層および前記第２導電性層を第１樹脂層によって封止する工程、
    （ｅ）前記（ｄ）工程後、前記第１樹脂層を研磨することで、前記第１導電性層および前記第２導電性層の各々の上面を前記第１樹脂層から露出させる工程、
    （ｆ）前記（ｅ）工程後、前記第１ダイパッドの下面を前記第１樹脂層から露出させる工程、
    （ｇ）前記（ｆ）工程後、前記第１導電性層および前記第２導電性層の各々の上面上に、前記第１導電性層および前記第２導電性層を電気的に接続させるように、１つ以上の受動素子を設ける工程、
    を備える、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記第１ダイパッドから物理的に離間した第２ダイパッドも形成され、
    前記（ｂ）工程後に、前記第２半導体チップは、前記第２ダイパッドの上面上に設置され、
    前記（ｄ）工程では、前記第１ダイパッド、前記第１半導体チップ、前記第２半導体チップ、前記第１導電性層、前記第２導電性層および前記第２ダイパッドが、前記第１樹脂層によって封止され、
    前記（ｆ）工程では、前記第１ダイパッドの下面および前記第２ダイパッドの下面が、前記第１樹脂層から露出する、半導体装置の製造方法。
  13. 請求項１１に記載の半導体装置の製造方法において、
    （ｈ）前記（ｆ）工程と前記（ｇ）工程との間において、前記第１導電性層および前記第２導電性層の各々の上面に、前記第１導電性層および前記第２導電性層の各々が主体とする材料と異なる材料からなるメッキ膜を設ける工程、
    を更に備え、
    前記（ｇ）工程では、前記１つ以上の受動素子は、前記メッキ膜を介して前記第１導電性層および前記第２導電性層に電気的に接続される、半導体装置の製造方法。
  14. 請求項１１に記載の半導体装置の製造方法において、
    （ｉ）前記（ｆ）工程と前記（ｇ）工程との間において、前記第１導電性層の上面上に、前記第１導電性層に電気的に接続されるように、第１再配線層を設け、前記第２導電性層の上面上に、前記第２導電性層に電気的に接続されるように、第２再配線層を設ける工程、
    を更に備え、
    前記（ｇ）工程では、前記１つ以上の受動素子は、前記第１再配線層および前記第２再配線層を介して前記第１導電性層および前記第２導電性層に電気的に接続され、
    平面視において、前記第１再配線層は、前記第１導電性層から離れた位置まで延在し、前記第２再配線層は、前記第２導電性層から離れた位置まで延在している、半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    （ｊ）前記（ｆ）工程と前記（ｇ）工程との間において、前記第１ダイパッドの下面上に、前記第１ダイパッドに電気的に接続されるように、第３再配線層を設ける工程、
    を更に備え、
    平面視において、前記第３再配線層は、前記第１ダイパッドから離れた位置まで延在している、半導体装置の製造方法。
  16. 請求項１４に記載の半導体装置の製造方法において、
    前記第１再配線層および前記第２再配線層の各々は、前記第１パッド電極および前記第２パッド電極の各々の主体となる材料よりも低いシート抵抗値を有する材料を主体とする、半導体装置の製造方法。
  17. 請求項１１に記載の半導体装置の製造方法において、
    前記第１導電性層および前記第２導電性層の各々は、前記第１パッド電極および前記第２パッド電極の各々の主体となる材料よりも低いシート抵抗値を有する材料を主体とし、且つ、前記第１パッド電極および前記第２パッド電極の各々の上面から突出した柱体を成している、半導体装置の製造方法。
  18. 請求項１１に記載の半導体装置の製造方法において、
    前記第１半導体チップは、第１ゲート電極、第１ソース領域および第１ドレイン領域を含む第１ＭＯＳトランジスタを有し、
    前記第１パッド電極は、前記第１ゲート電極に電気的に接続され、且つ、前記第１ゲート電極の上方に形成された第１ゲートパッド電極であり、
    前記第２半導体チップは、前記第１ゲート電極のゲート電位を制御する信号を、前記第２パッド電極から供給するためのドライバ回路を有する、半導体装置の製造方法。
  19. 請求項１１に記載の半導体装置の製造方法において、
    前記１つ以上の受動素子は、１つ以上の抵抗素子、１つ以上のコイル若しくは１つ以上のコンデンサ、または、これらの組み合わせによって構成される、半導体装置の製造方法。
  20. 請求項１１に記載の半導体装置の製造方法において、
    （ｋ）前記（ｂ）工程と前記（ｃ）工程との間において、基材の上面上に、前記第１ダイパッドを含む前記金属板を設置する工程、
    を更に備え、
    前記（ｆ）工程は、前記基材を除去することで行われる、半導体装置の製造方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216940A (ja) 2005-01-07 2006-08-17 Toshiba Corp 半導体装置
JP2009124052A (ja) 2007-11-16 2009-06-04 Denso Corp Ｄｃ−ｄｃコンバータ
JP2010147501A (ja) 2010-03-04 2010-07-01 Renesas Technology Corp 半導体装置
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110248392A1 (en) 2010-04-12 2011-10-13 Texas Instruments Incorporated Ball-Grid Array Device Having Chip Assembled on Half-Etched metal Leadframe
JP5983523B2 (ja) 2013-05-06 2016-08-31 株式会社デンソー 多層基板およびこれを用いた電子装置、電子装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216940A (ja) 2005-01-07 2006-08-17 Toshiba Corp 半導体装置
JP2009124052A (ja) 2007-11-16 2009-06-04 Denso Corp Ｄｃ−ｄｃコンバータ
JP2010147501A (ja) 2010-03-04 2010-07-01 Renesas Technology Corp 半導体装置
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