DE112022002753T5

DE112022002753T5 - Halbleiterbauelement und verfahren zur herstellung desselben

Info

Publication number: DE112022002753T5
Application number: DE112022002753.3T
Authority: DE
Inventors: Katsuhiro TAKAO; Atsushi KUROHA; Yoshiaki Aizawa
Original assignee: Aoi Electronics Co Ltd
Current assignee: Aoi Electronics Co Ltd
Priority date: 2021-05-24
Filing date: 2022-02-14
Publication date: 2024-03-07
Also published as: WO2022249578A1; CN117121201A; JP2022180075A; TW202247398A; JP7241805B2

Abstract

Die Leistung eines Halbleiterbauelementes wird verbessert. Ein Halbleiterbauelement 1 enthält ein aus einem leitfähigen Material hergestelltes Die-Pad 2a, einen Halbleiterchip CH1, der auf einer oberen Fläche des Die-Pads 2a vorgesehen ist, und einen Halbleiterchip CH3. Der Halbleiterchip CH1 hat eine Gate-Padelektrode GP1 und eine Drain-Padelektrode DP1, und der Halbleiterchip CH3 hat eine Padelektrode AP1. Auf jeder oberen Fläche der Gate-Padelektrode GP1 und der Padelektrode AP1 befindet sich eine leitende Schicht 3, die mit der Gate-Padelektrode GP1 und der Padelektrode AP1 elektrisch verbunden ist. Das Die-Pad 2a, der Halbleiterchip CH1, der Halbleiterchip CH3 und die leitende Schicht 3 sind mit einer Harzschicht 5 versiegelt, so dass eine obere Fläche der leitenden Schicht 3 und eine untere Fläche des Die-Pads 2a freiliegen. Ein passives Elementteil 7 mit einem oder mehreren passiven Elementen ist auf den oberen Flächen der beiden leitenden Schichten 3 vorgesehen.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung, insbesondere ein harzversiegeltes Halbleiterbauelement und ein Verfahren zu dessen Herstellung.
HINTERGRUND
Patentdokument 1 offenbart beispielsweise ein elektronisches Bauelement, bei dem eine Vielzahl von elektronischen Komponenten wie ein Halbleiterchip und ein passives Element auf der oberen Fläche einer mehrschichtigen Platine montiert sind, auf der eine Vielzahl von Verdrahtungen gestapelt sind. Ferner ist jedes elektronische Bauteil mit jeder Verdrahtung, die auf der oberen Fläche der mehrschichtigen Platine angeordnet ist, durch einen Bonddraht verbunden.
Darüber hinaus offenbart das Patentdokument 2 ein Bauelement, bei dem ein Halbleiterchip über Lötpunkte auf der oberen Fläche eines Leiterrahmens montiert ist. Ferner sind um den Leiterrahmen herum Anschlüsse vorgesehen, die durch Ätzen des gleichen Materials wie der Leiterrahmen gebildet werden, und ein elektrischer Pfad des Halbleiterchips wird über den Leiterrahmen und die Anschlüsse zu einer oberen Flächenseite des Bauelementes hochgezogen.
VERWANDTE DOKUMENTE
PATENTUNTERLAGEN

Patentdokument 1: Japanisches Patent Nr. 5983523
Patentdokument 2: Japanische ungeprüfte Patentanmeldung Veröffentlichung Nr. 2013-524552

ZUSAMMENFASSUNG DER ERFINDUNG
PROBLEME, DIE DURCH DIE ERFINDUNG GELÖST WERDEN SOLLEN
Das Patentdokument 1 verwendet die Oberflächenmontage, bei der eine Vielzahl elektronischer Komponenten auf der oberen Fläche einer mehrschichtigen Platine montiert wird, wodurch der Widerstand und die Induktivität zwischen den jeweiligen Komponenten aufgrund des Einflusses der Bonddrähte und der gestapelten Verdrahtung zunehmen und Schaltverluste auftreten können. Da außerdem die Montagefläche (Gehäusegröße) mit der Anzahl der Komponenten bei der Oberflächenmontage zunimmt, ist es schwierig, die Miniaturisierung des Gehäuses voranzutreiben. Darüber hinaus erschweren die Eigenschaften einer mehrschichtigen Platine die Bildung von Multichip-Konfigurationen mit MOS-Leistungstransistoren, die eine hohe Wärmeableitung erfordern.
Patentdokument 2 verwendet eine Flip-Chip-Montagestruktur mit einem Leiterrahmen, aber da der elektrische Pfad vom Halbleiterchip zur oberen Fläche des Bauelements lang ist, erhöhen sich der Widerstand und die Induktivität, und es kommt zu Schaltverlusten wie in Patentdokument 1.
Ein Hauptziel dieser Anwendung ist die Verringerung der Schaltverluste durch die Unterdrückung des Anstiegs des Widerstands und der Induktivität zwischen einer Vielzahl von elektronischen Komponenten wie einem Halbleiterchip und einem passiven Element. Das Hauptziel dieser Anwendung ist es, die Leistung des Halbleiterbauelements zu verbessern. Weitere Probleme und neue Merkmale werden aus der Beschreibung dieser Erfindung und den beigefügten Zeichnungen ersichtlich.
MITTEL ZUR LÖSUNG DES PROBLEMS
Ein Halbleiterbauelement gemäß einer Ausführungsform umfasst: ein erstes Die-Pad aus einem leitfähigen Material; einen ersten Halbleiterchip, der auf einer oberen Fläche des ersten Die-Pads vorgesehen ist; und einen zweiten Halbleiterchip. Dabei hat der erste Halbleiterchip eine erste Padelektrode, die auf einer oberen Fläche des ersten Halbleiterchips ausgebildet ist, und eine dritte Padelektrode, die auf einer unteren Fläche des ersten Halbleiterchips ausgebildet ist und elektrisch mit dem ersten Die-Pad verbunden ist. Der zweite Halbleiterchip hat eine zweite Padelektrode, die auf einer oberen Fläche des zweiten Halbleiterchips ausgebildet ist, eine erste leitende Schicht ist auf einer oberen Fläche der ersten Padelektrode vorgesehen, um elektrisch mit der ersten Padelektrode verbunden zu sein, eine zweite leitende Schicht ist auf einer oberen Fläche der zweiten Padelektrode vorgesehen, um elektrisch mit der zweiten Padelektrode verbunden zu sein. Das erste Die-Pad, der erste Halbleiterchip, der zweite Halbleiterchip, die erste leitende Schicht und die zweite leitende Schicht sind mit einer ersten Harzschicht versiegelt, so dass eine obere Fläche der ersten leitenden Schicht, eine obere Fläche der zweiten leitenden Schicht und eine untere Fläche des ersten Die-Pads freiliegen, und ein oder mehrere passive Elemente auf jeder oberen Fläche der ersten leitenden Schicht und der zweiten leitenden Schicht angeordnet sind, so dass sie elektrisch mit der ersten leitenden Schicht und der zweiten leitenden Schicht verbunden sind.
Ein Verfahren zur Herstellung eines Halbleiterbauelementes gemäß einer Ausführungsform weist die folgenden Schritte auf: (a) Herstellen einer Metallplatte aus einem leitfähigen Material, eines ersten Halbleiterchips mit einer ersten Padelektrode, die auf einer oberen Fläche des Gleichen ausgebildet ist, und einer dritten Padelektrode, die auf einer unteren Fläche des Gleichen ausgebildet ist, eines zweiten Halbleiterchips mit einer zweiten Padelektrode, die auf einer oberen Fläche des Gleichen ausgebildet ist, einer ersten leitenden Schicht, die auf einer oberen Fläche der ersten Padelektrode vorgesehen und elektrisch mit der ersten Padelektrode verbunden ist, und einer zweiten leitenden Schicht, die auf einer oberen Fläche der zweiten Padelektrode vorgesehen und elektrisch mit der zweiten Padelektrode verbunden ist; (b) nach dem Schritt (a), Anordnen der Metallplatte auf einer oberen Fläche eines Basismaterials; (c) nach dem Schritt (b), Bilden eines ersten Die-Pads durch selektives Ätzen der Metallplatte; (d) nach dem Schritt (c), Anordnen des ersten Halbleiterchips auf einer oberen Fläche des ersten Die-Pads, so dass die dritte Padelektrode elektrisch mit dem ersten Die-Pad verbunden ist; (e) nach dem Schritt (d), Anordnen des zweiten Halbleiterchips auf der oberen Fläche des Basismaterials; (f) nach dem Schritt (d) und dem Schritt (e), Versiegeln des ersten Die-Pads, des ersten Halbleiterchips, des zweiten Halbleiterchips, der ersten leitenden Schicht und der zweiten leitenden Schicht mit einer ersten Harzschicht, um jede obere Fläche der ersten leitenden Schicht und der zweiten leitenden Schicht zu bedecken; (g) nach dem Schritt (f), Polieren der ersten Harzschicht, um jede obere Fläche der ersten leitenden Schicht und der zweiten leitenden Schicht von der ersten Harzschicht freizulegen; (h) nach dem Schritt (g), Freilegen einer unteren Fläche des ersten Die-Pads von der ersten Harzschicht durch Entfernen des Basismaterials; und (i) nach dem Schritt (h), Bereitstellen eines oder mehrerer passiver Elemente auf jeder oberen Fläche der ersten leitenden Schicht und der zweiten leitenden Schicht, so dass sie elektrisch mit der ersten leitenden Schicht und der zweiten leitenden Schicht verbunden sind.
AUSWIRKUNGEN DER ERFINDUNG
Gemäß einer Ausführungsform ist es möglich, die Leistung des Halbleiterbauelements zu verbessern.
KURZE BESCHREIBUNGEN DER ZEICHNUNGEN

1 ist ein Ersatzschaltbild, das einen DC/DC-Wandler gemäß der ersten Ausführungsform zeigt;
2 zeigt eine Draufsicht auf ein Halbleiterbauelement gemäß der ersten Ausführungsform;
3 ist eine Draufsicht, die das Halbleiterbauelement gemäß der ersten Ausführungsform zeigt;
4 ist eine Querschnittsansicht, die das Halbleiterbauelement gemäß der ersten Ausführungsform zeigt;
5 ist eine Querschnittsansicht, die ein Verfahren zur Herstellung des Halbleiterbauelementes gemäß der ersten Ausführungsform zeigt;
6 ist eine Querschnittsansicht, die das Verfahren zur Herstellung des Halbleiterbauelements nach 5 zeigt;
7 ist eine Querschnittsansicht, die das Verfahren zur Herstellung des Halbleiterbauelements nach 6 zeigt;
8 ist eine Querschnittsansicht, die das Verfahren zur Herstellung des Halbleiterbauelements nach 7 zeigt;
9 ist eine Querschnittsansicht, die das Verfahren zur Herstellung des Halbleiterbauelements nach 8 zeigt;
10 ist eine Querschnittsansicht, die das Verfahren zur Herstellung des Halbleiterbauelements nach 9 zeigt;
11 ist eine Querschnittsansicht, die das Verfahren zur Herstellung des Halbleiterbauelementes nach 10 zeigt;
12 ist eine Querschnittsansicht, die ein Halbleiterbauelement gemäß der zweiten Ausführungsform zeigt;
13 ist eine Querschnittsansicht, die ein Verfahren zur Herstellung des Halbleiterbauelementes gemäß der zweiten Ausführungsform zeigt;
14 ist eine Querschnittsansicht, die das Verfahren zur Herstellung des Halbleiterbauelements nach 13 zeigt;
15 ist eine Querschnittsansicht, die das Verfahren zur Herstellung des Halbleiterbauelementes nach 14 zeigt; und
16 ist eine Querschnittsansicht, die ein Halbleiterbauelement gemäß der dritten Ausführungsform zeigt.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Nachfolgend werden die Ausführungsformen unter Bezugnahme auf die Zeichnungen im Detail beschrieben. Dabei ist zu beachten, dass die Elemente, die die gleiche Funktion haben, in den Zeichnungen zur Beschreibung der Ausführungsformen mit den gleichen Bezugszeichen versehen sind, und dass die wiederholte Beschreibung der Gleichen unterbleibt. Ferner wird in den folgenden Ausführungsformen die Beschreibung der gleichen oder ähnlicher Teile im Prinzip nicht wiederholt, es sei denn, es ist besonders erforderlich.
Außerdem kreuzen sich die X-Richtung, die Y-Richtung und die Z-Richtung in der Beschreibung dieser Ausführungsform und sind orthogonal zueinander. In der Beschreibung dieser Ausführungsform ist die Z-Richtung definiert als die Längsrichtung, die vertikale Richtung, die Höhenrichtung oder die Dickenrichtung einer bestimmten Struktur. Ferner bedeutet der in dieser Anmeldung verwendete Ausdruck „in Draufsicht“, dass eine durch die X-Richtung und die Y-Richtung konfigurierte Ebene in Z-Richtung gesehen wird.
(Erste Ausführungsform)
<Schaltkreiskonfiguration eines Halbleiterbauelements>
1 ist ein Ersatzschaltbild eines DC/DC-Abwärtswandlers. Ein Halbleiterbauelement 1 gemäß der ersten Ausführungsform bildet einen Teil eines DC/DC-Wandlers und umfasst eine Treiberschaltung 100, einen High-Side-MOS-Transistor Q1, einen Low-Side-MOS-Transistor Q2 und Weitere.
Wie in 1 dargestellt, sind im DC/DC-Wandler der MOS-Transistor Q1 und der MOS-Transistor Q2 zwischen einem Eingangsanschluss Vin und einem Bezugspotenzial (Massepotenzial) in Reihe geschaltet. Außerdem ist eine Spule L1 zwischen einem Knoten NA zwischen dem MOS-Transistor Q1 und dem MOS-Transistor Q2 und einem Ausgangsanschluss Vout angeschlossen. Ein Kondensator C1 ist zwischen dem Ausgangsanschluss Vout und der Spule L1 angeschlossen.
Der MOS-Transistor Q1 hat ein Gate G1, einen Drain D1 und eine Source S1. Das Gate G1 ist mit der Treiberschaltung 100 verbunden, der Drain D1 ist mit dem Eingangsanschluss Vin verbunden, und die Source S1 ist mit einem Drain D2 des MOS-Transistors Q2 verbunden. Der MOS-Transistor Q2 hat ein Gate G2, den Drain D2 und eine Source S2. Das Gate G2 ist mit der Treiberschaltung 100 verbunden, der Drain D2 ist mit der Source S1 verbunden, und die Source S2 ist mit dem Bezugspotenzial verbunden.
Dabei ist zu beachten, dass ein passives Elementteil 7 zwischen der Treiberschaltung 100 und dem Gate G1, zwischen der Treiberschaltung 100 und dem Gate G2 und zwischen der Source S1 und dem Drain D2 vorgesehen sein kann. Das passive Elementteil 7 ist ein oder mehrere passive Elemente und umfasst ein oder mehrere Widerstandselementen, einer oder mehreren Spulen, einen oder mehreren Kondensatoren oder eine Kombination davon.
Die Treiberschaltung 100 wird durch ein Steuersignal gesteuert, das von einer Steuerschaltung 200 geleitet wird. Die Treiberschaltung 100 leitet Signale zur Steuerung der Gate-Potentiale der MOS-Transistoren Q1 und Q2 an die Gates G1 und G2 der MOS-Transistoren Q1 bzw. Q2. Die Treiberschaltung 100 steuert das Ein- und Ausschalten des MOS-Transistors Q1 und das Ein- und Ausschalten des MOS-Transistors Q2. Insbesondere schaltet die Treiberschaltung 100 den MOS-Transistor Q2 aus, wenn sie den MOS-Transistor Q1 einschaltet, und schaltet den MOS-Transistor Q2 ein, wenn sie den MOS-Transistor Q1 ausschaltet. In dem oben beschriebenen DC/DC-Wandler wird die Versorgungsspannung durch abwechselndes Ein- und Ausschalten der MOS-Transistoren Q1 und Q2 in Synchronisation miteinander umgewandelt.
<Montagestruktur von Halbleiterbauelementen>
Die Montagestruktur des harzversiegelten Halbleiterbauelements 1 gemäß der ersten Ausführungsform wird im Folgenden unter Bezugnahme auf die 2 bis 4 beschrieben. 2 und 3 sind Draufsichten, die das Halbleiterbauelement 1 zeigen, und 2 ist eine Draufsicht, in der eine in 3 gezeigte Harzschicht 5 weggelassen ist. Ferner ist 4 eine Querschnittsansicht entlang der in 2 und 3 gezeigten Linie A-A.
Das Halbleiterbauelement 1 umfasst die Halbleiterchips CH1 bis CH3. Der Halbleiterchip CH1 weist den in 1 dargestellten MOS-Transistor Q1 auf. Obwohl nicht besonders dargestellt, enthält der MOS-Transistor Q1 einen Source-Bereich und einen Drain-Bereich, die in einem Halbleitersubstrat ausgebildet sind, und eine Gate-Elektrode, die zwischen dem Source-Bereich und dem Drain-Bereich ausgebildet ist und auf dem Halbleitersubstrat über eine Gate-Isolierschicht ausgebildet ist. Der MOS-Transistor Q1 umfasst beispielsweise einen vertikalen MOS-Leistungstransistor, bei dem ein Kanalbereich zwischen dem Source-Bereich und dem Drain-Bereich in einer Dickenrichtung des Halbleiterchips CH1 ausgebildet ist.
Ferner hat der Halbleiterchip CH1 eine Gate-Padelektrode GP1 und eine Source-Padelektrode SP1, die auf einer oberen Fläche des Halbleiterchips CH1 ausgebildet sind, und eine Drain-Padelektrode DP1, die auf einer unteren Fläche des Halbleiterchips CH1 ausgebildet ist.
Die Gate-Padelektrode GP1 ist oberhalb der Gate-Elektrode ausgebildet und elektrisch mit der Gate-Elektrode verbunden. Außerdem ist der Source-Bereich elektrisch mit der Source-Padelektrode SP1 und der Drain-Bereich elektrisch mit der Drain-Padelektrode DP1 verbunden. Die Gate-Padelektrode GP1, die Source-Padelektrode SP1 und die Drain-Padelektrode DP1 entsprechen also dem Gate G1, der Source S1 bzw. dem Drain D1 der Ersatzschaltung in 1.
Der Halbleiterchip CH2 hat den in 1 gezeigten MOS-Transistor Q2 und weist eine Gate-Padelektrode GP2 und eine Source-Padelektrode SP2 auf, die auf einer oberen Fläche des Halbleiterchips CH2 ausgebildet sind, sowie eine Drain-Padelektrode DP2, die auf einer unteren Fläche des Halbleiterchips CH2 ausgebildet ist. Die Konfiguration des MOS-Transistors Q2 ist ähnlich wie die des MOS-Transistors Q1. Die Gate-Padelektrode GP2, die Source-Padelektrode SP2 und die Drain-Padelektrode DP2 entsprechen dem Gate G2, der Source S2 bzw. dem Drain D2 der Ersatzschaltung in 1.
Der Halbleiterchip CH3 weist die in 1 gezeigte Treiberschaltung 100 auf und hat eine Vielzahl von Padelektroden AP1, die auf einer oberen Fläche des Halbleiterchips CH3 ausgebildet sind. Der Halbleiterchip CH3 leitet Signale zur Steuerung der Gate-Potentiale der Gate-Elektroden der MOS-Transistoren Q1 und Q2 von der Vielzahl von Padelektroden AP1 an die Gate-Padelektroden GP1 und GP2.
Die Gate-Padelektroden GP1 und GP2, die Source-Padelektroden SP1 und SP2 und die Padelektrode AP1 enthalten hauptsächlich ein leitfähiges Material wie eine Aluminiumschicht. Insbesondere enthalten diese Padelektroden einen relativ dünne Sperrmetallschicht und eine relativ dicke Aluminiumschicht, die auf der Sperrmetallschicht ausgebildet ist. Diese Aluminiumschicht dient als Hauptkörper dieser Elektroden. Dabei ist zu beachten, dass es sich bei der Sperrmetallschicht um eine gestapelte Schicht handelt, die z. B. eine Titanschicht und eine Titannitridschicht enthält. Außerdem umfassen die Drain-Padelektroden DP1 und DP2 eine leitfähige Schicht, z. B. eine gestapelte Schicht aus einer Titanschicht, einer Nickelschicht und einer Goldschicht.
Das Halbleiterbauelement 1 umfasst ein Die-Pad 2a, ein Die-Pad 2b, ein Die-Pad 2c und eine Vielzahl von physisch voneinander getrennten Leitungsanschlüssen 2d. Diese umfassen jeweils ein leitfähiges Material und werden durch Ätzen einer einzigen Metallplatte 2 gebildet. Ein solches leitfähiges Material ist z. B. Kupfer oder eine Kupferlegierung, bei der dem Kupfer Zinn, Zirkonium, Eisen oder Ähnliches zugesetzt ist.
Der Halbleiterchip CH1 ist auf einer oberen Fläche des Die-Pads 2a so angebracht, dass die Drain-Padelektrode DP1 elektrisch mit dem Die-Pad 2a verbunden ist. Der Halbleiterchip CH2 ist auf einer oberen Fläche des Die-Pads 2b so vorgesehen, dass die Drain-Padelektrode DP2 elektrisch mit dem Die-Pad 2b verbunden ist. Der Halbleiterchip CH3 ist auf einer oberen Fläche des Die-Pads 2c angebracht.
Die Drain-Padelektroden DP1 und DP2 und die Die-Pads 2a und 2b sind beispielsweise durch eine leitende Klebeschicht wie Silberpaste miteinander verbunden. Des Weiteren sind eine untere Fläche des Halbleiterchips CH3 und das Die-Pad 2c durch eine Klebeschicht miteinander verbunden, wobei vorzugsweise eine leitfähige Klebeschicht wie Lot oder Silberpaste verwendet wird, um die Wärmeableitung zu verbessern.
Dabei ist zu beachten, dass ein Dickschichtbereich 2f mit einer größeren Dicke als die Bereiche, in denen die Halbleiterchips CH1 bis CH3 vorgesehen sind, in einem Teil der Die-Pads 2a bis 2c und der Vielzahl von Leitungsanschlüssen 2d ausgebildet ist. Obere und untere Flächen des Dickschichtbereichs 2f werden von der später beschriebenen Harzschicht 5 freigelegt und können als Verdrahtungen (interne Durchgangselektroden) verwendet werden, die die oberen und unteren Flächen des Halbleiterbauelementes 1 verbinden.
Auf jeder oberen Fläche der Gate-Padelektrode GP1 und der Padelektrode AP1 befindet sich eine leitende Schicht 3, die mit diesen elektrisch verbunden ist. Diese leitenden Schichten 3 bilden Säulen, die von jeder oberen Fläche der Gate-Padelektrode GP1 und der Padelektrode AP1 vorstehen. Obwohl in 4 nicht dargestellt, ist eine ähnliche leitende Schicht 3 auch auf einer oberen Fläche der Gate-Padelektrode GP2 in einer anderen Querschnittsansicht als in 4 vorgesehen.
Außerdem umfassen diese leitenden Schichten 3 hauptsächlich ein Material, das einen geringeren Schichtwiderstandswert aufweist als das Hauptmaterial jeder der Gate-Padelektroden GP1 und GP2 und der Padelektroden AP1. Die leitende Schicht 3 umfasst eine relativ dünne Sperrmetallschicht und eine relativ dicke Kupferschicht, die auf der Sperrmetallschicht ausgebildet ist. Diese Kupferschicht dient als Hauptkörper der leitfähigen Schicht 3. Dabei ist zu beachten, dass die Sperrmetallschicht beispielsweise eine Titanschicht ist.
Eine leitende Schicht 4 ist auf einer oberen Fläche der Source-Padelektrode SP1 vorgesehen, um elektrisch mit der Source-Padelektrode SP1 und dem Die-Pad 2b verbunden zu sein. Außerdem ist eine leitende Schicht 4 auf einer oberen Fläche der Source-Padelektrode SP2 vorgesehen, um mit der Source-Padelektrode SP2 und dem Leitungsanschluss 2d elektrisch verbunden zu sein. Die leitende Schicht 4 umfasst beispielsweise eine Kupferplatte, die einem Biegeverfahren unterzogen wird.
Die Die-Pads 2a bis 2c, die Leitungsanschlüsse 2d, die Halbleiterchips CH1 bis CH3, die leitende Schicht 3 und die leitende Schicht 4 sind mit der Harzschicht 5 versiegelt, so dass eine obere Fläche der leitenden Schicht 3, eine obere Fläche der leitenden Schicht 4, die obere Fläche des Dickschichtbereichs 2f, die untere Fläche des Dickschichtbereichs 2f, untere Flächen der Leitungsanschlüsse 2d und untere Flächen der Die-Pads 2a bis 2c freigelegt sind. Es ist zu beachten, dass die Harzschicht 5 ein isolierendes Harz, z. B. ein Epoxidharz, umfasst.
Die Positionen jeder oberen Fläche der Harzschicht 5, der leitenden Schicht 3, der leitenden Schicht 4 und des Dickschichtbereichs 2f sind nahezu identisch und stimmen innerhalb eines Bereichs von 5µm oder weniger überein. Jede obere Fläche der Harzschicht 5, der leitenden Schicht 3, der leitenden Schicht 4 und des Dickschichtbereichs 2f liegen nämlich im Wesentlichen in der gleichen Ebene und sind bündig miteinander. Außerdem sind die Positionen jeder unteren Fläche des Dickschichtbereichs 2f, der Leitungsanschlüsse 2d und der Die-Pads 2a bis 2c fast gleich und stimmen innerhalb eines Bereichs von 5µm oder weniger überein. Das heißt, jede untere Fläche des Dickschichtbereichs 2f, der Leitungsanschlüsse 2d und der Die-Pads 2a bis 2c liegen im Wesentlichen auf der gleichen Ebene und sind bündig miteinander.
Auf der oberen Fläche der leitenden Schicht 3, der oberen Fläche der leitenden Schicht 4, der oberen Fläche des Dickschichtbereichs 2f, der unteren Fläche des Dickschichtbereichs 2f, den unteren Flächen der Leitungsanschlüsse 2d und den unteren Flächen der Die-Pads 2a bis 2c ist ein Beschichtungsfilm 6 vorgesehen. Der Beschichtungsfilm 6 umfasst ein leitfähiges Material, das sich von dem Hauptmaterial der leitenden Schicht 3, der leitenden Schicht 4, der Leitungsanschlüsse 2d, der Die-Pads 2a bis 2c und des Dickschichtbereichs 2f unterscheidet, beispielsweise eine Silberschicht, eine Zinnschicht oder ein gestapelte Schicht.
Das passive Elementteil 7 ist auf jeder oberen Fläche der leitenden Schicht 3, der leitenden Schicht 4 und des Dickschichtbereichs 2f über den Beschichtungsfilm 6 so vorgesehen, dass es mit jeder der leitenden Schicht 3, der leitenden Schicht 4 und dem Dickschichtbereich 2f elektrisch verbunden ist. Das passive Elementteil 7 enthält ein oder mehrere passive Elemente, und das passive Element ist ein Widerstandselement, eine Spule oder ein Kondensator. Das passive Elementteil 7 umfasst ein oder mehrere Widerstandselemente, eine oder mehrere Spulen, ein oder mehrere Kondensatoren oder eine Kombination davon.
Wenn es sich bei dem passiven Elementteil 7 zwischen der Gate-Padelektrode GP1 und der Padelektrode AP1 beispielsweise um ein Widerstandselement und eine Spule handelt, können das Widerstandselement und die Spule zwischen der Treiberschaltung 100 und dem Gate G1 vorgesehen werden, wie in 1 gezeigt.
Es ist nicht notwendig, dass die gesamte leitende Schicht 3, die leitende Schicht 4 und der Dickschichtbereich 2f über das passive Elementteil 7 verbunden sind, und das Vorhandensein oder Nichtvorhandensein des passiven Elements und die Anzahl der passiven Elemente können je nach dem erforderlichen Schaltungsentwurf geändert werden.
<Hauptwirkungen der ersten Ausführungsform>
In der ersten Ausführungsform ist die leitende Schicht 3 auf jeder oberen Fläche der Gate-Padelektroden GP1 und GP2 und der Padelektrode AP1 vorgesehen, und die leitende Schicht 4 ist auf jeder oberen Fläche der Source-Padelektroden SP1 und SP2 vorgesehen. Auch die Drain-Padelektroden DP1 und DP2 befinden sich auf den oberen Flächen der Die-Pads 2a und 2b und sind mit diesen elektrisch verbunden. Daher ist es möglich, das Problem zu unterdrücken, das bei der Verwendung einer mehrschichtigen Platine oder ähnlichem auftritt, nämlich das Problem, dass der Widerstand und die Induktivität zwischen den jeweiligen Komponenten aufgrund des Einflusses von Bonddrähten und gestapelten Verdrahtungen zunehmen.
Obwohl zum Beispiel ein Signal zur Steuerung des Gate-Potentials von der Padelektrode AP1 zur Gate-Padelektrode GP1 zwischen dem Halbleiterchip CH3 mit der Treiberschaltung 100 und dem Halbleiterchip CH1 mit dem MOS-Transistor Q1 geleitet wird, kann der Strompfad zwischen der Padelektrode AP1 und der Gate-Padelektrode GP1 in der oben beschriebenen Konfiguration verkürzt werden. Außerdem umfassen die leitende Schicht 3, die leitende Schicht 4 und die Die-Pads 2a und 2b hauptsächlich ein Material mit relativ geringem Flächenwiderstand, wie z. B. Kupfer. Daher ist es möglich, den Anstieg von Widerstand und Induktivität zu unterdrücken und den Schaltverlust zu verringern. Daher kann die Leistung des Halbleiterbauelements 1 verbessert werden.
Darüber hinaus ist es einfach, das passive Elementteil 7 nach Bedarf zwischen dem Halbleiterchip CH3, den Gate-Padelektroden GP1 und GP2, den Source-Padelektroden SP1 und SP2 und den Drain-Padelektrode DP1 und DP2 anzubringen, so dass der Freiheitsgrad beim Schaltungsentwurf verbessert werden kann.
Da das passive Elementteil 7 beispielsweise zwischen der leitenden Schicht 4, die mit der Source-Padelektrode SP1 verbunden ist, und der leitenden Schicht 4, die mit der Source-Padelektrode SP2 verbunden ist, vorgesehen werden kann, wird die Stromschleife minimiert und der Einfluss elektromagnetischer Störungen von außerhalb des Halbleiterbauelementes 1 kann ebenfalls reduziert werden. Daher kann die Zuverlässigkeit des Halbleiterbauelements 1 verbessert werden.
Da die Abstände zwischen den Gate-Padelektroden GP1 und GP2 und den Source-Padelektroden SP1 und SP2 zur oberen Fläche des Halbleiterbauelements 1 und die Abstände zwischen den Drain-Padelektroden DP1 und DP2 zur unteren Fläche des Halbleiterbauelements 1 kurz sind, kann außerdem die Wärmeableitung verbessert werden.
<Methode zur Herstellung von Halbleiterbauelementen>
Ein Verfahren zur Herstellung des Halbleiterbauelementes 1 gemäß der ersten Ausführungsform wird im Folgenden unter Bezugnahme auf die 5 bis 11 beschrieben. Dabei ist zu beachten, dass 5 bis 11 Querschnittsansichten sind, die entlang der Linie A-A wie 4 gezeigt sind.
Zunächst werden die Metallplatte 2 (siehe 5) aus einem leitfähigen Material, die Halbleiterchips CH1 bis CH3 und die leitfähige Schicht 3 hergestellt. Dabei ist zu beachten, dass zu diesem Zeitpunkt die leitende Schicht 3 auf jeder der oberen Flächen der Gate-Padelektroden GP1 und GP2 der Halbleiterchips CH1 und CH2 und der Padelektrode AP1 des Halbleiterchips CH3 vorgesehen ist. Die Halbleiterchips CH1 bis CH3 werden nämlich durch Schneiden eines Halbleiterwafers in einzelne Stücke durch Zerhacken oder dergleichen hergestellt, aber die leitende Schicht 3 wird auf jeder oberen Flächen der PadElektroden durch Anwendung des Plattierungsverfahrens oder dergleichen im Zustand des Halbleiterwafers gebildet.
Als Nächstes wird die Metallplatte 2, wie in 6 gezeigt, bearbeitet, um einen Teil der Metallplatte 2 durch Ätzen unter Verwendung eines Resistmusters oder dergleichen als Maske zu entfernen, wodurch der Leiterrahmen gebildet wird. Durch selektives Ätzen der Metallplatte 2 werden die Die-Pads 2a bis 2c und die Leitungsanschlüsse 2d als Leiterrahmen ausgebildet. Dabei ist zu beachten, dass der Bereich, der nicht dem Ätzen durch Abdecken eines Teils der Metallplatte 2 mit einer Maske unterzogen wurde, als Dickschichtbereich 2f mit relativ großer Dicke übrig bleibt.
Danach wird die Metallplatte 2 mit den Die-Pads 2a bis 2c und den Leitungsanschlüssen 2d auf einer oberen Fläche eines Basismaterials 8 angeordnet. Das Basismaterial 8 ist nicht besonders begrenzt, solange es die montierten Objekte tragen kann, und ist beispielsweise ein Klebeband wie ein Polyimidband.
Obwohl nicht dargestellt, sind die Die-Pads 2a bis 2c und die Leitungsanschlüsse 2d durch ein Rahmenelement und hängende Leitungen verbunden. Daher ist es auch möglich, ohne das Basismaterial 8 zu fertigen. Dabei ist zu beachten, dass das Rahmenteil schließlich durch den Würfelprozess ausgeschnitten wird.
Als nächstes wird, wie in 7 gezeigt, der Halbleiterchip CH1 über eine leitende Klebeschicht, wie z.B. Silberpaste, auf der oberen Fläche des Die-Pads 2a angeordnet, so dass die Drain-Padelektrode DP1 elektrisch mit dem Die-Pad 2a verbunden ist. Auch der Halbleiterchip CH2 ist auf der oberen Fläche des Die-Pads 2b über die leitende Klebeschicht angeordnet, so dass die Drain-Padelektrode DP2 elektrisch mit dem Die-Pad 2b verbunden ist. Ferner ist der Halbleiterchip CH3 über eine isolierende Klebeschicht, wie z. B. ein wärmehärtendes Harz, auf der oberen Fläche des Die-Pads 2c angeordnet. Dabei ist zu beachten, dass die Reihenfolge, in der die Halbleiterchips CH1 bis CH3 angeordnet sind, nicht besonders begrenzt ist, und es spielt keine Rolle, welcher zuerst angeordnet wird.
Als nächstes wird, wie in 8 gezeigt, die leitende Schicht 4 auf der oberen Fläche der Source-Padelektrode SP1 bereitgestellt, um elektrisch mit der Source-Padelektrode SP1 und dem Die-Pad 2b verbunden zu sein, und die leitende Schicht 4 wird auf der oberen Fläche der Source-Padelektrode SP2 bereitgestellt, um elektrisch mit der Source-Padelektrode SP2 und dem Leitungsanschluss 2d verbunden zu sein. Dabei ist zu beachten, dass die leitende Schicht 4 zuvor einem Biegeprozess unterzogen wurde.
Als nächstes werden, wie in 9 gezeigt, die Die-Pads 2a bis 2c, die Leitungsanschlüsse 2d, die Halbleiterchips CH1 bis CH3, die leitende Schicht 3 und die leitende Schicht 4 mit der Harzschicht 5 versiegelt, um jede obere Fläche der leitenden Schicht 3, der leitenden Schicht 4 und des Dickschichtbereichs 2f zu bedecken.
Als nächstes werden, wie in 10 gezeigt, durch Polieren der Harzschicht 5 die oberen Flächen der leitenden Schicht 3, der leitenden Schicht 4 und des Dickschichtbereichs 2f von der Harzschicht 5 freigelegt. Danach wird das Basismaterial 8 entfernt. Handelt es sich bei dem Basismaterial 8 um ein Klebeband, wird das Basismaterial 8 abgezogen. Auf diese Weise werden die unteren Flächen des Dickschichtbereichs 2f, die Leitungsanschlüsse 2d und die Die-Pads 2a bis 2c von der Harzschicht 5 freigelegt.
Dabei ist zu beachten, dass im Falle des Herstellungsverfahrens, bei dem das Basismaterial 8 nicht verwendet wird, beim Versiegelungsprozess der Harzschicht 5 wahrscheinlich Harzgrate an den Umfangskanten der unteren Flächen der Die-Pads 2a bis 2c und der Leitungsanschlüsse 2d entstehen. Daher ist es vorzuziehen, die Harzgrate durch einen hydraulischen Strahl oder durch Polieren zu entfernen. In jedem Fall ist es ausreichend, wenn die obere Fläche der leitenden Schicht 3, der leitenden Schicht 4 und des Dickschichtbereichs 2f sowie die unteren Flächen des Dickschichtbereichs 2f, der Leitungsanschlüsse 2d und der Die-Pads 2a bis 2c nach dem Versiegelungsprozess der Harzschicht 5 von der Harzschicht 5 freigelegt werden.
Als nächstes wird, wie in 11 gezeigt, der Beschichtungsfilm 6 auf die obere Fläche der leitenden Schicht 3, die obere Fläche der leitenden Schicht 4, die obere Fläche des Dickschichtbereichs 2f, der unteren Fläche des Dickschichtbereichs 2f, den unteren Flächen der Leitungsanschlüsse 2d und den unteren Flächen der Die-Pads 2a bis 2c beispielsweise durch das Plattierungsverfahren aufgebracht.
Danach wird das in 4 dargestellte Halbleiterbauelement 1 durch das folgende Verfahren hergestellt. Das heißt, das passive Elementteil 7 wird auf jeder oberen Fläche der leitenden Schicht 3, der leitenden Schicht 4 und des Dickschichtbereichs 2f über den Beschichtungsfilm 6 so bereitgestellt, dass es mit jeder der leitenden Schicht 3, der leitenden Schicht 4 und dem Dickschichtbereich 2f elektrisch verbunden ist. Dabei ist zu beachten, dass die leitende Schicht 3, die leitende Schicht 4 und der Dickschichtbereich 2f alle über das passive Elementteil 7 verbunden sein können, oder nur einige von ihnen über das passive Elementteil 7 verbunden sein können.
(Zweite Ausführungsform)
Ein Halbleiterbauelement 1 gemäß der zweiten Ausführungsform wird im Folgenden unter Bezugnahme auf 12 beschrieben. Dabei ist zu beachten, dass in der folgenden Beschreibung hauptsächlich die Unterschiede zur ersten Ausführungsform beschrieben werden und die Beschreibungen der Punkte, die sich mit der ersten Ausführungsform überschneiden, weggelassen werden.
Wie in 12 gezeigt, werden bei der zweiten Ausführungsform die Verdrahtungsschichten 9a bis 9c aufgebracht, und das passive Elementteil 7 ist auf der oberen Fläche der Verdrahtungsschicht 9a angeordnet.
Die Umverdrahtungsschicht 9a ist nämlich auf jeder oberen Fläche der leitenden Schicht 3, der leitenden Schicht 4 und des Dickschichtbereichs 2f vorgesehen, so dass sie mit der leitenden Schicht 3, der leitenden Schicht 4 und dem Dickschichtbereich 2f elektrisch verbunden ist. Dann wird das passive Elementteil 7 über die Umverdrahtungsschicht 9a elektrisch mit der leitenden Schicht 3, der leitenden Schicht 4 und dem Dickschichtbereich 2f verbunden.
Obwohl in 12 der Fall dargestellt ist, dass sich die Umverdrahtungsschicht 9a direkt über der leitenden Schicht 3 befindet, kann die Umverdrahtungsschicht 9a in der Draufsicht bis zu einer von der leitenden Schicht 3 entfernten Position verlängert werden. Dann kann das passive Elementteil 7 auch über die beiden Umverdrahtungsschichten 9a an einer von der leitenden Schicht 3 entfernten Stelle angeordnet werden. Auf diese Weise kann die Position des passiven Elementteils 7 durch die Verwendung der Umverdrahtungsschicht 9a frei eingestellt werden. Der Freiheitsgrad bei der Gestaltung des Layouts des Halbleiterbauelements 1 kann somit verbessert werden.
Dabei ist zu beachten, dass die Umverdrahtungsschicht 9a hauptsächlich ein Material umfasst, das einen geringeren Schichtwiderstandswert als das Hauptmaterial jeder der Gate-Padelektroden GP1 und GP2 und der Padelektrode AP1 aufweist. Insbesondere umfasst die Umverdrahtungsschicht 9a eine relativ dünne Sperrmetallschicht und eine relativ dicke Kupferschicht, der auf der Sperrmetallschicht ausgebildet ist. Diese Kupferschicht dient als Hauptkörper der Umverdrahtungsschicht 9a. Bei der Sperrmetallschicht handelt es sich zum Beispiel um eine Titanschicht, eine Tantalschicht, eine Chromschicht, eine Titannitridschicht oder eine Tantalnitridschicht.
Die Umverdrahtungsschicht 9b und die Umverdrahtungsschicht 9c sind auf jeder unteren Fläche des Dickschichtbereichs 2f, der Leitungsanschlüsse 2d und der Die-Pads 2a bis 2c so vorgesehen, dass sie elektrisch mit dem Dickschichtbereich 2f, den Leitungsanschlüssen 2d und den Die-Pads 2a bis 2c verbunden sind. Eine Harzschicht 10, die das gleiche Material wie die Harzschicht 5 umfasst, ist zwischen der Vielzahl von Umverdrahtungsschichten 9b vorgesehen, und die Umverdrahtungsschicht 9c ist auf jeder unteren Fläche der Umverdrahtungsschicht 9b und der Harzschicht 10 vorgesehen.
Darüber hinaus kann sich die Umverdrahtungsschicht 9c auch bis zu einer Position erstrecken, die in der Draufsicht von dem Dickschichtbereich 2f, den Leitungsanschlüssen 2d und den Die-Pads 2a bis 2c entfernt ist. Die untere Fläche des Halbleiterbauelements 1 (die untere Fläche der Umverdrahtungsschicht 9c) wird auf die Verdrahtung der Leiterplatte, z. B. über Lötpunkte, montiert. Zu diesem Zeitpunkt können die Kontaktpunkte zwischen dem Dickschichtbereich 2f, den Leitungsanschlüssen 2d und den Die-Pads 2a bis 2c und der Verdrahtung der Leiterplatte frei eingestellt werden, ohne durch die Positionen des Dickschichtbereichs 2f, der Leitungsanschlüsse 2d und der Die-Pads 2a bis 2c eingeschränkt zu sein. Das Vorhandensein der Umverdrahtungsschicht 9c ermöglicht es nämlich, den Freiheitsgrad bei der Layoutgestaltung des Halbleiterbauelements 1 sogar auf der unteren Fläche des Halbleiterbauelements 1 zu verbessern.
Dabei ist zu beachten, dass die Umverdrahtungsschicht 9b und die Umverdrahtungsschicht 9c das gleiche Material umfasst, wie die Umverdrahtungsschicht 9a.
<Verfahren zur Herstellung eines Halbleiterbauelements gemäß der zweiten Ausführungsform>
Ein Verfahren zur Herstellung des Halbleiterbauelements 1 gemäß der zweiten Ausführungsform wird im Folgenden unter Bezugnahme auf die 13 bis 15 beschrieben. Dabei ist zu beachten, dass das Herstellungsverfahren der zweiten Ausführungsform das gleiche ist wie das Herstellungsverfahren der ersten Ausführungsform von 5 bis 10. 13 zeigt das Herstellungsverfahren im Anschluss an 10.
Wie in 13 gezeigt, ist die Umverdrahtungsschicht 9a auf jeder oberen Fläche der leitenden Schicht 3, der leitenden Schicht 4 und des Dickschichtbereichs 2f vorgesehen, so dass sie elektrisch mit der leitenden Schicht 3, der leitenden Schicht 4 und dem Dickschichtbereich 2f verbunden ist. Die Umverdrahtungsschicht 9a kann zum Beispiel auf folgende Weise gebildet werden.
Zunächst wird auf jeder oberen Fläche der leitenden Schicht 3, der leitenden Schicht 4, des Dickschichtbereichs 2f und der Harzschicht 5 durch das CVD-Verfahren oder das Sputterverfahren eine Sperrmetallschicht gebildet. Als nächstes wird durch das Sputterverfahren eine Keimschicht aus Kupfer auf dem Sperrmetallschicht gebildet. Anschließend wird auf der Keimschicht ein Resistmuster gebildet, das für den Bereich zur Bildung der Umverdrahtungsschicht 9a freigelegt wird. Anschließend wird auf der Keimschicht, die durch das Resistmusterfreigelegt wurde, durch das Plattierungsverfahren eine Kupferschicht gebildet. Nach dem Entfernen des Resistmusters durch den Veraschungsprozess werden die Keimschicht und die von der Kupferschicht freigelegte Sperrmetallschicht entfernt. Durch das obige Verfahren wird die Umverdrahtungsschicht 9a gebildet.
Als nächstes wird die Umverdrahtungsschicht 9b auf jeder unteren Fläche des Dickschichtbereichs 2f, der Leitungsanschlüsse 2d und der Die-Pads 2a bis 2c bereitgestellt, um elektrisch mit dem Dickschichtbereich 2f, den Leitungsanschlüssen 2d und den Die-Pads 2a bis 2c verbunden zu werden. Die Umverdrahtungsschicht 9b kann durch das gleiche Herstellungsverfahren wie die Umverdrahtungsschicht 9a gebildet werden.
Als nächstes werden, wie in 14 gezeigt, die Vielzahl von Umverdrahtungsschichten 9b mit der Harzschicht 10 versiegelt, um die unteren Flächen der Vielzahl von Umverdrahtungsschichten 9b zu bedecken. Als nächstes werden durch Polieren der Harzschicht 10 die unteren Flächen der Vielzahl von Umverdrahtungsschichten 9b von der Harzschicht 10 freigelegt.
Als nächstes wird, wie in 15 gezeigt, die Umverdrahtungsschicht 9c auf der unteren Fläche der Umverdrahtungsschicht 9b bereitgestellt, um elektrisch mit der Umverdrahtungsschicht 9b verbunden zu werden. Die Umverdrahtungsschicht 9c kann durch das gleiche Herstellungsverfahren wie die Umverdrahtungsschicht 9a gebildet werden. Danach wird das in 12 gezeigte Halbleiterbauelement 1 hergestellt, indem das passive Elementteil 7 über den oberen Flächen der beiden Umverdrahtungsschichten 9a angebracht wird.
Dabei ist zu beachten, dass auch andere Verdrahtungsschichten als die Verdrahtungsschichten 9a bis 9c gebildet werden können. So kann eine weitere Verdrahtungsschicht auf die obere Fläche der Verdrahtungsschicht 9a und eine weitere Verdrahtungsschicht auf der unteren Fläche der Verdrahtungsschicht 9c gestapelt werden. Die Erstreckungsrichtungen der hinzugefügten Umverdrahtungsschichten können sich von den Erstreckungsrichtungen der Umverdrahtungsschicht 9a und der Umverdrahtungsschicht 9c unterscheiden. Daher kann durch das Hinzufügen solcher Umverdrahtungsschichten der Freiheitsgrad bei der Layoutgestaltung weiter verbessert werden.
(Dritte Ausführungsform)
Ein Halbleiterbauelement 1 gemäß der dritten Ausführungsform wird im Folgenden unter Bezugnahme auf 16 beschrieben. Dabei ist zu beachten, dass in der folgenden Beschreibung hauptsächlich die Unterschiede zur ersten Ausführungsform beschrieben werden und die Beschreibungen der Merkmale, die sich mit der ersten Ausführungsform überschneiden, weggelassen werden.
In der ersten Ausführungsform ist der Halbleiterchip CH3 mit der Treiberschaltung 100 auf der oberen Fläche des Die-Pads 2c angebracht. In der dritten Ausführungsform ist der Fall dargestellt, dass der Halbleiterchip CH3 eine große Dicke hat. Wie in 16 gezeigt, kann die Bildung des Die-Pads 2c bei einem Halbleiterchip, der wie der Halbleiterchip CH3 keine Padelektrode auf seiner unteren Fläche hat, weggelassen werden. In diesem Fall kann der Halbleiterchip CH3 direkt auf dem Basismaterial 8 im Herstellungsverfahren von 7 bereitgestellt werden, ohne dass das Die-Pad 2c im Herstellungsverfahren von 6 gebildet wird.
Dabei ist zu beachten, dass in dem Halbleiterbauelement 1 gemäß der dritten Ausführungsform der Fall, in dem der Beschichtungsfilm 6 auf der oberen Fläche der leitenden Schicht 3 und der Gleichen vorgesehen ist, wie in der ersten Ausführungsform dargestellt ist, aber die in der zweiten Ausführungsform beschriebenen Umverdrahtungsschichten 9a bis 9c auch auf das Halbleiterbauelement 1 gemäß der dritten Ausführungsform angewendet werden können.
In den vorstehenden Ausführungen wurde die vorliegende Erfindung speziell auf der Grundlage der oben genannten Ausführungsformen beschrieben. Die vorliegende Erfindung ist jedoch nicht auf die obigen Ausführungsformen beschränkt, und es können verschiedene Modifikationen innerhalb der Erfindung vorgenommen werden, ohne vom Kern der Erfindung abzuweichen.
Die vorliegende Erfindung kann beispielsweise auch dann angewendet werden, wenn die Halbleiterchips CH1 und CH2 umgedreht werden. In diesem Fall sind die Gate-Padelektroden GP1 und GP2 und die Source-Padelektroden SP1 und SP2 jeweils auf verschiedenen Die-Pads angeordnet, und die leitende Schicht 3 ist auf den Drain-Padelektroden DP1 und DP2 vorgesehen. Es ist auch möglich, die in 1 gezeigte Ersatzschaltung zu realisieren, indem die Verdrahtung der Leiterplatte oder die Umverdrahtungsschichten 9b und 9c der zweiten Ausführungsform mit jedem Die-Pad in geeigneter Weise elektrisch verbunden werden.
REFERENZZEICHENLISTE

1: Halbleiterbauelement
2: Metallplatte
2a: Die-Pad
2b: Die-Pad
2c: Die-Pad
2d: Leitungsanschluss
2f: Dickschichtbereich
3: leitende Schicht (Säule)
4: leitfähige Schicht (Clip)
5: Harzschicht
6: Beschichtungsfilm
7: passives Elementteil
8: Basismaterial
9a: Umverdrahtungsebene
9b: Umverdrahtungsebene
9c: Umverdrahtungsebene
10: Harzschicht
100: Treiberschaltung
200: Steuerschaltung
AP1: Padelektrode
C1: Kondensator
CH1: Halbleiterchip
CH2: Halbleiterchip
CH3: Halbleiterchip
D1, D2: Drain
DP1, DP2: Drain-Padelektrode
G1, G2: Gate
GP1, GP2: Gate-Padelektrode
L1: Spule
Q1, Q2: MOS-Transistor
S1, S2: Source
SP1, SP2: Source-Padelektrode

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

JP 5983523 [0003]
JP 2013524552 [0003]

Claims

Ein Halbleiterbauelement, das Folgendes umfasst: ein erstes Die-Pad aus einem leitfähigen Material; einen ersten Halbleiterchip, der auf einer oberen Fläche des ersten Die-Pads vorgesehen ist; und einen zweiten Halbleiterchip, wobei der erste Halbleiterchip eine erste Padelektrode aufweist, die auf einer oberen Fläche des ersten Halbleiterchips ausgebildet ist, und eine dritte Padelektrode, die auf einer unteren Fläche des ersten Halbleiterchips ausgebildet und elektrisch mit dem ersten Die-Pad verbunden ist, wobei der zweite Halbleiterchip eine zweite Padelektrode aufweist, die auf einer oberen Fläche des zweiten Halbleiterchips ausgebildet ist, wobei eine erste leitende Schicht auf einer oberen Fläche der ersten Padelektrode vorgesehen ist, um mit der ersten Padelektrode elektrisch verbunden zu sein, wobei eine zweite leitende Schicht auf einer oberen Fläche der zweiten Padelektrode vorgesehen ist, um mit der zweiten Padelektrode elektrisch verbunden zu sein, wobei das erste Die-Pad, der erste Halbleiterchip, der zweite Halbleiterchip, die erste leitende Schicht und die zweite leitende Schicht mit einer ersten Harzschicht versiegelt sind, so dass eine obere Fläche der ersten leitenden Schicht, eine obere Fläche der zweiten leitenden Schicht und eine untere Fläche des ersten Die-Pads freiliegen, und wobei ein oder mehrere passive Elemente auf jeder oberen Fläche der ersten leitenden Schicht und der zweiten leitenden Schicht so angeordnet sind, dass sie elektrisch mit der ersten leitenden Schicht und der zweiten leitenden Schicht verbunden sind.
Das Halbleiterbauelement nach Anspruch 1, das ferner umfasst ein zweites Die-Pad aus einem leitfähigen Material, das physisch von dem ersten Die-Pad getrennt ist, wobei der zweite Halbleiterchip auf einer oberen Fläche des zweiten Die-Pads vorgesehen ist, und wobei das erste Die-Pad, der erste Halbleiterchip, der zweite Halbleiterchip, die erste leitende Schicht, die zweite leitende Schicht und das zweite Die-Pad mit der ersten Harzschicht versiegelt sind, so dass die obere Fläche der ersten leitenden Schicht, die obere Fläche der zweiten leitenden Schicht, die untere Fläche des ersten Die-Pads und eine untere Fläche des zweiten Die-Pads freigelegt sind.
Das Halbleiterbauelement nach Anspruch 1, wobei ein Beschichtungsfilm aus einem leitfähigen Material, das sich von einem Hauptmaterial sowohl der ersten leitenden Schicht als auch der zweiten leitenden Schicht unterscheidet, und auf jeder oberen Fläche der ersten leitenden Schicht und der zweiten leitenden Schicht vorgesehen ist, und wobei das eine oder die mehreren passiven Elemente mit der ersten leitenden Schicht und der zweiten leitenden Schicht über den Beschichtungsfilm elektrisch verbunden sind.
Das Halbleiterbauelement nach Anspruch 1, wobei eine erste Umverdrahtungsschicht auf der oberen Fläche der ersten leitenden Schicht vorgesehen ist, um mit der ersten leitenden Schicht elektrisch verbunden zu sein, wobei eine zweite Umverdrahtungsschicht auf der oberen Fläche der zweiten leitenden Schicht vorgesehen ist, um mit der zweiten leitenden Schicht elektrisch verbunden zu sein, wobei das eine oder die mehreren passiven Elemente über die erste Umverdrahtungsschicht und die zweite Umverdrahtungsschicht elektrisch mit der ersten leitenden Schicht und der zweiten leitenden Schicht verbunden sind, und wobei sich die erste Umverdrahtungsschicht bis zu einer von der ersten leitenden Schicht entfernten Position erstreckt und die zweite Umverdrahtungsschicht sich bis zu einer von der zweiten leitenden Schicht entfernten Position in der Draufsicht erstreckt.
Das Halbleiterbauelement nach Anspruch 4, wobei eine dritte Umverdrahtungsschicht auf der unteren Fläche des ersten Die-Pads so vorgesehen ist, dass sie elektrisch mit dem ersten Die-Pad verbunden ist, und wobei sich die dritte Umverdrahtungsschicht in der Draufsicht von dem ersten Die-Pad weg erstreckt.
Das Halbleiterbauelement nach Anspruch 4, wobei jede der ersten Umverdrahtungsschicht und der zweiten Umverdrahtungsschicht hauptsächlich aus einem leitfähigen Material mit einem geringeren Schichtwiderstandswert als ein Hauptmaterial jeder der ersten Padelektrode und der zweiten Padelektrode hergestellt ist.
Das Halbleiterbauelement nach Anspruch 1, wobei jede der ersten leitenden Schicht und der zweiten leitenden Schicht hauptsächlich aus einem Material hergestellt ist, das einen geringeren Schichtwiderstandswert als ein Hauptmaterial jeder der ersten Padelektrode und der zweiten Padelektrode aufweist, und eine Säule bildet, die von jeder oberen Fläche der ersten Padelektrode und der zweiten Padelektrode vorsteht.
Das Halbleiterbauelement nach Anspruch 1, wobei die Positionen jeder oberen Fläche der ersten leitenden Schicht, der zweiten leitenden Schicht und der ersten Harzschicht innerhalb eines Bereichs von 5 µm oder weniger übereinstimmen, und wobei die Positionen jeder unteren Fläche des ersten Die-Pads und der ersten Harzschicht innerhalb eines Bereichs von 5 µm oder weniger übereinstimmen.
Das Halbleiterbauelement nach Anspruch 1, wobei der erste Halbleiterchip einen ersten MOS-Transistor mit einer ersten Gate-Elektrode, einem ersten Source-Bereich und einem ersten Drain-Bereich aufweist, wobei die erste Padelektrode eine erste Gate-Padelektrode ist, die elektrisch mit der ersten Gate-Elektrode verbunden ist und über der ersten Gate-Elektrode ausgebildet ist, und wobei der zweite Halbleiterchip eine Treiberschaltung enthält, die so konfiguriert ist, dass sie ein Signal zur Steuerung eines Gate-Potentials der ersten Gate-Elektrode von der zweiten Padelektrode leitet.
Das Halbleiterbauelement nach Anspruch 1, wobei das eine oder die mehreren passiven Elemente eine oder mehrere Widerstandselementen, eine oder mehrere Spulen, eine oder mehrere Kondensatoren oder eine Kombination davon umfasst.
Ein Verfahren zur Herstellung eines Halbleiterbauelementes, das die folgenden Schritte umfasst: (a) Herstellen einer Metallplatte aus einem leitfähigen Material, eines ersten Halbleiterchips mit einer ersten Padelektrode, die auf einer oberen Fläche des Gleichen ausgebildet ist, und einer dritten Padelektrode, die auf einer unteren Fläche des Gleichen ausgebildet ist, eines zweiten Halbleiterchips mit einer zweiten Padelektrode, die auf einer oberen Fläche des Gleichen ausgebildet ist, einer ersten leitenden Schicht, die auf einer oberen Fläche der ersten Padelektrode vorgesehen und elektrisch mit der ersten Padelektrode verbunden ist, und einer zweiten leitenden Schicht, die auf einer oberen Fläche der zweiten Padelektrode vorgesehen und elektrisch mit der zweiten Padelektrode verbunden ist; (b) nach dem Schritt (a), Bilden eines ersten Die-Pads durch selektives Ätzen der Metallplatte; (c) nach dem Schritt (b), Anordnen des ersten Halbleiterchips auf einer oberen Fläche des ersten Die-Pads, so dass die dritte Padelektrode elektrisch mit dem ersten Die-Pad verbunden ist; (d) nach dem Schritt (c), Versiegeln des ersten Die-Pads, des ersten Halbleiterchips, des zweiten Halbleiterchips, der ersten leitenden Schicht und der zweiten leitenden Schicht mit einer ersten Harzschicht, um jede obere Fläche der ersten leitenden Schicht und der zweiten leitenden Schicht zu bedecken; (e) nach dem Schritt (d), Polieren der ersten Harzschicht, um jede obere Fläche der ersten leitenden Schicht und der zweiten leitenden Schicht von der ersten Harzschicht freizulegen; (f) nach dem Schritt (e), Freilegen einer unteren Fläche des ersten Die-Pads von der ersten Harzschicht; und (g) nach dem Schritt (f), Bereitstellen eines oder mehrerer passiver Elemente auf jeder oberen Fläche der ersten leitenden Schicht und der zweiten leitenden Schicht, so dass sie elektrisch mit der ersten leitenden Schicht und der zweiten leitenden Schicht verbunden sind.
Das Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 11, wobei in Schritt (b) auch ein zweites Die-Pad, welches vom ersten Die-Pad physisch getrennt ist, gebildet wird, wobei nach dem Schritt (b) der zweite Halbleiterchip auf einer oberen Fläche des zweiten Die-Pads angeordnet ist, wobei in dem Schritt (d) das erste Die-Pad, der erste Halbleiterchip, der zweite Halbleiterchip, die erste leitende Schicht, die zweite leitende Schicht und das zweite Die-Pad mit der ersten Harzschicht versiegelt werden, und wobei in dem Schritt (f) die untere Fläche des ersten Die-Pads und eine untere Fläche des zweiten Die-Pads von der ersten Harzschicht freigelegt werden.
Das Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 11, das ferner einen Schritt umfasst, bei dem (h) zwischen dem Schritt (f) und dem Schritt (g), Bereitstellen eines Beschichtungsfilms aus einem Material, das sich von einem Hauptmaterial sowohl der ersten leitenden Schicht als auch der zweiten leitenden Schicht unterscheidet, auf jeder oberen Fläche der ersten leitenden Schicht und der zweiten leitenden Schicht, wobei im Schritt (g) das eine oder die mehreren passiven Elemente mit der ersten leitenden Schicht und der zweiten leitenden Schicht über den Beschichtungsfilm elektrisch verbunden werden.
Das Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 11, das ferner einen Schritt umfasst, bei dem (i) zwischen dem Schritt (f) und dem Schritt (g), Bereitstellen einer ersten Umverdrahtungsschicht auf der oberen Fläche der ersten leitenden Schicht, um elektrisch mit der ersten leitenden Schicht verbunden zu sein, und Bereitstellen einer zweiten Umverdrahtungsschicht auf der oberen Fläche der zweiten leitenden Schicht, um elektrisch mit der zweiten leitenden Schicht verbunden zu sein, wobei in dem Schritt (g) das eine oder die mehreren passiven Elemente über die erste Umverdrahtungsschicht und die zweite Umverdrahtungsschicht elektrisch mit der ersten leitenden Schicht und der zweiten leitenden Schicht verbunden sind, und wobei sich die erste Umverdrahtungsschicht in der Draufsicht bis zu einer Position erstreckt, die von der ersten leitenden Schicht entfernt ist, und sich die zweite Umverdrahtungsschicht bis zu einer Position erstreckt, die von der zweiten leitenden Schicht entfernt ist.
Das Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 14, das ferner einen Schritt umfasst, bei dem (j) zwischen dem Schritt (f) und dem Schritt (g), Bereitstellen einer dritten Umverdrahtungsschicht auf der unteren Fläche des ersten Die-Pads, so dass sie elektrisch mit dem ersten Die-Pad verbunden ist, wobei sich die dritte Umverdrahtungsschicht in der Draufsicht von dem ersten Die-Pad weg erstreckt.
Das Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 14, wobei jede der ersten Umverdrahtungsschicht und der zweiten Umverdrahtungsschicht hauptsächlich aus einem Material hergestellt ist, das einen geringeren Schichtwiderstandswert als ein Hauptmaterial jeder der ersten Padelektrode und der zweiten Padelektrode aufweist.
Das Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 11, wobei jede der ersten leitenden Schicht und der zweiten leitenden Schicht im Wesentlichen aus einem Material hergestellt ist, das einen geringeren Schichtwiderstandswert als ein Hauptmaterial jeder der ersten Padelektrode und der zweiten Padelektrode aufweist, und eine Säule bildet, die von jeder oberen Fläche der ersten Padelektrode und der zweiten Padelektrode herrausragt.
Das Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 11, wobei der erste Halbleiterchip einen ersten MOS-Transistor mit einer ersten Gate-Elektrode, einem ersten Source-Bereich und einem ersten Drain-Bereich aufweist, wobei die erste Padelektrode eine erste Gate-Padelektrode ist, die elektrisch mit der ersten Gate-Elektrode verbunden ist und oberhalb der ersten Gate-Elektrode ausgebildet ist, und wobei der zweite Halbleiterchip eine Treiberschaltung enthält, die so konfiguriert ist, dass sie ein Signal zur Steuerung eines Gate-Potentials der ersten Gate-Elektrode von der zweiten Padelektrode leitet.
Das Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 11, wobei das eine oder die mehreren passiven Elemente ein oder mehrere Widerstandselementen, eine oder mehrere Spulen, eine oder mehrere Kondensatoren oder einer Kombination davon umfasst.
Das Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 11, das ferner einen Schritt umfasst, bei dem (k) zwischen dem Schritt (b) und dem Schritt (c), Anordnen der Metallplatte einschließlich dem ersten Die-Pad auf einer oberen Fläche eines Basismaterials, wobei der Schritt (f) durch Entfernen des Basismaterials durchgeführt wird.