TW202247398A - 半導體裝置及其製造方法 - Google Patents

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Abstract

[課題]提升半導體裝置的性能。[解決手段]半導體裝置1具備：晶片襯墊2a，其係由導電性材料組成；半導體晶片CH1，其係設置於晶片襯墊2a的上表面上；及半導體晶片CH3。半導體晶片CH1具有閘極墊電極GP1及汲極墊電極DP1，半導體晶片CH3具有墊電極AP1。在閘極墊電極GP1及墊電極AP1各自的上表面上，以與閘極墊電極GP1及墊電極AP1電性連接之方式設置有導電性層3。晶片襯墊2a、半導體晶片CH1、半導體晶片CH3及導電性層3係以露出導電性層3的上表面及晶片襯墊2a的下表面之方式被樹脂層5密封。在兩個導電性層3的上表面上設置有具備一個以上的被動元件之被動元件構件7。

Description

半導體裝置及其製造方法
本發明關於半導體裝置及其製造方法，特別是關於樹脂密封型的半導體裝置及其製造方法。
例如，專利文獻1揭示了在層積有多條配線之多層基板的上表面上裝配半導體晶片及被動元件等多個電子零件之電子裝置。並且，各電子零件藉由接合引線而與配置於多層基板的上表面之各配線連接。
並且，專利文獻2揭示了在引線框架的上表面上透過凸塊來裝配半導體晶片之元件。並且，在上述引線框架的周圍，設置有由與上述引線框架相同的材料蝕刻加工而成之端子，半導體晶片的電性路徑透過上述引線框及上述端子被拉上至元件的上表面側。 [習知技術文獻] [專利文獻]
[專利文獻1]日本特許第5983523號公報 [專利文獻2]日本特表2013-524552號公報
[發明所欲解決的課題] 專利文獻1係在多層基板的上表面上裝配多個電子零件之平面封裝，故受到接合引線及層積配線的影響，導致各零件間之電阻及電感變高，容易產生開關損耗。並且，在平面封裝中，若零件數量變多則封裝面積（封裝的尺寸）會變大，變得難以促進封裝小型化。並且，由於是多層基板，難以實現與需要高散熱性之功率MOS電晶體的多晶片化。
專利文獻2為使用引線框架之覆晶封裝構造，但從半導體晶片至元件的上表面的電性路徑很長，故與專利文獻1同樣地，導致電阻及電感變高，而產生開關損耗。
本案的主要目的係在於，在半導體晶片及被動元件等多個電子零件之間，抑制電阻及電感的上升，改善開關損耗。亦即，本案的主要目的在於提升半導體裝置的性能。其他的課題及新穎的特徵可從本說明書的記述及隨附圖式明瞭。
[解決課題的技術手段] 一實施方式之半導體裝置具備：第一晶片襯墊，其係由導電性材料組成；第一半導體晶片，其係設置於前述第一晶片襯墊的上表面上；以及第二半導體晶片。在此，前述第一半導體晶片具有：第一墊電極，其係形成於前述第一半導體晶片的上表面；以及第三墊電極，其係形成於前述第一半導體晶片的下表面且與前述第一晶片襯墊電性連接，前述第二半導體晶片具有：第二墊電極，其係形成於前述第二半導體晶片的上表面，在前述第一墊電極的上表面上，以與前述第一墊電極電性連接之方式設置有第一導電性層，在前述第二墊電極的上表面上，以與前述第二墊電極電性連接之方式設置有第二導電性層，前述第一晶片襯墊、前述第一半導體晶片、前述第二半導體晶片、前述第一導電性層及前述第二導電性層係以露出前述第一導電性層的上表面、前述第二導電性層的上表面及前述第一晶片襯墊的下表面之方式被第一樹脂層密封，在前述第一導電性層及前述第二導電性層各自的上表面上，以與前述第一導電性層及前述第二導電性層電性連接之方式設置有一個以上的被動元件。
一實施方式之半導體裝置的製造方法具備以下步驟：（a）步驟，其準備：金屬板，其係由導電性材料組成；第一半導體晶片，其具有形成於其上面之第一墊電極及形成於其下表面之第三墊電極；第二半導體晶片，其具有形成於其上面之第二墊電極；第一導電性層，其設置於前述第一墊電極的上表面上且與前述第一墊電極電性連接；以及第二導電性層，其設置於前述第二墊電極的上表面上且與前述第二墊電極電性連接；（b）步驟，其在前述（a）步驟後，在基材的上表面上設置前述金屬板；（c）步驟，其在前述（b）步驟後，選擇性地蝕刻前述金屬板，藉此形成第一晶片襯墊；（d）步驟，其在前述（c）步驟後，以前述第三墊電極與前述第一晶片襯墊電性連接之方式，在前述第一晶片襯墊的上表面上設置前述第一半導體晶片；（e）步驟，其在前述（c）步驟後，在前述基材的上表面上設置前述第二半導體晶片；（f）步驟，其在前述（d）步驟及前述（e）步驟後，以覆蓋前述第一導電性層及前述第二導電性層各自的上表面之方式，藉由第一樹脂層將前述第一晶片襯墊、前述第一半導體晶片、前述第二半導體晶片、前述第一導電性層及前述第二導電性層密封；（g）步驟，其在前述（f）步驟後，研磨前述第一樹脂層，藉此使前述第一導電性層及前述第二導電性層各自的上表面從前述第一樹脂層露出；（h）步驟，其在前述（g）步驟後，去除前述基材，藉此使前述第一晶片襯墊的下表面從前述第一樹脂層露出；以及（i）步驟，其在前述（h）步驟後，在前述第一導電性層及前述第二導電性層各自的上表面上，以使前述第一導電性層及前述第二導電性層電性連接之方式設置一個以上的被動元件。
[發明功效] 根據一實施方式，可提升半導體裝置的性能。
以下，基於圖式詳細說明實施方式。此外，在用以說明實施方式的全部圖式中，具有相同功能的構件標註相同的符號，並省略其重複的說明。並且，在以下的實施方式中，除了特別必要時以外，原則上不重複相同或同樣部分的說明。
並且，本案所說明之X方向、Y方向及Z方向係互相交叉、互相正交。在本案中，將Z方向作為一構造體的縱方向、上下方向、高度方向或厚度方向進行說明。並且，本案所使用之「俯視」的表現意指從Z方向觀看藉由X方向及Y方向所構成之面。
（實施方式1） ＜半導體裝置的電路構成＞ 圖1為降壓型的DC／DC轉換器的等效電路圖。實施方式1之半導體裝置1構成DC／DC轉換器的一部分，且具有驅動電路100、高側（high side）用的MOS電晶體Q1及低側（low side）用的MOS電晶體Q2等。
如圖1所示，在DC／DC轉換器中，於輸入端子Vin與基準電位（接地電位）之間，串聯連接有MOS電晶體Q1及MOS電晶體Q2。然後，在MOS電晶體Q1與MOS電晶體Q2之間的節點NA與輸出端子Vout之間連接有線圈L1。在輸出端子Vout與線圈L1之間，連接有電容器C1。
MOS電晶體Q1具有閘極G1、汲極D1及源極S1。閘極G1與驅動電路100連接，汲極D1與輸入端子Vin連接，源極S1與MOS電晶體Q2的汲極D2連接。MOS電晶體Q2具有閘極G2、汲極D2及源極S2。閘極G2與驅動電路100連接，汲極D2與源極S1連接，源極S2與基準電位連接。
此外，也有在驅動電路100與閘極G1之間、驅動電路100與閘極G2之間以及源極S1與汲極D2之間設置被動元件構件7之情形。被動元件構件7係一個以上的被動元件，且藉由一個以上的電阻元件、一個以上的線圈或一個以上的電容器，亦或此等的組合所構成。
驅動電路100被來自控制電路200所供給之控制訊號驅動。驅動電路100分別朝MOS電晶體Q1、Q2的閘極G1、G2供給控制MOS電晶體Q1、Q2的閘極電位之訊號。藉由驅動電路100，控制MOS電晶體Q1的開啟／關閉及MOS電晶體Q2的開啟／關閉。具體而言，驅動電路100在將MOS電晶體Q1開啟之際，將MOS電晶體Q2關閉，而在將MOS電晶體Q1關閉之際，將MOS電晶體Q2開啟。在這種DC／DC轉換器中，一邊在MOS電晶體Q1、Q2取得同步，一邊交互地進行開／關，藉此進行電源電壓的轉換。
＜半導體裝置的封裝構成＞ 以下使用圖2～圖4，說明實施方式1之樹脂密封型的半導體裝置1的封裝構成。圖2及圖3係表示半導體裝置1的俯視圖，圖2為省略圖3所示之樹脂層5的俯視圖。並且，圖4係沿著圖2及圖3所示之A－A線的剖面圖。
半導體裝置1具備半導體晶片CH1～CH3。半導體晶片CH1具有圖1所示之MOS電晶體Q1。雖未特別圖示，但MOS電晶體Q1包含形成於半導體基板之源極區域及汲極區域，並包含形成於源極區域與汲極區域之間且透過閘極絕緣膜而形成於半導體基板上之閘極電極。MOS電晶體Q1例如藉由縱型的功率MOS電晶體所構成，所述縱型的功率MOS電晶體係源極區域與汲極區域之間的通道區域形成於半導體晶片CH1的厚度方向。
並且，半導體晶片CH1具有：閘極墊電極GP1及源極墊電極SP1，其形成於半導體晶片CH1的上表面；以及汲極墊電極DP1，其形成於半導體晶片CH1的下表面。
閘極墊電極GP1形成於閘極電極的上方，且與閘極電極電性連接。並且，源極區域與源極墊電極SP1電性連接，汲極區域與汲極墊電極DP1電性連接。亦即，閘極墊電極GP1、源極墊電極SP1及汲極墊電極DP1分別對應於圖1之等效電路的閘極G1、源極S1及汲極D1。
半導體晶片CH2具有圖1所示之MOS電晶體Q2，且具有：閘極墊電極GP2及源極墊電極SP2，其形成於半導體晶片CH2的上表面；以及汲極墊電極DP2，其形成於半導體晶片CH2的下表面。MOS電晶體Q2的構成與MOS電晶體Q1同樣。亦即，閘極墊電極GP2、源極墊電極SP2及汲極墊電極DP2分別對應於圖1之等效電路的閘極G2、源極S2及汲極D2。
半導體晶片CH3具有圖1所示之驅動電路100，且具有形成於半導體晶片CH3的上表面之多個墊電極AP1。半導體晶片CH3從多個墊電極AP1朝閘極墊電極GP1、GP2供給控制MOS電晶體Q1、Q2之閘極電極的閘極電位之訊號。
閘極墊電極GP1、GP2、源極墊電極SP1、SP2及墊電極AP1包含例如鋁膜般的導電性材料作為主體。具體而言，此等墊電極包含相對薄的障壁金屬膜（barrier metal film）及形成於上述障壁金屬膜上且相對厚的鋁膜。此鋁膜成為此等墊電極的主體。此外，上述障壁金屬膜係包含例如鈦膜及氮化鈦膜之層積膜。並且，汲極墊電極DP1、DP2係由導電性膜組成，且例如由鈦膜、鎳膜及金膜的層積膜組成。
半導體裝置1具備互相物理性地分離之晶片襯墊2a、晶片襯墊2b、晶片襯墊2c及多個引線端子2d。此等各自係由導電性材料組成，且藉由將一片金屬板2進行蝕刻加工而形成。並且，此種導電性材料是例如銅，或者銅添加錫、鋯或鐵等之銅合金。
半導體晶片CH1係以汲極墊電極DP1與晶片襯墊2a電性連接之方式設置於晶片襯墊2a的上表面。半導體晶片CH2係以汲極墊電極DP2與晶片襯墊2b電性連接之方式設置於晶片襯墊2b的上表面上。半導體晶片CH3係設置於晶片襯墊2c的上表面上。
汲極墊電極DP1、DP2與晶片襯墊2a、2b係藉由例如如銀膠般的導電性的接著層接著。並且，半導體晶片CH3的下表面及晶片襯墊2c係藉由接著層接著，但為了提高散熱性，較佳為使用焊料或銀膠等導電性的接著層。
此外，晶片襯墊2a～2c及多個引線端子2d的一部分中形成有厚膜區域2f，所述厚膜區域2f具有比設置有半導體晶片CH1～CH3之區域更厚的厚度。此種厚膜區域2f的上表面及下表面係從後述之樹脂層5露出，可利用作為連繫半導體裝置1的上表面及下表面之配線（內部貫通電極）。
在閘極墊電極GP1及墊電極AP1各自的上表面上，以與此等墊電極電性連接之方式設置有導電性層3。此等導電性層3成為從閘極墊電極GP1及墊電極AP1各自的上表面突出之柱體。此外，雖圖4中並未圖示出，但在與圖4不同的剖面中，閘極墊電極GP2的上表面上也設置有同樣的導電性層3。
並且，此等導電性層3係以具有比閘極墊電極GP1、GP2及墊電極AP1各自作為主體之材料更低片電阻值的材料作為主體。具體而言，導電性層3包含相對薄的障壁金屬膜及形成於上述障壁金屬膜上且相對厚的銅膜。此銅膜成為導電性層3的主體。此外，上述障壁金屬膜係例如鈦膜。
在源極墊電極SP1的上表面上，以與源極墊電極SP1及晶片襯墊2b電性連接之方式設置有導電性層4。並且，在源極墊電極SP2的上表面上，以與源極墊電極SP2及引線端子2d電性連接之方式設置有導電性層4。導電性層4係由例如施以彎曲加工之銅板組成。
晶片襯墊2a～2c、引線端子2d、半導體晶片CH1～CH3、導電性層3及導電性層4，係以露出導電性層3的上表面、導電性層4的上表面、厚膜區域2f的上表面、厚膜區域2f的下表面、引線端子2d的下表面及晶片襯墊2a～2c的下表面之方式被樹脂層5密封。此外，樹脂層5係由絕緣性樹脂組成，且例如由環氧樹脂組成。
樹脂層5、導電性層3、導電性層4及厚膜區域2f各自的上表面的位置幾乎相同，在5μm以下的範圍內一致。亦即，樹脂層5、導電性層3、導電性層4及厚膜區域2f各自的上表面係實質地在同一平面上，成為齊平。再者，厚膜區域2f、引線端子2d及晶片襯墊2a～2c各自的下表面的位置幾乎相同，在5μm以下的範圍內一致。亦即，厚膜區域2f、引線端子2d及晶片襯墊2a～2c各自的下表面實質地在同一平面上，成為齊平。
在導電性層3的上表面、導電性層4的上表面、厚膜區域2f的上表面、厚膜區域2f的下表面、引線端子2d的下表面及晶片襯墊2a～2c的下表面設置有鍍敷膜6。鍍敷膜6係由與導電性層3、導電性層4、引線端子2d、晶片襯墊2a～2c及厚膜區域2f各自作為主體之材料不同的導電性材料組成，例如由銀膜或錫膜，或者由此等層積膜組成。
在導電性層3、導電性層4及厚膜區域2f各自的上表面上，以與導電性層3、導電性層4及厚膜區域2f各自電性連接之方式，透過鍍敷膜6設置有被動元件構件7。被動元件構件7包含一個以上的被動元件，被動元件為電阻元件、線圈或電容器。亦即，被動元件構件7係藉由一個以上的電阻元件、一個以上的線圈或一個以上的電容器或者此等組合所構成。
例如，在閘極墊電極GP1與墊電極AP1之間的被動元件構件7係電阻元件及線圈的情形中，可如圖1般地在驅動電路100和閘極G1之間設置電阻元件及線圈。
此外，導電性層3、導電性層4及厚膜區域2f無須皆透過被動元件構件7連接，而可根據電路設計的需要，適當地變更被動元件的有無及被動元件的數量。
＜實施方式1的主要功效＞ 在實施方式1中，閘極墊電極GP1、GP2及墊電極AP1各自的上表面上設置有導電性層3，源極墊電極SP1、SP2各自的上表面上設置有導電性層4。並且，汲極墊電極DP1、DP2設置於晶片襯墊2a、2b的上表面上，並與此等電性連接。因此，可抑制在如使用多層基板等之情形時，受到接合引線及層積配線的影響而導致各零件間的電阻及電感增高之不良狀況。
例如，在具有驅動電路100之半導體晶片CH3與具有MOS電晶體Q1之半導體晶片CH1之間，雖係從墊電極AP1朝閘極墊電極GP1供給控制閘極電位之訊號，但藉由作成上述構成，墊電極AP1與閘極墊電極GP1之間的電流路徑變短。此外，導電性層3、導電性層4及晶片襯墊2a、2b以如銅般的片電阻相對低的材料作為主體。因此，可抑制電阻及電感的上升，改善開關損耗。從而，可提升半導體裝置1的性能。
並且，在半導體晶片CH3、閘極墊電極GP1、GP2、源極墊電極SP1、SP2及汲極墊電極DP1、DP2之間，亦容易設置根據所需之被動元件構件7，可提升電路設計的自由度。
例如，可在與源極墊電極SP1連接之導電性層4、與源極墊電極SP2連接之導電性層4之間設置被動元件構件7，故電流回路變為最小，亦可降低來自半導體裝置1外部的電磁波干擾之影響。從而，可提升半導體裝置1的可靠性。
並且，從閘極墊電極GP1、GP2、源極墊電極SP1、SP2至半導體裝置1的上表面為止的距離及從汲極墊電極DP1、DP2至半導體裝置1的下表面為止的距離短，故可提高散熱性。
＜半導體裝置的製造方法＞ 以下使用圖5～圖11，說明實施方式1之半導體裝置1的製造方法。此外，圖5～圖11與圖4同樣地，為沿著A－A線的剖面圖。
首先，準備由導電性材料組成之金屬板2（參照圖5）、半導體晶片CH1～CH3及導電性層3。並此，在此時間點，在半導體晶片CH1、CH2的閘極墊電極GP1、GP2的上表面上及半導體晶片CH3的墊電極AP1的上表面上，分別設置有導電性層3。亦即，半導體晶片CH1～CH3係藉由以切割等將半導體晶圓單體化所製造，但導電性層3係藉由在半導體晶圓的狀態下使用鍍敷法等，形成於各墊電極的上表面上。
接著，如圖6所示，以藉由使用光阻圖案等作為遮罩之蝕刻處理去除金屬板2的一部分之方式加工金屬板2，藉此形成引線框。亦即，藉由選擇性地蝕刻金屬板2，形成晶片襯墊2a～2c及引線端子2d，作為引線框。此外，將金屬板2之中的一部分以遮罩預先覆蓋，藉此，未施以蝕刻處理之區域會殘留作為相對厚的厚膜區域2f。
之後，在基材8的上表面上設置包含晶片襯墊2a～2c及引線端子2d之金屬板2。基材8只要是可支撐裝配物者即可，例如聚醯亞胺膠膜等黏著膠膜。
此外，雖未圖示，但晶片襯墊2a～2c及引線端子2d係藉由框架框及懸置引線連結。因此，亦可不使用基材8而製造。此外，最終，框架框係藉由切割步驟被切除。
接著，如圖7所示，以汲極墊電極DP1與晶片襯墊2a電性連接之方式，在晶片襯墊2a的上表面上，透過例如如銀膠般的導電性的接著層來設置半導體晶片CH1。並且，以汲極墊電極DP2與晶片襯墊2b電性連接之方式，在晶片襯墊2b的上表面上，透過上述導電性的接著層來設置半導體晶片CH2。並且，在晶片襯墊2c的上表面上，透過例如如熱硬化性樹脂般的絕緣性的接著層來設置半導體晶片CH3。此外，設置半導體晶片CH1～CH3之順序並未特別限制，無論何者先設置都無妨。
接著，如圖8所示，在源極墊電極SP1的上表面上，以與源極墊電極SP1及晶片襯墊2b電性連接之方式設置導電性層4，在源極墊電極SP2的上表面上，以與源極墊電極SP2及引線端子2d電性連接之方式設置導電性層4。此外，在導電性層4預先施以彎曲加工。
接著，如圖9所示，以覆蓋導電性層3、導電性層4及厚膜區域2f各自的上表面之方式，藉由樹脂層5將晶片襯墊2a～2c、引線端子2d、半導體晶片CH1～CH3、導電性層3及導電性層4進行密封。
接著，如圖10所示，藉由研磨樹脂層5，使導電性層3、導電性層4及厚膜區域2f各自的上表面從樹脂層5露出。之後，去除基材8。在基材8為黏著帶之情形中，將基材8剝下。藉此，厚膜區域2f、引線端子2d及晶片襯墊2a～2c各自的下表面從樹脂層5露出。
此外，在不使用基材8的製造方法的情形中，於樹脂層5的密封步驟中，晶片襯墊2a～2c及引線端子2d的下表面周緣會容易產生樹脂毛邊。因此，較佳為藉由水壓噴射或研磨處理進行去除上述樹脂毛邊之步驟。無論如何，只要在藉由樹脂層5的密封步驟之後，進行導電性層3、導電性層4及厚膜區域2f各自的上表面以及厚膜區域2f、引線端子2d及晶片襯墊2a～2c各自的下表面從樹脂層5露出之步驟即可。
接著，如圖11所示，在導電性層3的上表面、導電性層4的上表面、厚膜區域2f的上表面、厚膜區域2f的下表面、引線端子2d的下表面及晶片襯墊2a～2c的下表面，藉由例如鍍敷法而設置鍍敷膜6。
之後，經過以下的步驟，製造圖4所示之半導體裝置1。在導電性層3、導電性層4及厚膜區域2f各自的上表面上，以與導電性層3、導電性層4及厚膜區域2f各自電性連接之方式，透過鍍敷膜6設置被動元件構件7。此外，可將導電性層3、導電性層4及厚膜區域2f皆透過被動元件構件7連接，亦可僅將此等的一部分透過被動元件構件7連接。
（實施方式2） 以下使用圖12，說明實施方式2之半導體裝置1。此外，在以下的說明中，主要說明與實施方式1的相異點，與實施方式1重複之點則省略說明。
如圖12所示，在實施方式2中，應用重佈線層9a～9c，並在重佈線層9a的上表面上設置被動元件構件7。
亦即，在導電性層3、導電性層4及厚膜區域2f各自的上表面上，以與導電性層3、導電性層4及厚膜區域2f電性連接之方式設置有重佈線層9a。然後，被動元件構件7透過重佈線層9a，與導電性層3、導電性層4及厚膜區域2f電性連接。
在圖12中，例示了重佈線層9a位在導電性層3的正上方之情形，但也可在俯視中使重佈線層9a延伸至離開導電性層3之位置。然後，亦可在離開導電性層3之位置，將被動元件構件7橫跨兩個重佈線層9a配置。如此，可藉由使用重佈線層9a，自由地設定被動元件構件7的位置。亦即，可提升半導體裝置1的佈局設計的自由度。
此外，重佈線層9a係以具有比閘極墊電極GP1、GP2及墊電極AP1各自作為主體之材料更低片電阻值的材料作為主體。具體而言，重佈線層9a包含相對薄的障壁金屬膜及形成於上述障壁金屬膜上且相對厚的銅膜。此銅膜成為重佈線層9a的主體。此外，上述障壁金屬膜係例如鈦膜、鉭膜、鉻膜、氮化鈦膜或氮化鉭膜。
在厚膜區域2f、引線端子2d及晶片襯墊2a～2c各自的下表面上，以與厚膜區域2f、引線端子2d及晶片襯墊2a～2c電性連接之方式設置有重佈線層9b及重佈線層9c。在多個重佈線層9b之間設置有由與樹脂層5同樣的材料組成之樹脂層10，重佈線層9c係設置於重佈線層9b及樹脂層10各自的下表面上。
並且，亦可在俯視中使重佈線層9c延伸至離開厚膜區域2f、引線端子2d及晶片襯墊2a～2c之位置。半導體裝置1的下表面（重佈線層9c的下表面）係例如透過焊料凸塊等而裝配於印刷配線基板的配線上。此時，厚膜區域2f、引線端子2d及晶片襯墊2a～2c與印刷配線基板的配線的接觸處可不被厚膜區域2f、引線端子2d及晶片襯墊2a～2c的位置限制而自由地設定。亦即，藉由重佈線層9c的存在，即使在半導體裝置1的下表面側，亦可提升半導體裝置1的佈局設計的自由度。
此外，構成重佈線層9b及重佈線層9c的材料係與構成重佈線層9a之材料相同。
＜實施方式2之半導體裝置的製造方法＞ 以下使用圖13～圖15，說明實施方式2之半導體裝置1的製造方法。此外，實施方式2之製造方法係與圖5～圖10之實施方式1之製造方法相同。圖13係表示接續圖10之製造方法。
如圖13所示，在導電性層3、導電性層4及厚膜區域2f各自的上表面上，以與導電性層3、導電性層4及厚膜區域2f電性連接之方式設置重佈線層9a。重佈線層9a係可例如如以下之方式形成。
首先，藉由CVD法或濺鍍法，在導電性層3、導電性層4、厚膜區域2f及樹脂層5各自的上表面上形成障壁金屬膜。接著，使用濺鍍法，在上述障壁金屬膜上，形成由銅組成之種晶層。接著，在上述種晶層上形成光阻圖案，所述光阻圖案係在會形成重佈線層9a之區域開口。接著，在從上述光阻圖案露出之上述種晶層上，藉由鍍敷法形成銅膜。接著，藉由灰化處理去除光阻圖案後，去除從上述銅膜露出之種晶層及障壁金屬膜。藉由以上方式，形成重佈線層9a。
接著，在厚膜區域2f、引線端子2d及晶片襯墊2a～2c各自的下表面，以與厚膜區域2f、引線端子2d及晶片襯墊2a～2c電性連接之方式設置重佈線層9b。重佈線層9b可藉由與重佈線層9a同樣的製造方法形成。
接著，如圖14所示，以覆蓋多個重佈線層9b的下表面之方式，將多個重佈線層9b藉由樹脂層10密封。接著，藉由研磨樹脂層10，使多個重佈線層9b的下表面從樹脂層10露出。
接著，如圖15所示，在重佈線層9b的下表面，以與重佈線層9b電性連接之方式設置重佈線層9c。重佈線層9c可藉由與重佈線層9a同樣的製造方法形成。之後，在橫跨兩個重佈線層9a的上表面上設置被動元件構件7，藉此製造圖12所示之半導體裝置1。
此外，不僅重佈線層9a～9c，亦可形成更多重佈線層。亦即，可使更多重佈線層層積於重佈線層9a的上表面上，亦可使更多重佈線層層積於重佈線層9c的下表面上。可使追加的重佈線層的延伸方向與重佈線層9a及重佈線層9c的延伸方向不同。從而，藉由追加那樣的重佈線層，可進一步提升佈局設計的自由度。
（實施方式3） 以下使用圖16，說明實施方式3之半導體裝置1。此外，以下的說明中，主要說明與實施方式1的相異點，與實施方式1重複之點則省略說明。
在實施方式1中，具有驅動電路100之半導體晶片CH3係設置於晶片襯墊2c的上表面上。在實施方式3中，例示半導體晶片CH3的厚度較厚之情形。如圖16所示，針對如半導體晶片CH3般在其下表面未設置墊電極之半導體晶片，亦可省略晶片襯墊2c的形成。此情形，在圖6的製造步驟中不形成晶片襯墊2c，而在圖7的製造步驟中將半導體晶片CH3直接設置於基材8即可。
此外，在實施方式3之半導體裝置1中，與實施方式1同樣地例示了在導電性層3等的上表面設置有鍍敷膜6之情形，但在實施方式3的半導體裝置1亦可應用如實施方式2般的重佈線層9a～9c。
以上，基於上述實施方式具體地說明本發明，但本發明並不受限於上述實施方式，在不背離其主旨的範圍內能進行各種變更。
即便例如在半導體晶片CH1、CH2的上下為顛倒之情形中，亦可應用本發明。其情形，閘極墊電極GP1、GP2及源極墊電極SP1、SP2分別設置於不同的晶片襯墊，並在汲極墊電極DP1、DP2上設置有導電性層3。亦可將印刷配線基板的配線或實施方式2之重佈線層9b、9c等適當地與各個晶片襯墊電性連接，藉此實現圖1的等效電路。
1:半導體裝置 2:金屬板 2a~2c:晶片襯墊 2d:引線端子 2f:厚膜區域 3:導電性層（柱） 4:導電性層（夾） 5:樹脂層 6:鍍敷膜 7:被動元件構件 8:基材 9a~9c:重佈線層 10:樹脂層 100:驅動電路 200:控制電路 AP1:墊電極 C1:電容器 CH1~CH3:半導體晶片 D1,D2:汲極 DP1,DP2:汲極墊電極 G1,G2:閘極 GP1,GP2:閘極墊電極 L1:線圈 Q1,Q2:MOS電晶體 S1,S2:源極 SP1,SP2:源極墊電極
圖1係表示實施方式1之DC／DC轉換器的等效電路圖。 圖2係表示實施方式1之半導體裝置的俯視圖。 圖3係表示實施方式1之半導體裝置的俯視圖。 圖4係表示實施方式1之半導體裝置的剖面圖。 圖5係表示實施方式1之半導體裝置的製造方法的剖面圖。 圖6係表示接續圖5之半導體裝置的製造方法的剖面圖。 圖7係表示接續圖6之半導體裝置的製造方法的剖面圖。 圖8係表示接續圖7之半導體裝置的製造方法的剖面圖。 圖9係表示接續圖8之半導體裝置的製造方法的剖面圖。 圖10係表示接續圖9之半導體裝置的製造方法的剖面圖。 圖11係表示接續圖10之半導體裝置的製造方法的剖面圖。 圖12係表示實施方式2之半導體裝置的剖面圖。 圖13係表示實施方式2之半導體裝置的製造方法的剖面圖。 圖14係表示接續圖13半導體裝置的製造方法的剖面圖。 圖15係表示接續圖14半導體裝置的製造方法的剖面圖。 圖16係表示實施方式3之半導體裝置的剖面圖。
1:半導體裝置
2a~2c:晶片襯墊
2d:引線端子
2f:厚膜區域
3:導電性層(柱)
4:導電性層(夾)
5:樹脂層
6:鍍敷膜
7:被動元件構件
AP1:墊電極
CH1~CH3:半導體晶片
DP1,DP2:汲極墊電極
GP1:閘極墊電極
SP1,SP2:源極墊電極

Claims (20)

  1. 一種半導體裝置，其具備： 第一晶片襯墊，其係由導電性材料組成； 第一半導體晶片，其係設置於前述第一晶片襯墊的上表面上；以及 第二半導體晶片， 前述第一半導體晶片具有：第一墊電極，其係形成於前述第一半導體晶片的上表面；以及第三墊電極，其係形成於前述第一半導體晶片的下表面且與前述第一晶片襯墊電性連接， 前述第二半導體晶片具有：第二墊電極，其係形成於前述第二半導體晶片的上表面， 在前述第一墊電極的上表面上，以與前述第一墊電極電性連接之方式設置有第一導電性層， 在前述第二墊電極的上表面上，以與前述第二墊電極電性連接之方式設置有第二導電性層， 前述第一晶片襯墊、前述第一半導體晶片、前述第二半導體晶片、前述第一導電性層及前述第二導電性層係以露出前述第一導電性層的上表面、前述第二導電性層的上表面及前述第一晶片襯墊的下表面之方式被第一樹脂層密封， 在前述第一導電性層及前述第二導電性層各自的上表面上，以與前述第一導電性層及前述第二導電性層電性連接之方式設置有一個以上的被動元件。
  2. 如請求項1之半導體裝置，其中， 進一步具備：第二晶片襯墊，其係由導電性材料組成，且與前述第一晶片襯墊物理性地分離， 前述第二半導體晶片設置於前述第二晶片襯墊的上表面上， 前述第一晶片襯墊、前述第一半導體晶片、前述第二半導體晶片、前述第一導電性層、前述第二導電性層及前述第二晶片襯墊係以露出前述第一導電性層的上表面、前述第二導電性層的上表面、前述第一晶片襯墊的下表面及前述第二晶片襯墊的下表面之方式被前述第一樹脂層密封。
  3. 如請求項1之半導體裝置，其中， 在前述第一導電性層及前述第二導電性層各自的上表面設置有由導電性材料組成之鍍敷膜，前述導電性材料係與前述第一導電性層及前述第二導電性層各自作為主體之材料不同， 前述一個以上的被動元件係透過前述鍍敷膜而與前述第一導電性層及前述第二導電性層電性連接。
  4. 如請求項1之半導體裝置，其中， 在前述第一導電性層的上表面上，以與前述第一導電性層電性連接之方式設置有第一重佈線層， 在前述第二導電性層的上表面上，以與前述第二導電性層電性連接之方式設置有第二重佈線層， 前述一個以上的被動元件係透過前述第一重佈線層及前述第二重佈線層而與前述第一導電性層及前述第二導電性層電性連接， 在俯視中，前述第一重佈線層延伸至離開前述第一導電性層之位置，前述第二重佈線層延伸至離開前述第二導電性層之位置。
  5. 如請求項4之半導體裝置，其中， 在前述第一晶片襯墊的下表面上，以與前述第一晶片襯墊電性連接之方式設置有第三重佈線層， 在俯視中，前述第三重佈線層延伸至離開前述第一晶片襯墊之位置。
  6. 如請求項4之半導體裝置，其中， 前述第一重佈線層及前述第二重佈線層各自以具有比前述第一墊電極及前述第二墊電極各自作為主體之材料更低片電阻值的導電性材料作為主體。
  7. 如請求項1之半導體裝置，其中， 前述第一導電性層及前述第二導電性層各自以具有比前述第一墊電極及前述第二墊電極各自作為主體之材料更低片電阻值的材料作為主體，且形成從前述第一墊電極及前述第二墊電極各自的上表面突出之柱體。
  8. 如請求項1之半導體裝置，其中， 前述第一導電性層、前述第二導電性層及前述第一樹脂層各自的上表面的位置，係在5μm以下的範圍內一致， 前述第一晶片襯墊及前述第一樹脂層各自的下表面的位置，係在5μm以下的範圍內一致。
  9. 如請求項1之半導體裝置，其中， 前述第一半導體晶片具有包含第一閘極電極、第一源極區域及第一汲極區域之第一MOS電晶體， 前述第一墊電極係與前述第一閘極電極電性連接，且為形成於前述第一閘極電極的上方之第一閘極墊電極， 前述第二半導體晶片具有驅動電路，前述驅動電路係用以從前述第二墊電極供給控制前述第一閘極電極的閘極電位之訊號。
  10. 如請求項1之半導體裝置，其中， 前述一個以上的被動元件係藉由一個以上的電阻元件、一個以上的線圈、一個以上的電容器或此等組合所構成。
  11. 一種半導體裝置的製造方法，其具備以下步驟： （a）步驟，其準備：金屬板，其係由導電性材料組成；第一半導體晶片，其具有形成於其上面之第一墊電極及形成於其下表面之第三墊電極；第二半導體晶片，其具有形成於其上面之第二墊電極；第一導電性層，其設置於前述第一墊電極的上表面上且與前述第一墊電極電性連接；以及第二導電性層，其設置於前述第二墊電極的上表面上且與前述第二墊電極電性連接； （b）步驟，其在前述（a）步驟後，選擇性地蝕刻前述金屬板，藉此形成第一晶片襯墊； （c）步驟，其在前述（b）步驟後，以前述第三墊電極與前述第一晶片襯墊電性連接之方式，在前述第一晶片襯墊的上表面上設置前述第一半導體晶片； （d）步驟，其在前述（c）步驟後，以覆蓋前述第一導電性層及前述第二導電性層各自的上表面之方式，藉由第一樹脂層將前述第一晶片襯墊、前述第一半導體晶片、前述第二半導體晶片、前述第一導電性層及前述第二導電性層密封； （e）步驟，其在前述（d）步驟後，研磨前述第一樹脂層，藉此使前述第一導電性層及前述第二導電性層各自的上表面從前述第一樹脂層露出； （f）步驟，其在前述（e）步驟後，使前述第一晶片襯墊的下表面從前述第一樹脂層露出；以及 （g）步驟，其在前述（f）步驟後，在前述第一導電性層及前述第二導電性層各自的上表面上，以使前述第一導電性層及前述第二導電性層電性連接之方式設置一個以上的被動元件。
  12. 如請求項11之半導體裝置的製造方法，其中， 在前述（b）步驟中，亦形成從前述第一晶片襯墊物理性地分離之第二晶片襯墊， 在前述（b）步驟後，前述第二半導體晶片設置於前述第二晶片襯墊的上表面上， 在前述（d）步驟中，前述第一晶片襯墊、前述第一半導體晶片、前述第二半導體晶片、前述第一導電性層、前述第二導電性層及前述第二晶片襯墊被前述第一樹脂層密封， 在前述（f）步驟中，前述第一晶片襯墊的下表面及前述第二晶片襯墊的下表面從前述第一樹脂層露出。
  13. 如請求項11之半導體裝置的製造方法，其中， 進一步具備：（h）步驟，其在前述（f）步驟與前述（g）步驟之間，在前述第一導電性層及前述第二導電性層各自的上表面設置鍍敷膜，前述鍍敷膜係由與前述第一導電性層及前述第二導電性層各自作為主體之材料不同的材料組成， 在前述（g）步驟中，前述一個以上的被動元件係透過前述鍍敷膜而與前述第一導電性層及前述第二導電性層電性連接。
  14. 如請求項11之半導體裝置的製造方法，其中， 進一步具備：（i）步驟，其在前述（f）步驟與前述（g）步驟之間，在前述第一導電性層的上表面上，以與前述第一導電性層電性連接之方式設置第一重佈線層，在前述第二導電性層的上表面上，以與前述第二導電性層電性連結之方式設置第二重佈線層， 在前述（g）步驟中，前述一個以上的被動元件係透過前述第一重佈線層及前述第二重佈線層而與前述第一導電性層及前述第二導電性層電性連接， 在俯視中，前述第一重佈線層延伸至離開前述第一導電性層之位置，前述第二重佈線層延伸至離開前述第二導電性層之位置。
  15. 如請求項14之半導體裝置的製造方法，其中， 進一步具備：（j）步驟，其在前述（f）步驟與前述（g）步驟之間，在前述第一晶片襯墊的下表面上，以與前述第一晶片襯墊電性連接之方式設置第三重佈線層， 在俯視中，前述第三重佈線層延伸至離開前述第一晶片襯墊之位置。
  16. 如請求項14之半導體裝置的製造方法，其中， 前述第一重佈線層及前述第二重佈線層各自以具有比前述第一墊電極及前述第二墊電極各自作為主體之材料更低片電阻值的材料作為主體。
  17. 如請求項11之半導體裝置的製造方法，其中， 前述第一導電性層及前述第二導電性層各自以具有比前述第一墊電極及前述第二墊電極各自作為主體之材料更低片電阻值的材料作為主體，且形成從前述第一墊電極及前述第二墊電極各自的上表面突出之柱體。
  18. 如請求項11之半導體裝置的製造方法，其中， 前述第一半導體晶片具有包含第一閘極電極、第一源極區域及第一汲極區域之第一MOS電晶體， 前述第一墊電極係與前述第一閘極電極電性連接，且為形成於前述第一閘極電極的上方之第一閘極墊電極， 前述第二半導體晶片具有驅動電路，前述驅動電路係用以從前述第二墊電極供給控制前述第一閘極電極的閘極電位之訊號。
  19. 如請求項11之半導體裝置的製造方法，其中， 前述一個以上的被動元件係藉由一個以上的電阻元件、一個以上的線圈、一個以上的電容器或此等組合所構成。
  20. 如請求項11之半導體裝置的製造方法，其中， 進一步具備：（k）步驟，其在前述（b）步驟和前述（c）步驟之間，在基材的上表面上設置包含前述第一晶片襯墊之前述金屬板， 前述（f）步驟係藉由去除前述基材而進行。
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