KR101834389B1 - 웨이퍼 레벨의 적층형 다이 패키지 - Google Patents

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Abstract

본 발명은 반도체 기판에 제조되는 제1 및 제2 개별 부품을 포함하는 IC 패키지를 제공한다. 제1 및 제2 개별 부품은 반도체 기판에서 서로 이웃해 위치할 수 있다. 집적회로 다이는 반도체 기판상에 실장될 수 있으며 제1 및 제2 개별 부품에 연결될 수 있다.

Description

웨이퍼 레벨의 적층형 다이 패키지{WAFER LEVEL STACK DIE PACKAGE}
본 발명은 웨이퍼 레벨의 적층형 다이 패키지에 관한 것이다.
셀룰러 폰, 휴대 정보 단말기(personal data assistant), 디지털 카메라, 랩톱 컴퓨터 등과 같은 전자 장치는 여러 개의 패키지화된 반도체 집적회로(IC) 칩과 상호접속용 기판에 조립된 표면 실장 부품을 포함하는 것이 일반적이다. 전자 장치에 더 많은 기능과 특성을 갖도록 하면서도 그 크기는 줄이고자 하는 시장 요구가 끊임없이 있어 왔다. 따라서, 상호접속용 기판의 설계, 사이즈, 및 조립에 대한 요구도 증가하고 있다. 조립 부품의 수가 늘어남에 따라, 기판 영역 및 비용이 증가하게 되고, 폼 팩터(form factor)를 소형화하고자 하는 요구도 증가한다.
본 발명은 집적회로(IC) 다이가 실장된 모노리식 회로(monolithic circuit)를 포함하는 IC 패키지를 제공하며, IC 다이의 위에 몰드 컴파운드(mold compound)를 위치시켜서 집적회로(IC) 패키지를 형성한다. 모노리식 회로는 반도체 기판에 서로 이웃하도록 위치시킨 제1 및 제2 개별 부품을 포함할 수 있다. IC 다이는 반도체 기판의 수동 면(passive side)에 실장될 수 있으며, 다수의 기판 쓰루 비아(through substrate via)에 의해 제1 및 제2 개별 부품에 연결될 수 있다. IC 패키지는 반도체 기판의 능동 면(active side)상에, IC 패키지를 상호접속용 기판에 실장하기 위한 다수의 본드 패드(bond pad)를 포함할 수 있다.
본 설명은 본 발명의 주제에 대한 개요를 제공하기 위한 것이다. 이것이 본 발명을 한정하는 것으로 해석되어서는 안 된다. 상세한 설명은 본 발명에 대한 정보를 추가로 제공하기 위한 것이다.
도면은 반드시 실측으로 되어 있지는 않으며, 유사한 부호는 유사한 요소를 나타내기도 한다. 도면 부호 중에서 첨자만 다른 것은 유사한 요소의 다른 예를 나타내기도 한다. 도면은 본 발명의 다양한 실시예를 나타내기 위한 예에 불과하며, 이를 제한하는 것으로 해석되어서는 안 된다.
도 1은 웨이퍼 레벨의 적층형 다이 IC 패키지의 예를 나타내는 단면도이다.
도 2는 도 1의 웨이퍼 레벨의 적층형 다이 IC 패키지의 하부 단면도이다.
도 3은 도 1의 웨이퍼 레벨의 적층형 다이 IC 패키지의 상부 단면도이다.
도 4는 단일의 반도체 웨이퍼에 제조되는 개별의 제1 및 제2 반도체의 예를 나타낸다.
도 5는 IC 패키지를 형성하는 동안 지지를 하기 위한 막 캐리어에 실장된 도 4의 반도체 웨이퍼의 예를 나타낸다.
도 6은 기판 쓰루 비아를 노출시키도록 박형화된 도 5의 반도체 웨이퍼의 예를 나타낸다.
도 7은 도 6의 반도체 웨이퍼에 부가된 패턴화된 전도층의 예를 나타낸다.
도 8은 도 7의 반도체 웨이퍼에 에칭에 의해 형성한 홈의 예를 나타낸다.
도 9는 절연용 갭을 형성하기 위한 전기 절연성 물질로 채운 도 8의 홈의 예를 나타낸다.
도 10은 도 9의 반도체 웨이퍼에 플립칩 실장된 IC 다이의 예를 나타낸다.
도 11은 도 10의 반도체 웨이퍼와 IC 다이의 주위에 배치된 전기 절연성 물질의 예를 나타낸다.
본 발명의 발명자들은 소형(compact)의 집적회로(IC) 패키지가 반도체 기판(예를 들어, 실리콘 웨이퍼)에 하나 이상의 개별 부품을 제조하고 반도체 기판상에 집적회로(IC) 다이(die)를 실장함으로써 형성될 수 있다는 것을 인식하였다. IC 다이는 전기 절연성 재료[예를 들어, 몰드 컴파운드(mold compound)]로 피복(cover)되고 다이싱 처리되어 IC 패키지를 형성할 수 있다. 예를 들어, IC 패키지는 상호접속용 기판(예를 들어, 인쇄 회로기판)에 플립칩 실장(flip-chip mount)하기 위한 다수의 콘택 영역(contact region)을 포함할 수 있다.
예를 들어, IC 패키지 내의 IC 다이는 반도체 기판의 수동 면(passive side)에 플립칩 실장되고 개별 부품에 전기적으로 결합된다. 반도체 기판은 반도체 기판의 능동 면(active side)에 위치한 다수의 콘택 영역과 개별 부품에 IC 다이를 전기적으로 결합시킬 수 있는 다수의 기판 쓰루 비아(through via)를 포함할 수 있다.
도 1은 IC 패키지(100)의 예를 개략적으로 나타내는 단면도이다. IC 패키지(100)는 반도체 기판(106)에 제조되는 제1 개별 부품(102)과 제2 개별 부품(104)을 포함할 수 있다. 다시 말해서, 제1 개별 부품(102) 및 제2 개별 부품(104)은 반도체 기판(106)과 함께 모노리식(monolithic) 집적회로를 형성한다. 반도체 기판(106)의 예로는 실리콘 웨이퍼(silicon wafer)를 포함할 수 있다. 반도체 기판(106)의 다른 예로서, 게르마늄, 갈륨 아세나이드, 실리콘 카빈, 또는 계층형 반도체 기판[예를 들어, 실리콘 온 인슐레이터(SOI: silicon on insulator)]을 포함할 수 있다. 일례로, 반도체 기판(106)은 공지의 방법으로 도핑 처리될 수 있다. 본 명세서에서 설명하는 바와 같이, 반도체 기판(106)은 능동 면(active side)(108)과 수동 면(passive side)(110)을 포함한다. 반도체 기판(106)의 능동 면(108)은 반도체 기판(106)의 표면 중에서 제1 개별 부품(102) 및 제2 개별 부품(104)이 제조되는 표면이다. 반도체 기판(106)의 수동 면(110)은 능동 면(108)과 반대 방향을 향하고 있다.
일례로, 제1 개별 부품(102) 및 제2 개별 부품(104)은 반도체 기판(106) 내에서 서로 이웃하고 있다. 반도체 기판(106)은 제1 개별 부품(102)과 제2 개별 부품(104) 사이에서 이들을 전기적으로 절연시키는 절연용 갭(isolation gap)(112)을 포함할 수 있다. 이 절연용 갭(112)은 반도체 기판(106)에 홈(groove)을 형성하도록 에칭을 행하고, 이 홈에 전기 절연 물질을 증착함으로써 형성할 수 있다. 전기 절연 물질의 예로는, 에폭시, 실리콘(silicone), 폴리이미드, 또는 이들 물질들 중 하나 이상을 조합한 것과 같은 몰드 컴파운드(mold compound)를 포함할 수 있다. 절연용 갭(112)의 폭(width)은 제1 개별 부품(102) 및 제2 개별 부품(104)에서의 전압(voltage)에 따라 다르게 할 수 있다. 특히, 제1 개별 부품(102) 또는 제2 개별 부품(104)에서의 전압이 높으면, 전기 절연 특성을 증가시키기 위해 절연용 갭(112)의 폭을 더 넓게 해야 한다.
IC 패키지(100)는 전도층(conductive layer)(116, 124)과 연결된 다수의 기판 쓰루 비아(through substrate via)(122)를 포함할 수 있다. 이들 전도층(116, 124)은 반도체 기판(106)의 능동 면(108)에 위치한 제1 개별 부품(102) 및 제2 개별 부품(104)을 반도체 기판(106)의 수동 면(110)에 있는 소자와 전기적으로 연결시킨다. 즉, 다수의 기판 쓰루 비아(122)[예를 들어, 반도체 기판(106)이 실리콘인 경우에는 쓰루 실리콘 비아(TSV: through silicon via)]는 반도체 기판(106)을 통해 능동 면(108)과 수동 면(110)을 전기적으로 연결한다. 다수의 기판 쓰루 비아(122)는 반도체 기판(106)을 관통하는 개구(aperture)를 에칭함으로써 각각 형성하고 이 개구 내에 전도성 물질을 증착함으로써 각각 형성될 수 있다. 전도성 물질의 예에는 텅스텐(tungsten)이 포함될 수 있다.
IC 패키지(100)는 반도체 기판(106)상에 실장되고 제1 개별 부품(102) 및 제2 개별 부품(104)에 전기적으로 결합된 IC 다이(die)(114)를 포함할 수 있다. IC 다이(114)와 제1 개별 부품(102) 및 제2 개별 부품(104)은 IC 패키지(100)용의 전기 회로를 형성할 수 있다. IC 다이(114)는 반도체 기판(106)의 수동 면(110)상에 실장될 수 있다. IC 다이(114)는 다수의 기판 쓰루 비아(122)에 의해 제1 개별 부품(102) 및 제2 개별 부품(104)에 전기적으로 연결된다.
패턴화된 제1 전도층(116)은 반도체 기판(106)의 수동 면(108)상에 배치될 수 있다. 패턴화된 제1 전도층(116)은 IC 다이(114)를 다수의 기판 쓰루 비아(122)에 전기적으로 연결시킨다. 패턴화된 제1 전도층은 IC 다이(114)상의 여러 개의 콘택을 연결시킬 수도 있다. 패턴화된 제1 전도층은 반도체 기판(106)의 수동 면(110)상에, 패턴화된 제1 전도층(116)의 일부가 IC 다이(114)와 반도체 기판(106) 사이에 위치하도록 해서 제조될 수 있다. 패턴화된 제1 전도층(116)은 IC 다이(114)를 다수의 기판 쓰루 비아(122)에 전기적으로 연결하기 위한 다수의 트레이스(trace)를 포함할 수 있다. 패턴화된 제1 전도층(116)은 IC 다이(114)를 패턴화된 제1 전도층(116)에 실장하고 전기적으로 연결하기 위한 다수의 전도성 영역(conductive region)[예를 들어, 본드 패드(bond pad)]을 포함할 수 있다. IC 다이(114)는 패턴화된 제1 전도층(116)에 플립칩 실장(flip chip mount)될 수 있다. IC 다이(114)를 패턴화된 제1 전도층(116)에 전기적 및 물리적으로 연결시키기 위해, 솔더 볼(solder ball)(118)의 볼 그리드 어레이(ball grid array)를 사용할 수 있다.
IC 다이(114)는 다수의 기판 쓰루 비아 중의 하나 이상의 쓰루 비아를 사용해서 제1 개별 부품(102) 및 제2 개별 부품(104)에 전기적으로 연결될 수 있다. IC 다이(114)는 기판 쓰루 비아(122)에 연결되는 패턴화된 제1 전도층(116)에 접속될 수 있다. 이어서, 기판 쓰루 비아(122)는 제1 개별 부품(102) 및 제2 개별 부품(104)에 연결될 수 있다. 반도체 기판(106)의 능동 면(108)상에, 다수의 기판 쓰루 비아(122)를 제1 개별 부품(102) 및 제2 개별 부품(104)에 연결시키기 위한 패턴화된 제2 전도층(124)을 제조할 수 있다.
IC 패키지(100)는 상호접속용 기판(예를 들어, 인쇄 회로기판)에 물리적으로 실장하고 전기적으로 결합하기 위한 다수의 전도성 영역을 포함할 수 있다. 이러한 다수의 전도성 영역은 패턴화된 제2 전도층(124) 중에서 외부로 노출된 부분이 될 수 있다. 패턴화된 제2 전도층(124)은 다수의 전도성 영역 중의 하나 이상의 영역에 IC 다이(114)를 전기적으로 연결시켜서 외부와 전기적으로 접속되도록 한다. IC 다이(114)가 반도체 기판(106)의 수동 면(110)에 연결된 것으로 도시하고 있지만, IC 다이(114)를 반도체 기판(106)의 능동 면(108)에 연결되도록 해도 되며, IC 패키지(100)를 상호접속용 기판에 연결시키기 위한 다수의 전도성 영역이 반도체 기판(106)의 수동 면(110)상에 위치하도록 해도 된다. IC 다이(114)용의 입출력 핀(input/output pin)은 다수의 기판 쓰루 비아(122) 중의 하나(또는 둘 이상)에 의해 콘택 영역(124)에 연결될 수 있다.
IC 다이(114)와 반도체 기판(106)의 수동 면(110) 중의 적어도 일부 위에 전기 절연성 물질(120)이 배치될 수 있다. 이 전기 절연성 물질(120)은 IC 다이(114)를 외부의 영향으로부터 전기적으로 절연시킨다. 이 전기 절연성 물질(120)은 에폭시, 실리콘(silicone), 폴리이미드 또는 이들 물질들 중 하나 이상의 조합 등과 같은 몰드 컴파운드를 포함할 수 있다. 전기 절연성 물질(120)은 IC 다이(114)의 뒷면(바닥 면)이 양호한 방열(thermal dissipation)을 위해 노출되도록 배치될 수 있다.
제1 개별 부품(102) 및 제2 개별 부품(104)은 트랜지스터를 포함할 수 있으며, IC 다이(114)는 트랜지스터용의 컨트롤러를 포함할 수 있다. 특히, 제1 개별 부품(102) 및 제2 개별 부품(104)은 IC 다이(114)와 함께 파워 컨버터(power converter)를 형성하는 하이 사이드(high-side) MOSFET(금속 산화 반도체 전계 효과 트랜지스터) 및 로우 사이드(low-side) MOSFET를 포함할 수 있다. 파워 컨버터의 예로는 벅 컨버터(buck converter)를 포함할 수 있다.
도 2는 도 1의 IC 패키지(100)의 예를 나타내는 바닥 단면도이다. 도 2는 패턴화된 제2 전도층(124)과 다수의 기판 쓰루 비아(122)를 포함하는 반도체 기판(106)의 능동 면(108)을 나타낸다. 패턴화된 제2 전도층(124)의 제1 소스 영역(source region)(202)은 하이 사이드 MOSFET의 소스(source)에 연결될 수 있다. 또한, 제2 소스 영역(204)이 로우 사이드 MOSFET의 소스에 연결될 수 있다.
하이 사이드 MOSFET 및 로우 사이드 MOSFET의 드레인(drain)은 반도체 기판(106)의 수동 면(110)에 연결시키기 위한 기판 쓰루 비아(122)에 연결될 수 있다. 하이 사이드 MOSFET의 드레인은 기판 쓰루 비아(122)의 제1 그룹[도면에서는 영역(206)으로 나타냄]에 연결되며, 로우 사이드 MOSFET의 드레인은 기판 쓰루 비아(122)의 제2 그룹[도면에서는 영역(208)으로 나타냄]에 연결될 수 있다. 패턴화된 제2 전도층(124)은 하이 사이드 소스(high-side source)를 로우 사이드 드레인(low-side drain)에 전기적으로 연결시킬 수 있다. 또한, 로우 사이드 트랜지스터의 드레인은 제1 소스 영역(202)에 전기적으로 연결될 수 있다. 제1 소스 영역(202)과 제2 소스 영역(204)은 대형의 표면 영역을 포함할 수 있다. 하이 사이드 MOSFET 및 로우 사이드 MOSFET의 소스에 연결된, 반도체 기판(106)의 능동 면(108)상의 대형의 표면 영역은 외부 본드 패드(예를 들어, 다수의 전도성 영역)를 배치하는 데에 유효한 대규모의 방열 영역에 기인한 양호한 방열 성능을 제공할 수 있다. 또한, 반도체 기판(106)의 능동 면(108)상에 다수의 전도성 영역을 위치시킴으로써, 하이 사이드 MOSFET 및 로우 사이드 MOSFET로부터 열을 유효하게 제거하기 위한 다수의 전도성 영역 부근에 하이 사이드 MOSFET 및 로우 사이드 MOSFET를 배치할 수 있게 된다.
도 2에 나타낸 바와 같이, 다수의 기판 쓰루 비아(122)(정방형으로 도시되어 있음)는 IC 다이(114)를 IC 패키지(100)의 외부 본드 패드(external bond pad)에 연결시키는 데에 사용된다. 또한, 도 2에는 절연용 갭(112)이 도시되어 있다. 이 절연용 갭(112)은 하이 사이드 MOSFET와 로우 사이드 MOSFET 사이에서 반도체 기판(106)을 가로질러 연장하는 홈(groove)을 포함할 수 있다. 도 2는 또한 하이 사이드 MOSFET의 게이트(gate)에 연결된 하이 사이드 게이트 영역(high-side gate region)(210)을 나타낸다. 로우 사이드 MOSFET의 게이트에 연결된 로우 사이드 게이트 영역(212)도 도시되어 있다.
도 3은 IC 패키지(100)의 수동 면(110)의 예를 나타내는 상부 단면도이다. 도 3은 반도체 기판(106)의 수동 면(110)상의 패턴화된 제1 전도층(116)을 나타낸다. 도 3에 나타낸 바와 같이, 기판 쓰루 비아(122)의 제1 그룹(206)은 패턴화된 제1 전도층(116)의 하이 사이드 드레인을 위한 제1 드레인 영역(302)에 연결된다. 이에 의해, 제1 드레인 영역(302)은 컨트롤러(114)[점선은 수동 면(110)상의 컨트롤러(114)의 위치를 나타냄]에 연결된다. 마찬가지로, 기판 쓰루 비아(122)의 제2 그룹(208)은 로우 사이드 드레인과 하이 사이드 소스를 위한 제2 드레인 영역(304)에 연결된다. IC 다이(114)는 영역(306)에서는 하이 사이드 MOSFET의 게이트에 결합되고 영역(308)에서는 로우 사이드 MOSFET의 게이트에 결합된다. IC 다이(114)는 게이트 영역(306, 308)에 의해 하이 사이드 MOSFET 및 로우 사이드 MOSFET를 제어할 수 있다.
도 4 내지 도 11은 IC 패키지(100) 등의 웨이퍼 레벨의 적층형 다이 IC 패키지를 제조하는 방법을 나타낸다. 도 4에서, 제1 개별 부품(102) 및 제2 개별 부품(104)은 단일의 반도체 웨이퍼[예를 들어, 기판(106)]로 제조된다. 제조 방법은 반도체 웨이퍼에 제1 및 제2 개별 반도체를 형성하기 위해, 반도체 웨이퍼를 제조 및 에칭하고 적절한 재료를 증착하는 다수의 공정을 포함할 수 있다. 능동 면(108)은 기판 쓰루 비아(122)를 형성하기 위해 금속(예를 들어, 텅스텐)을 에칭 및 증착함으로써 마감 처리(finish)된다. 다음으로, 능동 면(108)에 패턴화된 제2 전도층(124)을 부가한다. 도 5에서는, IC 패키지를 구성하는 동안 지지를 위한 막 캐리어(film carrier)(502)에 반도체 웨이퍼를 실장한다. 도 6에서는, 반도체 웨이퍼의 수동 면(110)을 박형화해서 기판 쓰루 비아(122)를 노출시킨다. 반도체 웨이퍼는 대략 25 마이크로미터(micrometer)까지 박형화될 수 있다. 도 7에서는, 반도체 기판(106)의 수동 면(110)에 패턴화된 제1 전도층(116)을 부가한다. 패턴화된 제1 전도층(116)을 부가하는 공정은 두꺼운 구리 금속을, 기판 쓰루 비아(122)에의 연결을 위한 영역과 드레인 영역(302, 304)을 위한 패턴으로 부가하는 공정을 포함할 수 있다. 도 8에서, 반도체 기판(106)에 형성하는 절연용 갭(112)을 위한 홈(802)은 제1 개별 부품(102)과 제2 개별 부품(104) 사이에, 반도체 기판(106)의 수동 면에서 플라즈마 에칭된다. 도 9에서는, 홈(802)을 전기 절연성 물질로 채워서 절연용 갭(112)을 형성한다. 이 전기 절연성 물질은 높은 강도의 에폭시 또는 높은 강도의 유리를 포함할 수 있다. 도 10에서는, IC 다이(114)를 반도체 기판(106)에 플립칩 실장한다. 도 11에서는, 전기 절연성 물질을 반도체 기판(106)의 수동 면(110)의 위와 IC 다이(114)의 주위에 증착한다. 도 4 내지 도 11에 나타낸 공정은 단일의 웨이퍼 상의 다수의 위치에서 완료되며, 이어서 웨이퍼를 소잉 처리해서 개별의 IC 패키지(100)를 생성한다.
추기 사항
이상의 상세한 설명은 상세한 설명의 일부를 구성하는 첨부 도면에 대한 참고를 포함한다. 도면들은, 실례로서, 본 발명의 실시할 수 있는 구체적인 실시예를 나타낸 것이다. 이들 실시예를 여기서는 "예"라고도 한다. 이러한 예들은 도시되거나 설명된 것 외의 요소를 포함할 수 있다. 그러나, 본 발명자들은 또한 도시되거나 설명된 요소만이 제공되는 예도 고려한다.
본 명세서에 언급된 모든 간행물, 특허, 및 특허문헌은 원용에 의해 각기 포함되는 것처럼, 그 전체가 원용에 의해 여기에 포함된다. 본 명세서와 원용에 의해 포함되는 상기한 문헌들 사이에 사용이 불일치하는 경우, 포함되는 문헌(들)의 용법은 본 명세서의 용법에 대한 보충으로 생각되어야 하며, 양립할 수 없는 불일치의 경우, 본 명세서에서의 사용이 지배한다.
본 명세서에서, "하나"라는 용어는, 특허문헌에 공통인 것처럼, 다른 경우들이나 "적어도 하나" 또는 "하나 이상"의 사례 또는 사용과 관계없이 하나 또는 하나 이상을 포함하기 위해 사용된다. 본 명세서에서, "또는"이라는 용어는 비배타적인 것, 즉 달리 명시되지 않는 한, "A 또는 B"는 "B가 아니라 A", "A가 아니라 B", 그리고 "A 및 B"를 가리키기 위해 사용된다. 또한 아래의 특허청구범위에서, "포함하는"이라는 용어는 제한을 두지 않는 것이다, 즉, 특허청구범위에서 이 용어 앞에 열거된 것 이외의 요소들을 포함하는 시스템, 디바이스, 물품, 또는 프로세스가 여전히 특허청구범위 내에 포함되는 것으로 간주된다. 게다가, 아래의 특허청구범위에서 "제1", "제2", 및 "제3" 등의 용어는 단지 라벨로서 사용된 것이고, 그 대상에 수치적 요건을 부가하기 위한 것은 아니다.
본 명세서에서, 재료 또는 IC 재료와 같은 제1 요소가 제2 요소의 "위"(예를 들어, 위에 실장)에 있다는 것은, 제1 요소가 제2 요소의 위에 직접 있을 수 있다는 것뿐만 아니라, 중간의 요소가 개재될 수 있다는 것을 의미한다. 본 명세서에서, 층, 영역, 기판 등의 제1 요소가 제2 요소에 "결합" 또는 "연결"된다는 것은 제1 요소가 제2 요소에 직접 연결되는 것 또는 하나 이상의 중간 요소가 개재될 수 있다는 것을 의미한다. 이에 대하여, 제1 요소가 다른 요소의 "바로 위" 또는 "직접 결합"된다는 것은 중간 요소가 개재되지 않았다는 것을 의미할 수 있다.
여기에 기재된 방법 예들은 적어도 부분적으로 기계 또는 컴퓨터로 구현될 수 있다. 일부 예들은 이상의 예들에서 설명한 바와 같은 방법들을 수행하기 위한 전자 디바이스를 구성하도록 동작되는 명령어로 부호화된 컴퓨터로 판독 가능한 매체 또는 기계로 판독 가능한 매체를 포함할 수 있다. 이러한 방법들의 구현은, 마이크로코드, 어셈블리 언어 코드, 고레벨 언어 코드 등과 같은, 코드를 포함할 수 있다. 이러한 코드는 각종 방법들을 수행하기 위한, 컴퓨터로 판독 가능한 명령어를 포함할 수 있다. 상기 코드는 컴퓨터 프로그램 제품의 일부를 구성할 수 있다. 뿐만 아니라, 상기 코드는, 예를 들어 실행하는 동안이나 다른 시간에, 하나 이상의 휘발성 또는 비휘발성의 실재하는 컴퓨터로 판독 가능한 매체 상에 실재적으로 저장될 수 있다. 이러한 실재하는 컴퓨터로 판독 가능한 매체의 예에는 하드 디스크, 착탈 가능한 자기 디스크, 착탈 가능한 광 디스크(예컨대, 컴팩트 디스크 및 디지털 비디오 디스크), 자기 카세트, 메모리 카드 또는 스틱, RAM, ROM, 등을 포함할 수 있지만, 이에 한정되는 것은 아니다.
이상의 기재는 설명하기 위한 것이고, 한정하려는 것은 아니다. 예를 들면, 전술한 예들(또는 하나 이상의 그 측면들)은 서로 조합하여 사용될 수 있다. 예를 들면 해당 기술분야의 당업자가 이상의 기재를 검토함에 따라, 다른 실시예를 사용할 수 있다. 요약서는 37 C.F.R, §1.72(b)에 따라 독자로 하여금 개시된 기술 내용을 신속하게 알 수 있도록 하기 위해 제공된다. 요약서는 청구항들의 범위 또는 의미를 해석하거나 한정하는 데 사용되지 않을 것이라는 이해를 바탕으로 제출된다. 또한, 이상의 상세한 설명에서, 여러 특징을 함께 그룹으로 묶어 개시내용을 간단하게 할 수 있다. 이것은 청구되지 않은 개시된 특징은 모든 청구항에 필수적임을 의미하는 것으로 해석되어서는 안 된다. 오히려, 발명의 내용은 특정 개시된 실시예의 모든 특징 이내 있을 수 있다. 따라서, 다음의 특허청구범위는, 개별 실시예인 그 자체에 의거하는 각 청구항과 함께, 발명을 실시하기 위한 구체적인 내용에 포함되며, 그러한 실시예들은 여러 조합 또는 순열로 서로 조합될 수 있다. 본 발명의 범위는 청구항들의 등가물의 전 범위와 함께, 첨부된 특허청구범위를 참조하여 정해져야 한다.

Claims (13)

  1. 능동 면(active side) 및 상기 능동 면의 반대 측에 있는 수동 면(passive side)을 포함하는 반도체 기판(semiconductor substrate);
    상기 반도체 기판의 능동 면에 제조되는 제1 개별 부품;
    상기 반도체 기판의 능동 면에 제조되며, 상기 제1 개별 부품과 이웃해서 위치하는 제2 개별 부품; 및
    상기 반도체 기판의 수동 면 상에 실장되며 상기 제1 개별 부품 및 상기 제2 개별 부품에 연결되는 집적회로(IC) 다이(die)
    를 포함하는 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 장치는 다수의 기판 쓰루 비아(through substrate via)를 더 포함하고,
    상기 다수의 기판 쓰루 비아 중의 제1 기판 쓰루 비아는 상기 제1 개별 부품에 연결되고, 제2 기판 쓰루 비아는 상기 제2 개별 부품에 연결되며,
    상기 장치는 상기 반도체 기판의 수동 면상에 위치하는 패턴화된 전도층(patterned conductive layer)을 더 포함하고, 상기 패턴화된 전도층은 상기 제1 기판 쓰루 비아 및 제2 기판 쓰루 비아에 연결되고, 상기 IC 다이는 상기 패턴화된 전도층에 의해 상기 제1 기판 쓰루 비아 및 상기 제2 기판 쓰루 비아에 연결되는, 장치.
  4. 제3항에 있어서,
    상기 장치는 상기 반도체 기판의 능동 면상에, 외부 상호접속용 기판에 연결하기 위한 다수의 전도성 영역(conductive region)을 더 포함하며, 상기 다수의 기판 쓰루 비아 중의 하나 이상의 기판 쓰루 비아는 상기 IC 다이를 상기 다수의 전도성 영역 중의 하나 이상의 전도성 영역에 연결하는, 장치.
  5. 제3항 또는 제4항에 있어서,
    상기 제1 개별 부품은 제1 트랜지스터를 포함하며, 상기 제2 개별 부품은 제2 트랜지스터를 포함하고,
    상기 IC 다이는 상기 장치가 파워 컨버터(power converter)로서 동작하도록 상기 제1 및 제2 트랜지스터의 동작을 제어하기 위한 컨트롤러(controller)를 포함하고,
    상기 제1 기판 쓰루 비아 및 상기 제2 기판 쓰루 비아는 상기 제1 트랜지스터의 소스(source)를 상기 제2 트랜지스터의 드레인(drain)에 연결하는, 장치.
  6. 제1항, 제3항 또는 제4항에 있어서,
    상기 장치는 상기 제1 개별 부품과 상기 제2 개별 부품 사이에서 상기 반도체 기판에 형성되는 절연용 갭(isolation gap)을 더 포함하며,
    상기 절연용 갭은 상기 반도체 기판에 에칭에 의해 형성되는 홈(groove)과 상기 홈에 증착시키는 절연 물질(insulator)을 포함하는, 장치.
  7. 반도체 기판에 제1 개별 부품 및 상기 제1 개별 부품과 이웃해서 위치하는 제2 개별 부품을 제조하는 단계로서, 상기 반도체 기판은 상기 제1 개별 부품 및 제2 개별 부품을 구비하는 능동 면을 포함하는, 제조 단계; 및
    상기 반도체 기판의 능동 면의 반대 측에 있는 수동 면 상에, 상기 제1 개별 부품 및 상기 제2 개별 부품에 연결되는 집적회로(IC) 다이를 실장하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 방법은 상기 반도체 기판에 다수의 기판 쓰루 비아를 제조하는 단계를 더 포함하며,
    상기 다수의 기판 쓰루 비아 중의, 제1 기판 쓰루 비아는 상기 제1 개별 부품에 연결되고, 제2 기판 쓰루 비아는 상기 제2 개별 부품에 연결되며, 제3 기판 쓰루 비아는 상기 IC 다이에 연결되는, 방법.
  9. 제8항에 있어서,
    상기 방법은, 상기 반도체 기판의 수동 면 상에, 상기 다수의 기판 쓰루 비아 중의 하나 이상의 쓰루 비아에 연결되는 패턴화된 전도층(patterned conductive layer)을 증착하는 단계를 더 포함하며,
    상기 IC 다이를 실장하는 단계는 상기 IC 다이를 상기 패턴화된 전도층에 연결시키는 단계를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 패턴화된 전도층을 증착하는 단계는, 상기 제1 개별 부품에 연결된 상기 제1 기판 쓰루 비아를 상기 IC 다이에 연결하는 단계와, 상기 제2 개별 부품에 연결된 상기 제2 기판 쓰루 비아를 상기 IC 다이에 연결하는 단계를 포함하는, 방법.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 반도체 기판의 상기 제1 개별 부품 및 제2 개별 부품 사이에 홈(groove)을 에칭하는 단계; 및
    상기 홈에 절연 재료를 증착하는 단계를 더 포함하는 방법.
  12. 능동 면(active side) 및 수동 면(passive side)을 갖는 실리콘 웨이퍼(silicon wafer);
    상기 실리콘 웨이퍼의 능동 면에 제조되는 하이 사이드 트랜지스터(high side transistor);
    상기 실리콘 웨이퍼의 능동 면에 제조되며, 상기 하이 사이드 트랜지스터에 이웃해서 위치하는 로우 사이드(low side) 트랜지스터;
    상기 실리콘 웨이퍼의 상기 하이 사이드 트랜지스터 및 상기 로우 사이드 트랜지스터 사이에 형성되는 절연용 갭(isolation gap);
    상기 하이 사이드 트랜지스터의 드레인(drain)에 연결되는 제1 쓰루 실리콘 비아(through silicon via) 및 상기 로우 사이드 트랜지스터의 드레인에 연결되는 제2 쓰루 실리콘 바이를 포함하는 다수의 쓰루 실리콘 비아;
    상기 실리콘 웨이퍼의 수동 면상에 증착되는 패턴화된 전도층(patterned conductive layer);
    상기 실리콘 웨이퍼의 수동 면에 실장되며 상기 패턴화된 전도층에 연결되고, 상기 하이 사이드 트랜지스터 및 상기 로우 사이드 트랜지스터용의 컨트롤러(controller)를 구비하는 집적회로(IC) 다이;
    상기 실리콘 웨이퍼의 수동 면 중의 적어도 일부와 상기 IC 다이의 위에 배치되는 전기 절연성 재료; 및
    상기 실리콘 웨이퍼의 능동 면 상에 위치해서 인쇄 회로기판에의 연결을 위한 다수의 본드 패드(bond pad)
    를 포함하며,
    상기 제1 및 제2 쓰루 실리콘 비아를 상기 IC 다이에 연결시키는 상기 패턴화된 전도층에 의해 제1 및 제2 개별 부품이 상기 IC 다이에 연결되고,
    상기 다수의 본드 패드 중의, 하나 이상의 본드 패드가 상기 하이 사이드 트랜지스터에 연결되며, 하나 이상의 본드 패드가 상기 로우 사이드 트랜지스터에 연결되고, 하나 이상의 본드 패드가 상기 IC 다이에 연결된 쓰루 실리콘 비아에 연결된, 파워 컨버터.
  13. 제12항에 있어서,
    상기 다수의 본드 패드는 인쇄 회로기판에 플립칩 실장(flip-chip mount)을 위한 구성을 갖는, 파워 컨버터.
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