KR20130094234A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20130094234A
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KR
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metal plate
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semiconductor chip
pad
drain
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KR1020130013152A
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토모아키 우노
테츠야 가와시마
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

[과제] 종래의 DC-DC 컨버터등의 전원 회로에 이용하는 반도체 장치는, 방열성이나 소형화에 문제가 있다. 특히 소형화한 다음의 방열성 등에 문제가 있다.
[해결 수단] 반도체 장치는, 1 주면을 가지며, 그 1 주면에 복수의 MIS형 FET가 형성된 반도체 칩의 상기 1 주면 위를, 빗살형상을 가지는 복수의 금속판 배선으로 덮고, 상기 빗살부가 상기 1 주면 위에 있어서, 교대로 평면 배치되고, 또한 상기 복수의 금속판 배선은 복수의 단자에 전기적으로 접속되는 구조로 하는 것이다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치에 관한, 예를 들면 전원 회로에 이용하는 반도체 장치에 적용하는 유효한 기술에 관한 것이다.
전원 회로로서 넓게 이용되는 DC-DC 컨버터는, 하이 사이드(high side) 스위치와 로우 사이드(low side) 스위치와 그것들을 구동하는 드라이버(구동 회로)와 드라이버를 제어하는 제어 회로 등으로 구성된다. 하이 사이드 스위치와 로우 사이드 스위치의 각각은 파워 MOSFET(Metal　Oxide　Semiconductor　Field　Effect　Transistor)가 사용된다. 또한, 하이 사이드 스위치를 제어용 스위치, 그리고 로우 사이드 스위치를 동기용 스위치라고도 한다.
이러한 DC-DC 컨버터 등의 전원 회로에 이용되는 반도체 장치에 있어서, 소형화나 배선 인덕턴스 저감을 목적으로 하는 것으로서 예를 들면, 다음과 같은 기술이 제안되고 있다.
(1) 일본 특개 2005-203584호 공보(특허 문헌 1) 하이 사이드 스위치용의 파워 MOSFET와 하이 사이드 스위치용의 파워 MOSFET를 구동하는 드라이버 회로와 로우 사이드 스위치용의 파워 MOSFET를 구동하는 드라이버 회로를 1개의 반도체 칩에 형성한다. 로우 사이드 스위치용의 파워 MOSFET를 별도의 칩에 형성한다. 이들 2개의 반도체 칩을 1개의 패키지에 수납한다.
(2) 일본 특개 2010-16035호 공보(특허 문헌 2) 하이 사이드 스위치용의 파워 MOSFET와 로우 사이드 스위치용의 파워 MOSFET와 이들의 드라이버와 제어 회로를 1개의 반도체 기판에 형성한다.
[특허 문헌 1] 일본 특개 2005-203584호 공보
[특허 문헌 2] 일본 특개 2010-16035호 공보
특허 문헌 1에는, 공보의 도 8 ~ 도 12의 시스템의 예에 대해서, 배선 인덕턴스, 온 저항, 소형화, 방열성의 각 파라미터의 평가가 상기 공보의 도 13에 기재되어 있다. 이 도 13으로부터도 알 수 있듯이, 특허 문헌 1의 도 8, 도 10, 및 도 12의 세 개의 예는 방열성에 문제가 있다. 또한, 도 9의 예는 방열성은 그런대로 이지만 소형화 등에 문제가 있다. 도 11의 예는 소형화에 문제가 있다.
다음에, 특허 문헌 2는, 하이 사이드 스위치용 파워 MOSFET와 로우 사이드 스위치용 파워 MOSFET 및 이들의 드라이버 등을 1개의 반도체 기판에 어떻게 배치해 형성하는지가 기재되어 있는 것뿐이고, 방열성의 문제등은 고려되어 있지 않다.
그 밖의 과제와 신규한 특징은, 본 명세서의 기재 및 첨부 도면으로부터 밝혀질 것이다.
하나의 실시의 형태에 의한 반도체 장치는, 1 주면(主面)을 갖고, 그 주면에 복수의 MIS형 FET가 형성된 반도체 칩의 상기 1 주면 상(上)은, 빗살형상을 가지며, 그 빗살형상이 교대로 평면 배치되는 복수의 금속판 배선으로 덮는 구조로 하는 것이다.
상기 하나의 실시의 형태에 의하면, 소형화한 다음, 방열성이 개선되는 반도체 장치를 얻을 수 있다.
[도 1] 실시의 형태 1에 관한 반도체 장치를 나타내는 사시도이다.
[도 2] 실시의 형태 1에 관한 반도체 장치의 단면 사시도이다.
[도 3] 실시의 형태 1에 관한 반도체 칩의 사시도이다.
[도 4] 도 3에 나타내는 반도체 칩 표면을 위에서 본 평면도(a) 및 그 단면도(b)이다.
[도 5] 도 1에 나타내는 반도체 장치를 수지로 봉지한 경우의 외관을 나타내는 도이다.
[도 6] 도 5에 나타내는 반도체 장치의 외관을 나타내는 도이며, (a)는 평면도, (b)는 저면도이다.
[도 7] 도 6(a)에 나타내는 반도체 장치를 A-A'로 절단한 단면도이다.
[도 8] 도 1~도 7에 나타내는 반도체 장치를 DC-DC컨버터에 이용한 경우의 등가 회로도이다. 　
[도 9] 실시의 형태 1에 관한 반도체 칩의 각 단자의 접속 관계를 설명하는 원리적인 개략 단면도이다.
[도 10] 도 1~도 7에 나타내는 반도체 장치를 배선 기판에 실장해 DC-DC컨버터를 구성한 경우의 실장 상태를 나타내는 도이다.
[도 11] 실시의 형태 1에 있어서의 반도체 장치의 제조 방법을 나타내는 (a) 공정의 단면도이다.
[도 12] 실시의 형태 1에 있어서의 반도체 장치의 제조 방법을 나타내는 (b) 공정의 단면도이다.
[도 13] 실시의 형태 1에 있어서의 반도체 장치의 제조 방법을 나타내는 (c) 공정의 단면도이다.
[도 14] 실시의 형태 1에 있어서의 반도체 장치의 제조 방법을 나타내는 (d) 공정의 단면도이다.
[도 15] 실시의 형태 1에 있어서의 반도체 장치의 제조 방법을 나타내는 (e) 공정의 단면도이다.
[도 16] 실시의 형태 1에 있어서의 반도체 장치의 제조 방법을 나타내는 (g) 공정의 단면도이다.
[도 17] 제조 방법의 (g) 공정을 보충하는 공정 단면이다.
[도 18] 실시의 형태 2에 관한 반도체 장치를 나타내는 사시도이다.
[도 19] 실시의 형태 3에 관한 반도체 장치를 나타내는 사시도이다.
[도 20] 도 19의 반도체 장치를 수지로 봉지한 경우의 외관을 나타내는 도이다.
[도 21] 도 20에 나타내는 반도체 장치는 (a) 평면도, (b) 저면도이다.
[도 22] 도 19~도 21에 나타내는 반도체 장치를 DC-DC 컨버터에 이용한 경우의 등가 회로도이다.
[도 23] 실시의 형태 4에 관한 수지 봉지형 반도체 장치를 나타내는 사시도이다.
[도 24] 실시의 형태 5에 관한 반도체 장치를 나타내는 사시도이다.
[도 25] 도 24의 반도체 장치를 수지로 봉지한 경우의 외관을 나타내는 도이다.
[도 26] 도 25에 나타내는 반도체 장치는 (a) 평면도, (b) 저면도이다.
[도 27] 실시의 형태 6에 관한 반도체 장치를 나타내는 사시도이다.
이하, 도면을 참조하면서, 실시의 형태에 대해 상세하게 설명한다.
이하의 실시의 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시의 형태로 분할하여 설명한다. 그러나, 특히 명시했을 경우를 제외하고는, 그것들은 서로 무관한 것이 아니고, 한편은 다른 편의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또, 이하의 실시의 형태에 있어서, 요소의 수(數) 등(개수, 수치, 양, 범위 등을 포함한다)을 언급하는 경우, 그 특정의 수로 한정되는 것이 아니고, 특정의 수 이상이라도 이하라도 좋다. 다만, 특히 명시한 경우 및 원리적으로 분명하게 특정의 수로 한정되는 경우 등을 제외하다.
또한, 이하의 실시의 형태에 있어서, 그 구성요소(요소 스텝 등도 포함한다)는, 특히 명시한 경우 및 원리적으로 분명하게 필수라고 생각할 수 있는 경우 등을 제외하고는, 반드시 필수의 것은 아니다. 마찬가지로 이하의 실시의 형태에 있어서, 구성요소 등의 형상, 위치 관계 등을 언급할 때는, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 다만, 특히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 생각할 수 있는 경우 등은 제외한다. 이것은, 상기 수(數)등(개수, 수치, 양, 범위 등을 포함한다)에 대해서도 마찬가지이다.
또한, 실시의 형태를 설명하기 위한 전도(全圖)에 있어서, 동일한 기능을 가지는 부재(部材)에는 동일 또는 관련되는 부호를 붙이고, 그 반복의 설명은 생략한다. 또, 이하의 실시의 형태에서는, 특히 필요한 때 이외에는 동일 또는 동일한 부분의 설명을 원칙으로서 반복하지 않는다.
＜실시의 형태 1＞　도 1은, 실시의 형태 1에 관한 반도체 장치를 나타내는 사시도 (a)이며, (b)는 다음에 설명하는 도 2에 기재되는 개소를 점선으로 나타내 보인 반도체 장치의 사시도이다. 또한 도 1은 봉지 수지를 없앤 상태의 반도체 장치를 나타낸 도이다.
도 1에 나타내듯이, 반도체 장치(1)는, 1 개의 반도체 칩(2)과 제1의 금속판 배선(3)과 제2의 금속판 배선(4)과 제3의 금속판 배선(5)과 입력 단자(6)와 출력 단자(7)와 접지 단자(8)와 제1의 게이트 단자(9)와 제2의 게이트 단자(10)와 히트 싱크(11)와 본딩 와이어(14, 15)를 가진다. 반도체 칩(2)은 제1의 게이트 전극 패드(하이 사이드 게이트 전극 패드)(12)와 제2의 게이트 전극 패드(로우 사이드 게이트 전극 패드)(13)를 가진다.
반도체 칩(2)의 외측으로부터 반도체 칩(2)의 1 주면 상에 연장하는 빗살형상의 제1의 금속판 배선(3), 빗살형상의 제2의 금속판 배선(4), 빗살형상의 제3의 금속판 배선(5)이 각각 형성되고 있다. 제1의 금속판 배선(3)은 빗살부분(3a, 3b)을 가지며, 제2의 금속판 배선(4)은 빗살부분(4a, 4b, 4c, 4d)을 가지고, 제3의 금속판 배선(5)은 빗살부분(5a, 5b, 5c)을 각각 가진다.
제1의 금속판 배선(3), 제2의 금속판 배선(4), 제3의 금속판 배선(5) 각각의 빗살부분이 교대로 평면 배치되어 반도체 칩(2)의 1 주면 상을 덮고 있다. 또한, 제1의 금속판 배선(3)의 반도체 칩(2)의 외측에 위치하는 부분은 입력 단자(6)에 전기적으로 접속되고 있다. 제2의 금속판 배선(4)의 반도체 칩(2)의 외측에 위치하는 부분은 출력 단자(7)에 전기적으로 접속되고 있다. 제3의 금속판 배선(5)의 반도체 칩(2)의 외측에 위치하는 부분은 접지 단자(8)에 전기적으로 접속되고 있다. 입력 단자(6), 출력 단자(7), 접지 단자(8)은 각각 반도체 칩(2)의 외측에 위치하도록 배치하고 있다.
또, 제1의 게이트 전극 패드(12)는, 반도체 칩(2)의 외측에 위치하고 있는 제1의 게이트 단자(하이 사이드 게이트 단자)(9)에 본딩 와이어(14)에 의해 접속하고 있다. 제2의 게이트 전극 패드(13)도 반도체 칩(2)의 외측에 위치하고 있는 제2의 게이트 단자(로우 사이드 게이트 단자)(10)에 본딩 와이어(15)에 의해 접속하고 있다.
또한, 반도체 칩(2)의 1 주면과는 반대측의 다른 주면(반도체 칩(2)의 이면)에는 히트 싱크(11)로서 이용되는 한 장의 판(一枚板)의 프레임이 접속되고 있다.
제1의 금속판 배선(3), 제2의 금속판 배선(4), 제3의 금속판 배선(5), 히트 싱크(11), 입력 단자(6), 출력 단자(7), 접지 단자(8)는, 예를 들어 동(Cu) 판을 이용해, 프레스 또는 에칭에 의해 가공하여 이용한다.
본딩 와이어(14, 15)는 금 와이어를 이용하지만, 알루미늄 와이어 또는 동 와이어이여도 좋다.
반도체 칩(2)은, 평면 형상이 장방형을 가지고 있지만, 정방형이어도 좋다. 즉, 평면 형상으로 4개의 변을 가지는 것이면 좋다.
도 2(a)는, 반도체 장치(1)로부터 도 1의 (b)의 점선으로 나타내 보이는 개소를 도출하여, 흰색 화살표 방향에서 본 단면 사시도이다. 도 2(b)는, 도 2(a)에 나타내는 반도체 장치(1)의 금속판 배선의 빗살부분(3a, 3b, 4a, 4b, 4c, 5a, 5b)을 없앤 상태(반도체 칩(2))를 나타내는 단면 사시도이다. 또한 도 2에서는 도 1으로 나타내 보인 히트 싱크(11)는 생략하고 있다.
도 2(b)에 나타내듯이, 반도체 칩(2)에 하이 사이드(제어용) 스위치(T1) 및 로우 사이드(동기용) 스위치(T2)가 각각 파워 MISFET(Metal　Insulater　Semiconductor　Field　Effect　Transistor)로 형성되고 있다. 하이 사이드 스위치(T1)를 구성하는 파워 MISFET는 소스 전극(20)과 드레인 전극(22)과 게이트 전극(24)을 반도체 칩의 표면측(동일면측)에 가진다. 로우 사이드 스위치(T2)를 구성하는 파워 MISFET는 소스 전극(21)과 드레인 전극(23)과 게이트 전극(25)을 반도체 칩의 표면측(동일면측)에 가진다. 이러한 파워 MISFET는 횡형의 파워 MISFET라고도 한다. 도 2에서는, 하이 사이드 스위치(T1)와 로우 사이드 스위치(T2)와의 양쪽 모두가 n채널형의 파워 MISFET인 예를 나타내고 있다. 그러나, 하이 사이드 스위치(T1)는 p채널형의 파워 MISFET에서, 로우 사이드 스위치(T2)는 n채널형의 파워 MISFET 이여도 좋다.
MISFET는, MOS(Metal　Oxide　Semiconductor)형의 FET여도 좋다. MISFET 및 MOSFET의 게이트 전극은, 폴리 실리콘 등의 도체이면 좋고, 반드시 금속(metal)일 필요는 없다.
하이 사이드(제어용) 스위치는 하이 사이드 MISFET 또는 하이 사이드 MIS형 FET라고도 하고, 로우 사이드(동기용) 스위치는 로우 사이드 MISFET 또는 로우 사이드 MIS형 FET라고도 한다.
도 2로부터 알 수 있듯이, 반도체 칩(2)에 형성된 하이 사이드 스위치(T1) 및 로우 사이드 스위치(T2) 위에는, 제1, 제2, 제3의 금속판 배선(3, 4, 5) 각각의 빗살부분(3a, 3b, 4a, 4b, 4c, 5a, 5b)이 덮고 있다. 도 1로 나타내 보인 빗살부분(4d, 5c)은 도시하고 있지 않다.
빗살부분(3a, 3b, 4a, 4b, 4c, 5a, 5b)은, 소스 패드(26, 27) 및 드레인 패드(28, 29)를 개입시켜 하이 사이드 스위치(T1) 및 로우 사이드 스위치(T2)에 접속되고 있다.
빗살형상 부분(3a, 3b, 4a, 4b, 4c, 5a, 5b)을 가지는 제1, 제2, 제3의 금속판 배선(3, 4, 5) 각각은, 도 2의 단면에 있어서, 폭(단면 왼쪽에서 오른쪽에 따르는 횡방향)은 예를 들면 0.3 mm 이상, 두께(단면 세로 방향)는 예를 들면 50 ㎛이상이 바람직하다.
도 2로부터 알 수 있듯이, 소스 전극(20)과 드레인 전극(22)과 게이트 전극(24)의 위에 소스 패드(26)와 드레인 패드(28)가 형성되고 있다. 소스 전극(21)과 드레인 전극(23)과 게이트 전극(25)의 위에는 소스 패드(27)와 드레인 패드(29)가 형성되고 있다. 그리고, 소스 패드(26)와 드레인 패드(28) 상에는 빗살부분(3a, 3b, 4a, 4b)과의 접속을 위한 반전(半田) 범프(30)가 복수로 형성되고 있다. 또한 소스 패드(27)와 드레인 패드(29) 상에는 빗살형상 부분(4b, 4c, 5a, 5b)과의 접속을 위한 반전 범프(31)가 복수로 형성되고 있다.
반도체 칩(2)의 소스 패드(26, 27) 및 드레인 패드(28, 29)는, 제1, 제2, 제3의 금속판 배선(3, 4, 5) 아래에 위치하여 제1, 제2, 제3의 금속판 배선(3, 4, 5)을 횡단하는 방향으로 연장하여 배치하고 있다. 소스 패드(26, 27) 및 드레인 패드(28, 29)는 예를 들면 알루미늄(Al)으로 구성하지만, 동(Cu)으로 구성해도 좋다.
또, 반전 범프(30, 31)는 금(Au) 볼 이나 동(Cu) 볼이여도 좋다.
소스 패드(26, 27) 및 드레인 패드(28, 29)는 도 3의 단면에 있어서, 폭(단면 안쪽 방향)은 예를 들면 0.1 mm ~ 0.4 mm, 두께(단면 세로 방향)는 예를 들면 1 ㎛ ~ 10 ㎛ 이다.
또한, 하이 사이드 스위치(T1)의 소스 영역(S1), 드레인 영역(D1)은 N-형 웰 영역(18a) 내에 형성되어, 로우 사이드 스위치(T2)의 소스 영역(S2), 드레인 영역(D2)은 N-형 웰 영역(18b) 내에 각각 형성되고 있다.
그리고, 하이 사이드 스위치(T1)의 소스 영역(S1)은 N-형 웰 영역(18a) 내에 형성된 P-형 웰 영역(19a) 내에, 로우 사이드 스위치(T2)의 소스 영역(S2)은 N-형 웰 영역(18b) 내에 형성된 P-형 웰 영역(19b) 내에 각각 형성되고 있다.
그리고, 소스 영역(S1) 상에는 소스 전극(20)이, 소스 영역(S2) 상에는 소스 전극(21)이 각각 형성되고 있다. 또한, 드레인 영역(D1) 상에는 드레인 전극(22)이, 드레인 영역(D2) 상에는 드레인 전극(23)이 각각 형성되고 있다. 소스 전극(20, 21), 드레인 전극(22, 23) 각각은, 도 2의 단면 사시도에 있어서, 예를 들면 폭(단면 횡방향)은 1 ㎛ ~ 2 ㎛, 두께(단면을 세로 방향)는 0.1 ㎛ ~ 1 ㎛ 이다.
또, 소스 영역(S1)과 드레인 영역(D1) 간의 반도체 기판상에는 게이트 절연막(GIa)을 개입시켜 게이트 전극(24)을 형성하고 있다. 마찬가지로 소스 영역(S2)과 드레인 영역(D2) 간의 반도체 기판 상에는 게이트 절연막(GIb)을 개입시켜 게이트 전극(25)을 형성하고 있다. 게이트 전극(24, 25)은 도 2의 단면에 있어서, 예를 들면 폭 0.5 ㎛ ~ 2 ㎛, 두께는 0.1 ㎛ ~ 0.5 ㎛ 이다. 게이트 절연막(GIa, GIb)은, 예를 들면 폭 0.5 ㎛ ~ 2 ㎛, 두께는 5 nm ~ 100 nm 이다.
도 2로부터 알 수 있듯이, 제2의 금속판 배선(4)의 빗살부(4b)는 소스 패드(26)와 드레인 패드(29)에 반전 범프(30, 31)를 개입시켜 접속하고 있다. 즉, 반도체 칩(2)에 형성된 하이 사이드 스위치(T1)의 소스 전극(S1)과 로우 사이드 스위치(T2)의 드레인 전극(D2)를 소스 패드(26), 드레인 패드(29), 반전 범프(30, 31)를 개입시켜 한 장의 금속판 배선(4b)으로 접속하고 있다.
반도체 칩(2)의 1 주면의 하이 사이드 스위치(T1)가 형성되고 있는 영역을 제1 영역 R1으로, 또, 반도체 칩(2)의 1 주면의 로우 사이드 스위치(T2)가 형성되고 있는 영역을 제2 영역 R2로 각각 정의한다.
도 3은, 도 1의 반도체 장치(1)의 금속판 배선, 입출력 단자, 출력 단자, 접지 단자, 게이트 단자, 히트 싱크 및 본딩 와이어를 제외한 상태의 반도체 칩(2)의 사시도이다.
도 3에 나타내듯이, 반도체 칩(2)의 1주면의 제1 영역 R1에 하이 사이드 스위치(T1)가, 반도체 칩(2)의 1 주면의 제2 영역 R2에 로우 사이드 스위치(T2)가 형성되고 있다. 그리고, 소스 패드(26)와 드레인 패드(28)가 제1 영역 R1 상에 교대로 배치되고, 소스 패드(27) 및 드레인 패드(29)가 제2 영역 R2 상에 교대로 배치되어 있다.
또, 제1 영역 R1의 우상(右上) 구석 각부 근방에 제1의 게이트 전극 패드(12)가, 제2 영역 R2의 우하(右下) 구석 각부 근방에 제2의 게이트 전극 패드(13)가 각각 형성되고 있다.
반도체 칩(2)은, 2개의 스위치(MISFET)가 1개의 반도체 칩에 형성된 2 in 1 칩이다.
도 4는, 도 4의 반도체 칩 표면을 위에서 본 평면도(a) 및 그것의 A-A'부에서의 단면도(b)이다.
도 4로부터 알 수 있듯이, 평면 형상이 사각형의 반도체 칩(2)의 제1 영역에 하이 사이드 스위치(T1)가, 반도체 칩(2)의 제2 영역에 로우 사이드 스위치(T2)가 각각 형성되고 있다. 도 3에 나타내듯이, 소스 패드(26)와 드레인 패드(28)가 제1 영역 R1 상에 교대로 배치되어, 소스 패드(27) 및 드레인 패드(29)가 제2 영역 R2 상에 교대로 배치되어 있다.
또, 도 4에 나타내듯이, 소스 패드(26, 27) 및 드레인 패드(28, 29)는, 평면 형상이 작은 직사각형(短冊狀) 또는 장방형상(長方形狀)이다.
또한, 소스 패드(26, 27) 및 드레인 패드(28, 29)는, 동일 선상에 위치하도록 배치되어 있다, 즉, 제1 영역 R1 상의 소스 패드(26)와 제2 영역 R2 상의 드레인 패드(29)가 반도체 칩(2)의 1 주면 상에 있어서 평면시(平面視)로 동일 선상에 위치하도록 배치하고 있다. 또, 제1 영역 R1 상의 드레인 패드(28)와 제2 영역 R2 상의 소스 패드(27)도 반도체 칩(2)의 1 주면 상에 있어서 평면시로 동일 선상에 위치하도록 배치하고 있다.
도 3에서도 나타낸 것처럼, 반도체 칩(2)의 1 주면의 제1 영역 R1의 우상 구석 각부 근방에 제1의 게이트 전극 패드(12)가, 제2 영역 R2의 우하 구석 각부 근방에 제2의 게이트 전극 패드(13)가 각각 형성되고 있다.
다음에, 도 4(b)에 나타내듯이, 제2 영역 R2에 있어서, 복수의 반전 범프(31)가 교대로 배치된 소스 패드(27) 및 드레인 패드(29) 상에 형성되고 있다. 이와 마찬가지로, 제1 영역 R1에 대해서도, 복수의 반전 범프(30)가 교대로 배치된 소스 패드(26) 및 드레인 패드(28) 상에 형성되고 있다.
도 1 ~ 도 4에 기재되는 반도체 장치(1) 및 반도체 칩(2)은, 소스 패드(26, 27) 아래와 드레인 패드(28, 29) 아래에 형성되는 제1 층간 절연막(49) 및 소스 패드(26, 27) 위와 드레인 패드(28, 29) 위에 형성되는 제2 층간 절연막(50)은 생략 하고 있다.
도 5는 반도체 장치(1)를 수지로 봉지한 경우의 외관을 나타내는 도이며, (a)는 상부 기울기에서 본 사시도, (b)는 (a)에 나타내는 흰색 화살표 방향에서 본 측면도이다. 도 6은 반도체 장치(1a)의 외관을 나타내는 도이며, (a)는 상면도, (b)는 저면도이다. 도 7은 도 6(a)의 반도체 장치(1a)를 A-A＇로 절단한 단면도이고, 이 단면도 제1, 제2 층간 절연막(49, 50)을 생략하고 있다.
도 5 ~ 도 7의 도면에서 나타내듯이, 반도체 장치(1)가 봉지 수지(46)로 봉지된 반도체 장치(1a)에 있어서, 봉지 수지(46) 측면에는 입력 단자(6), 출력 단자(7), 접지 단자(8), 제1의 게이트 단자(9), 제2의 게이트 단자(10)의 각각의 일부가 노출되어 있다.
또, 봉지 수지(46) 저면에는 도 6(b)에 나타내듯이, 히트 싱크(11), 입력 단자(6), 출력 단자(7), 접지 단자(8), 제1의 게이트 단자(9), 제2의 게이트 단자(10)의 각각의 일부가 노출되어 있다.
또한, 도 7의 단면도로부터도 알 수 있듯이, 반도체 칩(2)은 히트 싱크(11)에 방열성이 좋은 접착재(52)에 의해 접속되며, 또한, 제2의 금속판 배선(4) 및 제3의 금속판 배선(5)의 반도체 칩(2)의 외측에 위치하는 부분은 각각 출력 단자(7), 접지 단자(8)에 방열성이 좋은 접착재(52)에 의해 접속되고 있다. 제2의 금속판 배선(4) 및 제3의 금속판 배선(5)의 반도체 칩(2) 상에 위치하는 부분은 반전 범프(31)를 개입시켜 반도체 칩(2)와 접속하고 있다.
반도체 장치(1a)의 봉지 수지(46)는 표면, 저면, 측면 모두 외관은 4각형 모양을 가지고 있지만, 각각에 있어서, 각부(角部)가 모따기(모서리를 둥글게 함)된 외관 형상이 되어도 좋다. 따라서, 그 경우 도 7의 단면 형상에 있어서 봉지 수지(46)의 상부 좌우의 각부가 모따기된 형상이 된다.
다음에 도 8은 반도체 장치(1a)를 DC-DC 컨버터에 이용한 경우의 등가 회로도이다.
도 8로부터 알 수 있듯이, 반도체 장치(1)의 입력 단자(6)는 입력 전압 단자(VIN)에 접속되는 것과 동시에, 콘덴서(C1)의 한편의 전극이 접속되며, 이 콘덴서(C1)의 다른편의 전극은 접지 단자(GND)와 접속된다. 그리고, 반도체 장치(1a)의 출력 단자(7)는 초크 코일(L1) 및 콘덴서(C2)의 한편의 전극이 접속되고, 출력전압 단자(VOUT)와 접속된다. 콘덴서(C2)의 다른편의 전극은 접지 단자(GND)와 접속된다.
또, 반도체 장치(1a)의 접지 단자(8)는 접지 단자(GND)와 접속된다. 또한 반도체 장치(1a)의 제1의 게이트 단자(9) 및 제2의 게이트 단자(10)는 각각 드라이버 IC(32)에 접속된다. 드라이버 IC(32)는 접지 단자(GND)에도 접속되고 있다. 드라이버 IC(32)는 하이 사이드 스위치 및 로우 사이드 스위치를 구동하는 드라이버와 그 드라이버를 제어하는 제어 회로를 가진다.
상기한 바와 같이, 반도체 장치(1a)는, 하나의 반도체 칩(2) 상에, 비절연형 DC-DC 컨버터의 하이 사이드 스위치와 로우 사이드 스위치를 구성한 것이다.
도 9는, 반도체 장치(1, 1a)의 하이 사이드 스위치(T1)와 로우 사이드 스위치(T2)와 입력 단자(6), 출력 단자(7), 접지 단자(8)의 각 단자와의 접속 관계를 설명하는 원리적인 개략 단면도이다.
동 도(同 圖)에서는, 개략 단면이기 때문에 하이 사이드 스위치(T1)와 로우 사이드 스위치(T2)의 구조는 대표적인 구조로 하고 있다.
동 도로부터 알 수 있듯이, 하이 사이드 스위치(T1)의 드레인 영역(D1)은 입력 단자(6)에 전기적으로 접속하고 있다. 하이 사이드 스위치(T1)의 소스 영역(S1)과 로우 사이드 스위치(T2)의 드레인 영역(D2)을 전기적으로 접속하여 이들을 출력 단자(7)에 접속하고 있다. 또한, 로우 사이드 스위치(T2)의 소스 영역(S2)을 접지 단자(8)에 전기적으로 접속하고 있다. 하이 사이드 스위치(T1)의 게이트 전극(24)은 제1의 게이트 단자(9)에, 로우 사이드 스위치(T2)의 게이트 전극(25)은 제2의 게이트 단자(10)에 각각 전기적으로 접속하고 있다.
도 10은, 수지성의 절연성 기판에 다층의 배선층을 형성한 배선 기판(33)에 반도체 장치(1a)를 실장하여 DC-DC 컨버터를 구성한 경우의 실장 상태를 나타내는 도이며, (a)는 평면 개략도, (b)는 그 A-A'단면도이다.
동 도에 나타내듯이, 반도체 장치(1a)는 파선으로 나타내 보이는 개소에 실장된다. 또, 이 파선으로 나타내 보이는 개소 이외의 배선 기판(33)에는 드라이버 IC(32), 콘덴서(C1, C2), 초크 코일(L1), 중앙 처리장치(CPU)가 실장된다.
또, 배선 기판(33)에는 배선(35, 36, 37, 38, 39, 40, 41, 42)이 형성되고 있다.
그리고 배선(35, 36, 37, 38, 39, 40, 41, 42)을 개입시킨 반도체 장치(1a)는, 콘덴서(C1), 드라이버 IC(32), 초크 코일(L1) 등에 접속되고 있다.
또, 동 도(b)으로부터도 알 수 있듯이, 반도체 장치(1a)의 발열을 배선(34) 및 서멀 비아(thermal vias, 34)를 개입시켜 배선 기판(33)의 이면 측에 방열시키는 구조가 되고 있다.
또한 스루홀(43)에 의해 배선 기판(33)의 표면측의 배선(예를 들면, 배선(36))과 이면측의 배선(42r)과의 접속, 또는 상층 배선(42u)과 하층 배선(42s)과의 접속을 실시하고 있다.
배선 기판(33)에의 실장에는, 수지 봉지되기 전의 반도체 장치(1)를 실장하여, 실장 후 보호용 수지를 포팅(potting) 하여 반도체 장치(1)를 이 포팅 수지로 보호하는 형태로 해도 좋다.
상기한 반도체 장치(1, 1a)에 의하면, 입력 단자(6)는, 빗살부분(3a, 3b)을 가지는 제1의 금속판 배선(3), 복수의 반전 범프(30), 작은 직사각형 형상의 드레인 패드(28)를 개입시켜 하이 사이드 스위치(T1)의 드레인 영역(D1)에 접속된다. 또, 출력 단자(7)는, 빗살부분(4a, 4b, 4c, 4d)을 가지는 제2의 금속판 배선(4)과, 복수의 반전 범프(30, 31)와, 작은 직사각형의 소스 패드(26), 드레인 패드(29)를 개입시켜 하이 사이드 스위치(T1)의 소스 영역(S1) 및 로우 사이드 스위치(T2)의 드레인 영역(D2)에 접속된다. 접지 단자(8)는, 빗살부분(5a, 5b, 5c)을 가지는 제3의 금속판 배선(5)과, 복수의 반전 범프(31)와, 작은 직사각형의 소스 패드(27)를 개입시켜 로우 사이드 스위치(T2)의 소스 영역(S2)에 접속된다.
즉, 하이 사이드 스위치(T1), 로우 사이드 스위치(T2) 각각의 드레인 영역(D1, D2), 소스 영역(S1, S2)으로부터 입력 단자(6), 출력 단자(7), 접지 단자(8)까지는, 폭이 넓은 제1, 제2, 제3의 금속판 배선(3, 3a, 3b, 4, 4a, 4b, 4c, 4d, 5, 5a, 5b, 5c) 및 작은 직사각형의 소스 패드(26, 27), 드레인 패드(28, 29)를 개입시켜 접속되고 있기 때문에, 방열성을 향상할 수 있고, 또, 기생 저항도 저감 할 수 있다.
특히 금속판 배선에 의한 접속을 실시하기 때문에, 와이어에 의한 접속에 비해 훨씬 방열성의 향상, 기생 저항의 저감을 달성할 수 있다.
또한, 반도체 칩(2)의 1 주면과는 반대측의 다른 주면(반도체 칩 이면)에는 히트 싱크(11)로서 이용되는 한 장의 판의 프레임을 접속하면, 반도체 칩(2)의 이면으로부터의 방열성이 보다 좋아진다.
한층 더 배선 기판(33) 내에 설치된 서멀 비아(34) 상에 반도체 장치(1a)를 실장하는, 실장 상태에 있어서 반도체 장치(1a) 바로 아래에 서멀 비어(34)를 가지게 되어, 배선 기판(33)의 내층(內層)으로부터 이면을 통한 방열 특성이 보다 개선된다.
또, 도 2, 도 3, 및 도 4로부터도 알 수 있듯이, 하이 사이드 스위치(T1)의 소스 패드(26)와, 로우 사이드 스위치(T2)의 드레인 패드(29)가 평면시로 동일 선상에 위치하도록 인접하여 반도체 칩(2)의 1 주면 상에 형성되고 있다. 소스 패드(26)와 드레인 패드(29)가 마주보는 측에 반전 범프(30)와 반전 범프(31)가 형성되고 있다. 반전 범프(30, 31) 상에 제2의 금속판 배선(4)의 빗살부분(4b) 부분이 접속되는 것으로 하이 사이드 스위치(T1)의 소스 패드(26)와, 로우 사이드 스위치(T2)의 드레인 패드(29)가 한 장의(공통의) 금속판 배선에 의해 전기적으로 접속되고 있다. 즉, 제2의 금속판 배선(4)의 4 빗살부분 b 부분이 하이 사이드 스위치(T1)의 제1 영역 R1 위와, 로우 사이드 스위치(T2)의 제2 영역 R2 위에 걸쳐 접속된다. 그것에 의해 배선 인덕턴스가 저감 되어, 전원 효율의 개선, 및 급등(서지) 전압의 저감, 노이즈의 억제 등 여러 가지의 효과를 얻을 수 있다.
다음에 반도체 장치(1)의 제조 방법을 도 11~도 16에 근거하여 설명한다.
(a) 공정 도 11에 나타내듯이, 반도체 웨이퍼를 구성하는 반도체 기판(17)의 1 주면의 선택적인 제1 영역 R1과, 제1 영역 R1 과는 다른 다른 제2 영역 R2에, N-형 웰 영역(18a, 18b)을 형성하고, 각 N-형 웰 영역(18a, 18b) 중에 P-형 웰 영역(19a, 19b)을 형성한다. 그리고, N-형 웰 영역(18a, 18b)이 형성된 1 주면 상에 게이트 절연막(GIa, GIb)을 개입시켜 게이트 전극(24, 25)을 형성한다.
또한, 1 주면의 P-형 웰 영역(19a, 19b) 중에 소스 영역(S1, S2)을 형성하고, 또한, N-형 웰 영역(18a, 18b) 중의 소스 영역(S1, S2) 및 P-형 웰 영역(19a, 19b)으로부터 떨어진 영역에 드레인 영역(D1, D2)을 형성한다.
이것에 의해, 제1 영역 R1에는, N-형 웰 영역(18a), P-형 웰 영역(19a), 소스 영역(S1), 드레인 영역(D1), 및 게이트 전극(24)이 형성된다. 또, 제2 영역 R2에는, N-형 웰 영역(18b), P-형 웰 영역(19b), 소스 영역(S2), 드레인 영역(D2), 및 게이트 전극(25)이 형성된다.
(b) 공정 도 12에 나타내듯이, 소스 영역(S1, S2) 상에 소스 전극(20, 21)이, 드레인 영역(D1, D2) 상에 드레인 전극(22, 23)이 각각 형성된다.
(c) 공정 도 13에 나타내듯이, 게이트 전극(24, 25), 소스 전극(20, 21), 및 드레인 전극(22, 23) 상에 이것들을 덮는 제1 층간 절연막(49)을 형성한다. 제1 층간 절연막(49)으로서는, CVD-SiO2막 등의 CVD막을 이용한다.
CVD막의 성막법(成膜法)으로서는, 플라스마 CVD 또는 열 CVD 등을 이용한다.
그리고, 소스 전극(20), 및 드레인 전극(23)상의 제1 층간 절연막(49)을 선택적으로 제거해, 이 제거된 부분에 텅스텐막을 매립하는 것에 의해 텅스텐 플러그(접속 플러그)(47, 48)를 형성한다. 그 후 제1 층간 절연막(49) 위에 알루미늄(Al)막을 스퍼터(sputter) 기술 등에 의해 형성하고, 그 Al막을 선택적으로 제거하는 것으로써, 소스 패드(26), 및 드레인 패드(29)를 형성한다. 또한, 패드(27), 드레인 패드(28)는 도 13에서는 기재하고 있지 않다. 이 Al 막의 선택 제거는 예를 들면 포토레지스트(photoresist)를 이용하는 포토리소그라피(photolithography) 기술에 의한 선택 에칭에 의해 실시한다.
도 13으로 나타내 보이지 않는 소스 패드(27), 드레인 패드(28) 및 그것에 접속되는 텅스텐 플러그(접속 플러그)도 상기와 같은 방법으로 형성한다.
소스 패드(26)는 텅스텐 플러그(47)를 개입시켜 하이 사이드 스위치(T1)의 소스 영역(S1)과, 드레인 패드(29)는, 텅스텐 플러그(48)를 개입시켜 로우 사이드 스위치(T2)의 드레인 영역(D2)과 각각 접속된다.
도 13에 기재되지 않는 소스 패드(27)와 드레인 패드(28)도 상기와 같게 텅스텐 플러그를 개입시켜 하이 사이드 스위치(T1)와 로우 사이드 스위치(T2)에 접속된다. 소스 패드(27)는 로우 사이드 스위치(T2)의 소스 영역(S2)과, 드레인 패드(28)는 하이 사이드 스위치(T1)의 드레인 영역(D1)과 각각 접속된다.
소스 패드(26, 27), 및 드레인 패드(28, 29)는, 도 4의 설명와 같이, 평면 형상이 작은 직사각형 또는 장방형상이다.
(d) 공정 도 14에 나타내듯이, 소스 패드(26), 및 드레인 패드(29) 상에 복수의 반전 범프(30, 31)를 선택적으로 형성한다. 이 때, 인접하는 소스 패드(26)와 드레인 패드(29)와의 서로 더 가까운 개소에 반전 범프(30, 31)를 형성한다(도 2(b)에 나타내는 배치로 한다).
또한, 도 15에서는 도시하지 않는 소스 패드(27), 및 드레인 패드(28) 상에도 상기와 같이 반전 범프(30, 31)를 형성한다. 이 경우, 인접하는 소스 패드(27)와 드레인 패드(28)와의 서로 마주보는 단부(端部)보다 떨어진 개소에 반전 범프(30, 31)를 형성한다(도 2(b)에 나타내는 배치로 한다).
반전 범프(30, 31)는 하지막(下地膜)으로서 Ni-Au의 도금막을 먼저 형성해, 이 Ni-Au의 기초 도금막 상에 형성한다.
또, 반전 범프 대신에 Au볼 또는 Cu볼을 형성해도 좋다.
(e) 공정 도 15에 나타내듯이, 소스 패드(26), 및 드레인 패드(29) 상에, 반전 범프(30, 31)를 매립하는 한편, 반전 범프(30, 31)의 상면은 노출하도록 제2 층간 절연막(50)을 형성한다.
도 15에서는 도시하지 않는 소스 패드(27), 및 드레인 패드(28) 상에도 상기와 같게 제2 층간 절연막(50)을 형성한다. 이 때, 상기와 같이 소스 패드(27), 및 드레인 패드(28) 상의 반전 범프(30, 31)의 상면은 노출하도록 제2 층간 절연막(50)을 형성한다.
제2 층간 절연막(50)은 폴리이미드막, CVD-SiO2 막, CVD-SiN 막 중 어느 하나의 막 또는 그들 중 어느 것의 복합막 혹은 그들 중 어느 것의 적층막을 이용한다.
여기서, 이른바 전(前) 공정에서 처리된 반도체 웨이퍼가 완성된다.
(f) 공정　(e) 공정이 종료한 반도체 웨이퍼를, 각각이 제1 영역 R1 및 제2 영역 R2를 가지는 복수의 반도체 칩(2)으로 분할한다. 여기서, 반도체 칩(2)이 준비된다.
(g) 공정 도 16에 나타내듯이, 반도체 칩(2)의 노출된 반전 범프(30, 31) 상면 및 제2 층간 절연막(50) 상에 제1의 금속판 배선(3, 3a, 3b), 제2의 금속판 배선(4, 4a, 4b, 4c, 4d), 및 제3의 금속판 배선(5, 5a, 5b, 5c)을 탑재하여 반전 범프(30, 31)와의 접속을 실시한다. 또한, 도 16에서는 금속판 배선(4d, 5c)은 나타내 보이지 않지만, 도 1보다 그 존재는 분명하고, 상기와 같이 반전 범프와의 접속을 구성한다.
도 17(a), (b)는 도 17의 (g) 공정을 보충하기 위한 공정 단면도이다. 도 17의 단면은, 도 7의 단면과 같은 개소의 단면이지만 수지로 봉지하기 전 상태이다. 또, 반전 범프는 부호 31만을 기재하고 있다. 도 7에서는, 히트 싱크(11), 출력 단자(7), 및 접지 단자(8)를 기재하고 있지만, 특정 개소의 단면 때문에, 입력 단자(6), 제1의 게이트 단자(9), 및 제2의 게이트 단자(10)는 생략하고 있다. 또, 도 17에 기재한 제1 층간 절연막(49)과 제2 층간 절연막(50)도 생략하고 있다.
도 17(a)에 나타내듯이, 제2의 금속판 배선(4), 제3의 금속판 배선(5)을 반전 범프(30, 31)가 형성된 반도체 칩(2) 상에 위치시킨다. 단면도이기 때문에 반전 범프는 부호 31만을 기재하고 있다. 동 도(b)에 나타내듯이, 제2의 금속판 배선(4) 및 제3의 금속판 배선(5)과 반전 범프(30, 31)와 출력 단자(7)와 접지 단자(8)의 접속을 실시한다. 또, 반도체 칩(2)과 히트 싱크(11)의 접속을 실시한다. 단면도이기 때문에 반전 범프는 부호 31만을 기재하고 있다. 반도체 칩(2)과 히트 싱크(11)의 접속, 제2의 금속판 배선(4)과 출력 단자(7)의 접속, 및 제3의 금속판 배선(5)과 접지 단자(8)의 접속 각각은 방열성이 좋은 접착재(52)에 의해 실시한다.
그 후 반도체 장치(1)를 예를 들면 트랜스퍼 몰드법에 의해 봉지 수지(46)로 봉지해, 반도체 장치(1a)를 형성한다.
＜실시의 형태 2＞　도 18은, 실시의 형태 2에 관한 반도체 장치를 나타내는 사시도이다.
실시의 형태 2는, 실시의 형태 1로서 도 1에 나타내는 반도체 장치(1)의 입력 단자(6), 출력 단자(7), 및 접지 단자(8) 각각을 제1, 제2, 제3의 금속판 배선의 일부로 구성한 것이다. 즉 제1의 금속판 배선(3A)의 일부에서 입력 단자(6)를, 제2의 금속판 배선(4A)의 일부에서 출력 단자(7)를, 제3의 금속판 배선(5A)의 일부로, 접지 단자(8)를 각각 형성한 것이다. 이외는 실시의 형태 1과 같다.
실시의 형태 2에 의하면, 입력 단자(6), 출력 단자(7), 및 접지 단자(8) 각각을 이용할 필요가 없기 때문에, 실시의 형태 1과 같은 효과를 얻는 것만이 아니고, 한층 더 반도체 장치(1A)의 제조 공정수를 삭감할 수 있고, 제조 비용을 저감 할 수 있다.
＜실시의 형태 3＞　도 19는 실시의 형태 3에 관한 반도체 장치를 나타내는 사시도이다.
실시의 형태 3은, 도 19에 기재하듯이, 실시의 형태 1에 기재하는 하이 사이드 스위치(T1)와 로우 사이드 스위치(T2) 이외에도, 드라이버 IC(32)의 기능을 가지는 구동 제어 회로(32B)를 하나의 반도체 칩(2B)의 1 주면에 형성하고 있다.
동 도에 기재하듯이, 장방형상의 반도체 칩(2B)의 긴 방향에 따른 1 주면에 구동 제어 회로(32B), 하이 사이드 스위치(T1), 로우 사이드 스위치(T2)를 형성하고 있다.
구동 제어 회로(32B)의 복수의 본딩 패드(56)와 복수의 단자(53)를 복수의 본딩 와이어(제3의 본딩 와이어)(51)에 의해 접속하고 있다.
도 20은 도 19에 나타내는 반도체 장치(1B)를 봉지 수지로 봉지한 경우를 나타내고, (a)는 그 사시도, (b)는 (a)을 화살표 방향에서 본 측면도이다.
또, 도 21은 도 20에 나타내는 반도체 장치(1B)의 (a) 평면도, (b) 저면도이다.
반도체 장치(1Ba)는, 반도체 장치(1B)를 예를 들면 트랜스퍼 몰드 기술에 의해 수지 봉지한 것이다.
봉지 수지(46)로 봉지된 반도체 장치(1Ba)에 있어서, 봉지 수지(46) 측면에는 입력 단자(6), 출력 단자(7), 접지 단자(8), 및 구동 제어 회로(32B)의 복수의 단자(53) 각각의 일부가 노출되어 있다.
또, 봉지 수지(46) 저면에는 도 21(b)에 나타내듯이, 히트 싱크(11B), 입력 단자(6), 출력 단자(7), 접지 단자(8), 및 구동 제어 회로(32B)의 복수의 단자(53) 각각의 일부가 노출되어 있다.
반도체 장치(1Ba)의 봉지 수지(46)는 상면, 저면, 측면 모두 외관은 4각형 모양을 가지고 있지만, 각각에 있어서, 각부가 모따기된 외관 형상이 되어도 좋다.
도 22는, 반도체 장치(1Ba)를 DC-DC 컨버터에 이용했을 경우의 등가 회로도이다.
반도체 장치(1Ba)의 입력 단자(6)는 입력 전압 단자(VIN)에 접속되는 것과 동시에, 콘덴서(C1)의 한편의 전극이 접속되며, 이 콘덴서(C1)의 다른편의 전극은 접지 단자(GND)와 접속된다. 그리고, 반도체 장치(1Ba)의 출력 단자(7)에는 초크 코일(L1) 및 콘덴서(C2)의 한편의 전극이 접속되며, 출력전압 단자(VOUT)로 접속된다. 콘덴서(C2)의 다른편의 전극은 접지 단자(GND)와 접속된다.
또, 반도체 장치(1Ba)의 접지 단자(8)는 접지 단자(GND)로 접속된다.
또한 반도체 장치(1Ba)의 하이 사이드 스위치(T1)의 게이트 전극(24) 및 로우 사이드 스위치(T2)의 게이트 전극(25)은 각각 구동 제어 회로(32B)에 반도체 칩(2B) 내에서 접속하고 있다. 즉, 반도체 칩(2B) 중에 형성된 확산층에 의한 배선, 반도체 칩(2B) 상에 형성된 금속층에 의한 배선 또는 다결정 실리콘층에 의한 배선 혹은 이것들 각 배선의 조합에 의한 배선 등에 의해 하이 사이드 스위치(T1)의 게이트 전극(24) 및 로우 사이드 스위치(T2)의 게이트 전극(25)은 각각 구동 제어 회로(32B)에 접속된다. 또, 구동 제어 회로(32B)는 접지 전위(GND)에도 접속되고 있다.
이러한 실시의 형태 3에 의하면, 1개의 반도체 칩(2B) 내에 하이 사이드 스위치(T1)와 로우 사이드 스위치(T2) 및 구동 제어 회로(32B)를 형성하고, 또한 그것들의 접속을 반도체 칩(2B) 내에서 실시하기 때문에, 이것들 소자 간의 배선 저항을 감소할 수 있고, 또한 노이즈의 추가 저감을 달성할 수 있다. 또한 배선 인덕턴스의 추가 저감이 가능하다. 또, 실시의 형태 3은, 실시의 형태 1과 같은 효과를 얻을 수도 있다.
＜실시의 형태 4＞　도 23은 실시의 형태 4에 관한 반도체 장치를 나타내는 사시도이다.
반도체 장치(1Ca)는, 동 도으로부터도 알 수 있듯이, 반도체 장치(1a)의 봉지 수지(46) 표면으로부터, 제1의 금속판 배선(3), 제2의 금속판 배선(4), 제3의 금속판 배선(5) 각각의 일부가 노출되어 있는 것이다. 이외에는, 실시의 형태 1 및 실시의 형태 2와 동일하다.
실시의 형태 4에 의하면, 실시의 형태 1과 같은 효과를 얻는 것만이 아니고, 봉지 수지(46) 표면 측에서의 방열성을 개선할 수 있다. 또, 이 노출부에 방열 핀 등을 접속하는 것으로써, 한층 더 방열성을 개선할 수 있다.
＜실시의 형태 5＞　도 24는 실시의 형태 5에 관한 반도체 장치를 나타내는 사시도이다.
도 25는 도 24에 나타내는 반도체 장치(1D)를 봉지 수지(46)로 봉지한 경우를 나타내며, (a)는 그 사시도, (b)는 (a)을 힌색 화살표 방향에서 본 측면도이다.
도 26은 도 25에 나타내는 반도체 장치(1Da)의 (a) 평면도, (b) 저면도이다.
실시의 형태 5는, 실시의 형태 1의 반도체 칩(2), 즉, 소스 패드(26, 27), 드레인 패드(28, 29), 반전 범프(30, 31), 제1의 게이트 전극 패드(12), 및 제2의 게이트 전극 패드(13) 각각을 가지는 상태의 반도체 칩(2)을 전제로 하는 것이다.
반도체 칩(2)을 준비하여, 이 반도체 칩(2) 상에, 도 24로 나타내 보이는 복수의 가늘고 긴 제1의 금속판 배선(3D), 복수의 제2의 금속판 배선(4D), 복수의 제3의 금속판 배선(5D) 각각을 배치하는 것과 동시에 반전 범프(30, 31) 각각에 접속한 것이다.
도 24로 나타내 보이듯이, 반도체 칩(2) 평면상에 있어서, 복수의 제1의 금속판 배선(3D)과 복수의 제2의 금속판 배선(4D)은 교대로 배치되며, 또한 복수의 제2의 금속판 배선(4D)과 제3의 금속판 배선(5D)도 교대로 배치된다.
또한, 제1의 게이트 전극 패드(12)에는 제4의 금속판 배선(54)이, 제2의 게이트 전극 패드(13)에는 제5의 금속판 배선(55)이 각각 접속하고 있다.
그리고, 제1의 금속판 배선(3D)은, 반도체 칩(2) 상으로부터 떨어진 개소에 입력 단자(6)를 가진다.
또 제2의 금속판 배선(4D)은, 반도체 칩(2) 상으로부터 떨어진 개소에 출력 단자(7)를 가진다.
또한, 제3의 금속판 배선(5D)은, 반도체 칩(2) 상으로부터 떨어진 개소에 접지 단자(8)를 가지고 있다.
제1의 금속판 배선(3D), 제2의 금속판 배선(4D), 제3의 금속판 배선(5D) 및 제4의 금속판 배선(54), 제5의 금속판 배선(55) 각각은 복수의 횡장판(橫長板)형상으로 구성된다.
실시의 형태 5에 있어서도, 하이 사이드 스위치(T1)의 소스 패드(26)와 로우 사이드 스위치(T2)의 드레인 패드(29)를 한 장의 금속판으로 되는 제2의 금속판 배선(4D)으로 접속하고 있는 즉, 제2의 금속판 배선(4D)을 공통으로 하여 접속하고 있다.
반도체 장치(1Da)는, 반도체 장치(1D)를, 예를 들면 트랜스퍼 몰드 기술에 의해 수지 봉지한 것이다. 봉지 수지(46)로 봉지된 반도체 장치(1Da)에 있어서, 봉지 수지(46) 측면에는 입력 단자(6), 출력 단자(7), 접지 단자(8), 제1 게이트 단자(9), 제2 게이트 단자(10) 각각의 일부가 노출되어 있다. 또, 봉지 수지(46) 저면에는 도 26(b)에 나타내듯이, 히트 싱크(11), 입력 단자(6), 출력 단자(7), 접지 단자(8), 제1 게이트 단자(9), 및 제2 게이트 단자(10) 각각의 일부가 노출되어 있다. 반도체 장치(1Da)의 봉지 수지(46)는 상면, 저면, 측면 모두 외관은 4각형 모양을 가지고 있지만, 각각에 있어서, 각부가 모따기된 외관 형상이 되어도 좋다.
이러한, 실시의 형태 5에 의하면, 실시의 형태 1~4와 같이 배선 인덕턴스 저감, 방열성의 향상, 기생 저항의 저감 등을 달성할 수 있다.
또, 제1, 제2, 제3의 각 금속판 배선(3D, 4D, 5D)은, 심플한 형상이기 때문에 제조, 가공하기 쉽고 반도체 장치의 제조 코스트 저감이 된다.
＜실시의 형태 6＞　도 27은 실시의 형태 6에 관한 반도체 장치를 나타내는 사시도이다. 도 27(a)은, 봉지 수지로 봉지하고 있지 않은 상태를 나타내며, 도 27(b)은, 도 27(a)의 제1의 금속판 배선, 제2의 금속판 배선, 제3의 금속판 배선을 제거한 상태를 나타내는 것이다.
실시의 형태 6은 실시의 형태 1~5와는 달리, 하이 사이드 스위치(T1) 및 로우 사이드 스위치(T2) 상에 각각의 작은 직사각형의 소스 패드(26, 27)와 드레인 패드(28, 29)를 설치하지 않고, 도 27(b)에 나타내는 바와 같이, 평판 모양의 소스 패드(26E, 27E) 및 평판 모양의 드레인 패드(28E, 29E)를 하이 사이드 스위치(T1)가 존재하는 제1 영역 R1 위 및 로우 사이드 스위치(T2)가 존재하는 제2 영역 R2 위에 설치하는 것이다.
즉, 제1 영역 R1 상에 소스 패드(26E)와 드레인 패드(28E)를, 제2 영역 R2 상에 소스 패드(27E)와 드레인 패드(E29)를 각각 설치하는 것이다.
또한, 제1의 게이트 전극 패드(12)를 제1 영역 R1 상의 우상(右上) 구석 각부 근방에, 제2의 게이트 전극 패드(13)를 제2 영역 R2의 우하(右下) 구석 각부 근방에 각각 가지고 있다.
그리고, 제1의 금속판 배선(3E)이 드레인 패드(28E) 상에, 제3의 금속판 배선(5E)이 소스 패드(27E) 상에 각각 전기적으로 접속되고 있다.
제2의 금속판 배선(4E)은, 소스 패드(26E)와 드레인 패드(29E) 상에 공통 금속판으로서 전기적으로 접속하고 있다.
또한, 제1의 금속판 배선(3E)은 반도체 칩(2E) 상으로부터 그 외측에 연장해 그 연장한 부분은 입력 단자(6)에 전기적으로 접속하고 있다. 제2의 금속판 배선(4E)도 반도체 칩(2E) 상으로부터 그 외측에 연장해 그 연장한 부분은 출력 단자(7)에 전기적으로 접속하고 있다. 제3의 금속판 배선(5E)도 반도체 칩(2E) 상으로부터 그 외측에 연장해 그 연장한 부분은 접지 단자(8)에 전기적으로 접속하고 있다. 입력 단자(6), 출력 단자(7), 및 접지 단자(8)는, 반도체 칩(2E)의 외측에 위치하고 있다.
또, 제1의 게이트 전극 패드(12)는, 반도체 칩(2E)의 외측에 위치하고 있는 제1의 게이트 단자(9)에 본딩 와이어(14)에 의해 접속하고 있다. 제2의 게이트 전극 패드(13)도 반도체 칩(2E)의 외측에 위치하고 있는 제2의 게이트 단자(10)에 본딩 와이어(15)에 의해 접속하고 있다.
반도체 칩(2E)은, 소스 패드(26E, 27E) 및 드레인 패드(28E, 29E)의 형상이 다른 이외에는, 반도체 칩(2)과 같다.
실시의 형태 6에 대해서도 실시의 형태 1과 같이, 방열성의 향상, 기생 저항의 저감, 배선 인덕턴스의 저감, 전원 효율의 개선, 및 급등(서지) 전압의 저감, 노이즈의 억제 등 여러 가지의 효과를 얻을 수 있다.
이상 본 발명자에 의해서 된 발명을 실시 형태에 근거해 구체적으로 설명했지만, 본 발명은 거기에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에 있어서 여러 가지 변경이 가능 하다는 것은 말할 필요도 없다.
예를 들면, 반도체 장치는, 수지로 봉지 되는 것이 아니고, 다른 절연성 물질 예를 들면 세라믹 등으로 봉지 해도 좋다.
소스 패드(26, 27) 및 드레인 패드(28, 29)를 동(Cu)으로 구성하는 경우, 이것들 패드 상에 선택적으로 형성되는 반전 범프는, 동(Cu) 위에 선택적으로 형성된 Ni-Au의 도금막을 개입시켜 형성해도 좋고, 이 Ni-Au의 도금막을 형성하지 않는 비도금 상태로, 동(Cu)의 패드 위에 형성해도 좋다.
제1의 게이트 단자(9) 및 제2의 게이트 단자(10)에 접속되는 본딩 와이어(14, 15)에 동(銅) 와이어 또는 알루미늄 와이어를 이용하는 경우는, 와이어의 산화 방지를 위해서 와이어 표면에 절연막을 도포 또는 형성해도 좋다.
1, 1A, 1B, 1D, 1E：반도체 장치(봉지 수지 제외)
1a, 1Ba, 1Ca, 1Da：반도체 장치
2, 2B, 2E：반도체 칩
3, 3a, 3b：제1의 금속판 배선
4, 4a, 4b, 4c, 4d：제2의 금속판 배선
5, 5a, 5b, 5c：제3의 금속판 배선
6：입력 단자
7：출력 단자
8：접지 단자
9：제1의(하이 사이드) 게이트 단자
10：제2의(로우 사이드) 게이트 단자
11：히트 싱크
12：제1의 게이트 전극 패드(하이 사이드 게이트 전극 패드)
13：제2의 게이트 전극 패드(로우 사이드 게이트 전극 패드)
14：제1의 본딩 와이어
15：제2의 본딩 와이어
16：반도체 장치(1)의 선택적인 취출 범위를 나타내는 영역
17：반도체 기판
18a, 18b：N-형 웰 영역
19a, 19b：P-형 웰 영역
20, 21：소스 전극
22, 23：드레인 전극
24, 25：게이트 전극
26, 27, 26E, 27E：소스 패드
28, 29, 28E, 29E : 드레인 패드
30, 31：반전 범프
32：드라이버 IC
32B：구동 제어 회로
33：배선 기판
34：서멀 비아(thermal vias)
35, 36, 37, 38, 39, 40, 41, 42：기판의 배선
43：스루홀
46：봉지 수지
47, 48：접속 플러그
49：제1 층간 절연막
50：제2 층간 절연막
51：제3의 본딩 와이어
52：접착재
53：단자
54：제4의 금속판 배선
55：제5의 금속판 배선
56：본딩 패드
S1, S2：소스 영역
D1, D2：드레인 영역
T1：하이 사이드 스위치
T2：로우 사이드 스위치
C1, C2：콘덴서
L1：초크 코일
CPU：중앙 처리장치

Claims (23)

1 주면을 가지며, 그 1 주면에 복수의 MIS형 FET가 형성된 반도체 칩과, 상기 1 주면 위를 덮도록 형성된 각각이 빗살형상을 가지는 복수의 금속판 배선을 가지고, 상기 복수의 금속판 배선은 서로의 빗살부분이 교대로 평면 배치되도록 상기 1 주면 위를 덮으며, 상기 복수의 금속판 배선은 상기 반도체 칩의 외측에 위치하고 있는 복수의 단자에 전기적으로 접속되고 있는 반도체 장치.
제1항에 있어서,
상기 복수의 금속판 배선은, 제1의 금속판 배선, 제2의 금속판 배선, 및 제3의 금속판 배선을 가지며, 상기 복수의 단자는, 입력 단자, 출력 단자, 및 접지 단자를 갖고, 상기 제1의 금속판 배선은 입력 단자와, 제2의 금속판 배선은 출력 단자와, 제3의 금속판 배선은 접지 단자에, 각각 전기적으로 접속되고, 상기 입력 단자, 출력 단자, 및 접지 단자는 각각 상기 반도체 칩의 외측에 위치하고 있는 반도체 장치.
제2항에 있어서,
상기 반도체 칩의 1 주면 위에서 상기 빗살형상의 제1, 제2, 제3의 금속판 배선 아래에 위치하여 상기 제1, 제2, 제3의 금속판 배선을 횡단하는 방향으로 연장하고, 또한 상기 제1, 제2, 제3의 금속판 배선과 전기적으로 접속된 평면 형상이 작은 직사각형의 소스 패드와 드레인 패드를 가지는 반도체 장치.
제3항에 있어서,
상기 소스 패드와 드레인 패드가 상기 반도체 칩의 1 주면 위에 교대로 평면 배치되어 있는 반도체 장치.
제4항에 있어서,
상기 복수의 MIS형 FET는 제1의 MIS형 FET와 제2의 MIS형 FET를 가지며, 상기 제1의 MIS형 FET는 상기 1 주면의 제1 영역에 형성되고, 상기 제2의 MIS형 FET는 상기 1 주면의 제2 영역에 형성되며, 상기 소스 패드와 드레인 패드는, 상기 1 주면의 상기 제1 영역 위와 상기 제1 영역과는 다른 상기 1 주면의 상기 제2 영역 위에 각각 배치되어 있는 반도체 장치.
제5항에 있어서,
상기 제1, 제2의 MIS형 FET는 횡형(橫型) MIS 트랜지스터이며, 상기 제1 영역 상에 위치하는 상기 소스 패드와 드레인 패드는 각각 상기 제1의 MIS형 FET에 전기적으로 접속하고, 상기 제2 영역 상에 위치하는 상기 소스 패드와 드레인 패드는 각각 상기 제2의 MIS형 FET에 전기적으로 접속하는 반도체 장치.
제5항에 있어서,
상기 제2의 금속판 배선의 상기 빗살 형상의 일부가 상기 제1 영역 위에 위치하는 상기 소스 패드와 상기 제2 영역 위에 위치하는 상기 드레인 패드에 공통 접속하고 있는 반도체 장치.
제5항에 있어서,
상기 제1의 금속판 배선은 상기 제1 영역 위에 위치하는 상기 드레인 패드에 상기 빗살 형상을 개입시켜 선택적으로 접속하고 있는 반도체 장치.
제5항에 있어서,
상기 제3의 금속판 배선은 상기 제2 영역 위에 위치하는 상기 소스 패드에 상기 빗살 형상을 개입시켜 선택적으로 접속하고 있는 반도체 장치.
제5항에 있어서,
상기 제1 영역 위에 위치하는 상기 소스 패드와 드레인 패드와, 상기 제2 영역 위에 위치하는 상기 소스 패드와 드레인 패드는, 각각 동일 방향으로 연장하고, 또한 상기 제1 영역 위의 상기 소스 패드와 상기 제2 영역 위의 상기 드레인 패드는 동일 선상에 위치하도록 배치되어 있는 반도체 장치.
제5항에 있어서,
상기 제1 영역에는 제1 도전형의 제1의 웰 영역이 존재하고, 상기 제2 영역에는 제1 도전형의 제2의 웰 영역이 각각 존재하며, 상기 제1의 웰 영역에는 상기 제1의 MIS형 FET가 존재하고, 상기 제2의 웰 영역에는 상기 제2의 MIS형 FET가 존재하는 반도체 장치.
제3항에 있어서,
상기 반도체 칩, 상기 소스 패드와 드레인 패드, 상기 제1, 제2, 제3의 금속판 배선, 입력 단자, 출력 단자 및 접지 단자를 덮는 봉지 수지를 가지며, 상기 입력 단자, 출력 단자, 및 접지 단자의 각각의 일부는 상기 봉지 수지로부터 노출되어 있는 반도체 장치.
제2항에 있어서,
상기 입력 단자는 상기 제1의 금속판 배선의 일부로 구성되며, 상기 출력 단자는 상기 제2의 금속판 배선의 일부로 구성되고, 상기 접지 단자는 상기 제3의 금속판 배선의 일부로 구성되어 있는 반도체 장치.
제1항에 있어서,
상기 반도체 칩의 1 주면과는 반대측의 다른 주면에 접속된 히트 싱크(heat sink)를 가지는 반도체 장치.
제1항에 있어서,
상기 반도체 칩의 1 주면의 제1 영역 및 제2 영역 이외의 제3 영역에 구동 제어 회로를 가지며, 상기 구동 제어 회로용의 패드를 본딩 와이어를 개입시켜 상기 반도체 칩 외측의 단자에 접속한 반도체 장치.
평면 형상이 작은 직사각형(短冊狀) 또는 장방형상의 소스 패드 및 드레인 패드를 각각 가지는 제1 및 제2의 파워 MISFET가 형성된 반도체 칩을 준비하는 공정과, 상기 반도체 칩의 상기 소스 패드 및 드레인 패드 위에 제1의 금속판 배선, 제2의 금속판 배선, 제3의 금속판 배선을 탑재하고 상기 소스 패드 및 드레인 패드 및 복수의 단자와의 접속을 행하는 공정을 가지는 반도체 장치의 제조 방법.
제16항에 있어서,
상기 소스 패드 및 드레인 패드와, 상기 제1의 금속판 배선, 제2의 금속판 배선, 및 제3의 금속판 배선의 접속은, 반전(半田) 범프로 행하는 반도체 장치의 제조 방법.
제16항에 있어서,
상기 복수의 단자는, 입력 단자, 출력 단자, 및 접지 단자인 반도체 장치의 제조 방법.
1 주면을 가지며, 그 1 주면에 복수의 MIS형 FET가 형성된 반도체 칩과, 상기 1 주면 상을 덮도록 형성된 복수의 금속판 배선과, 상기 반도체 칩의 1 주면은 반대측의 다른 주면에 접속된 히트 싱크와, 상기 복수의 금속판 배선은 상기 반도체 칩의 외측에 위치하고 있는 복수의 단자에 전기적으로 접속되고 있는 반도체 장치.
제19항에 있어서,
상기 반도체 칩, 상기 복수의 단자, 상기 복수의 금속판 배선 및 상기 히트 싱크를 덮는 봉지 수지를 가지며, 상기 복수의 단자 및 상기 히트 싱크는 상기 봉지 수지로부터 선택적으로 노출되어 있는 반도체 장치.
제19항에 있어서,
상기 복수의 금속판 배선과 상기 반도체 칩의 사이에 소스 패드와 드레인 패드를 가지는 반도체 장치.
제21항에 있어서,
상기 소스 패드와 드레인 패드는 상기 반도체 기판의 1 주면 위에 교대로 배치되어 있는 반도체 장치.
제21항에 있어서,
상기 소스 패드와 드레인 패드는 상기 금속판 배선을 횡단하는 방향으로 연장하고 있는 반도체 장치.
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