JP5172290B2 - 半導体装置 - Google Patents

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この発明は、半導体装置に関し、特に、絶縁性樹脂材料からなる封止体で半導体チップを封止した半導体装置に関する。
従来、半導体装置のパッケージ技術として、絶縁性樹脂材料で半導体チップを封止するトランスファーモールド技術が知られている。このトランスファーモールド技術は量産性に優れていることから、近年では、半導体装置のパッケージングにトランスファーモールド技術が多用されている。
また、上記したトランスファーモールド技術を用いて形成された半導体装置として、従来、ＴＯ２２０型の半導体パッケージ（半導体装置）が知られている。図８は、従来知られているＴＯ２２０型の半導体パッケージの構造を示した平面図であり、図９は、従来知られているＴＯ２２０型の半導体パッケージをヒートシンクに取り付けた状態を示した斜視図である。図８および図９を参照して、このＴＯ２２０型の半導体パッケージ２００は、一般的に、トランジスタ素子が形成された半導体チップ２１０（図８参照）が封止体２２０によって封止されており、封止体２２０の一端面から、半導体チップ２１０（図８参照）のゲート電極、ソース電極、および、ドレイン電極とそれぞれ電気的に接続された３本のリード端子２３０が同一方向に延びるように導出されている。なお、図８に示すように、半導体パッケージ２００の封止体２２０には、後述するヒートシンク２４０へのネジ止めのための取付用孔２２１が設けられている。また、１個の半導体パッケージ２００には、半導体チップ２１０が１つ封止されている。
また、図９に示すように、ＴＯ２２０型の半導体パッケージ２００は、実装基板（図示せず）などに実装された後、半導体チップ２１０（図８参照）で生じた熱を放熱するために、一般的に、ヒートシンク２４０にネジ止めされる。また、ＤＣ−ＤＣコンバータ回路やインバータ回路などを形成する場合には、半導体チップ（トランジスタ）が２つ必要とされる場合があるので、このような場合には、ＴＯ２２０型の半導体パッケージ２００が２個使用される。この際、一方の半導体パッケージ２００と他方の半導体パッケージ２００とは、各々のリード端子２３０を介して、半導体パッケージ２００が実装されている実装基板の配線導体２５０により、たとえば、一方の半導体チップ２１０のドレイン電極と他方の半導体チップ２１０のソース電極とが電気的に接続される。なお、上記したＴＯ２２０型の半導体パッケージ２００を２個実装する場合には、２つの半導体パッケージ２００の取付用孔２２１間の距離は一定の距離Ａに保つ必要がある。このため、２つの半導体パッケージ２００は、間隔Ｂを隔てて配置されることになる。
ここで、実装基板への半導体パッケージ２００の実装は、実装装置（図示せず）を用いて１個づつ行われるため、半導体パッケージ２００を実装基板などに２個実装する場合には、実装装置による実装動作が２回必要になるという不都合がある。このため、半導体パッケージ２００の実装基板への実装に時間を要し、生産性を低下させる要因となっている。
一方、従来、２つの半導体チップを樹脂モールドすることにより１パッケージに構成した半導体装置が知られている。このような構成を上記した従来の半導体パッケージ２００に適用することによって、２個の半導体パッケージ２００を１個の半導体パッケージにすることができる。したがって、１回の実装動作で半導体パッケージを実装することが可能となるので、実装工数を削減することができる。その結果、生産性を改善することができる。なお、上記した２チップ１パッケージ構成の半導体装置は、たとえば、特許文献１に記載されている。
特開平５−９０４６４号公報
しかしながら、ＴＯ２２０型の半導体パッケージ２００を２チップ１パッケージ構成にした場合でも、ＤＣ−ＤＣコンバータ回路やインバータ回路などを形成しようとする場合には、個別の半導体パッケージ２００を２個使用する場合と同様、リード端子を介して、半導体パッケージが実装されている実装基板の配線導体により、たとえば、一方の半導体チップのドレイン電極と他方の半導体チップのソース電極とを電気的に接続する必要がある。このため、２チップ１パッケージ構成にすることによって、生産性を改善することは可能であるものの、配線インダクタンスによるノイズを改善（低減）するのが困難であるという問題点がある。なお、個別の半導体パッケージ２００を２個使用する場合も、上記と同様、配線インダクタンスによるノイズを改善（低減）するのは困難である。
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、ノイズの低減等を図ることによって信頼性を向上させることが可能であり、かつ、生産性の改善を図ることが可能な半導体装置を提供することである。
上記目的を達成するために、この発明の一の局面による半導体装置は、トランジスタ素子をそれぞれ含む第１半導体チップおよび第２半導体チップと、一主面上に第１半導体チップおよび第２半導体チップが互いに所定の間隔を隔てて固定された金属製の支持基板と、少なくとも第１半導体チップおよび第２半導体チップを封止する絶縁性樹脂材料からなる封止体と、第１半導体チップまたは第２半導体チップと電気的に接続され、封止体の一端面から同一方向に延びるように外部に導出される複数のリード端子とを備えている。そして、第１半導体チップと第２半導体チップとは、封止体の内部で、支持基板とは異なる接続部材を介して互いに電気的に接続されている。
この一の局面による半導体装置では、上記のように、第１半導体チップおよび第２半導体チップが封止体で封止された構成において、第１半導体チップと第２半導体チップとを封止体の内部で、支持基板とは異なる接続部材を介して互いに電気的に接続することによって、封止体の外部で、第１半導体チップと第２半導体チップとを電気的に接続する場合に比べて、接続部材（配線）の長さを短くすることができる。すなわち、封止体の外部で第１半導体チップと第２半導体チップとを電気的に接続する場合には、実装基板の配線導体などによりリード端子同士が電気的に接続されるため、半導体チップとリード端子との接続のためのワイヤや、配線導体の引き回しなどを考慮すると、第１半導体チップと第２半導体チップとの配線距離が比較的長くなる。その一方、封止体の内部で第１半導体チップと第２半導体チップとを電気的に接続する場合には、接続部材を介して最短距離で第１半導体チップと第２半導体チップとを電気的に接続することができる。このため、接続部材（配線）の長さを短くすることができる。これにより、２つの半導体チップ（第１半導体チップ、第２半導体チップ）を用いて回路を形成する際に、第１半導体チップと第２半導体チップとの間の配線インダクタンスを低減することができるので、ノイズを低減することができる。その結果、半導体装置の信頼性を向上させることができる。
また、上記した構成では、第１半導体チップと第２半導体チップとは、絶縁性樹脂材料からなる封止体の内部で接続部材を介して互いに電気的に接続されているので、外部ノイズによる接続部材への影響を封止体で抑制することができる。このため、接続部材に外部ノイズがのるのを抑制することができるので、これによっても、ノイズを低減することができる。
また、一の局面による半導体装置では、上記のように、第１半導体チップおよび第２半導体チップを封止体で一体的に封止することによって、２つの半導体チップを１つの封止体で封止した２チップ１パッケージの構成にすることができる。このため、半導体チップを２つ必要とする場合において、実装基板などに実装する半導体装置の数を１個で済ますことができる。これにより、半導体装置を実装基板などに実装する際に実装動作が１回で済むので、半導体装置を２個実装する場合に比べて、実装動作の回数を減らすことができる。その結果、生産性を改善することができる。
さらに、一の局面による半導体装置では、上記のように、第１半導体チップおよび第２半導体チップを封止体で封止することによって、第１半導体チップおよび第２半導体チップが固定される金属製の支持基板を、第１半導体チップと第２半導体チップとの間の領域にも延設することができる。このため、支持基板の平面積を大きくすることができるので、半導体装置の放熱性を向上させることができる。これにより、半導体装置の信頼性をより向上させることができる。
なお、上記のように構成することによって、配線インダクタンスを低減することができるので、過渡現象で生じる誘起電圧の値を小さくすることができる。このため、半導体チップ（トランジスタ素子）の破壊を抑制することができる。すなわち、破壊耐性を向上させることができる。その結果、これによっても、半導体装置の信頼性を向上させることができる。
上記一の局面による半導体装置において、第１半導体チップおよび第２半導体チップは、それぞれ、ディスクリート型電子部品であって、より具体的には、ディスクリート型トランジスタやディスクリート型ダイオードであることが好ましい。
上記一の局面による半導体装置において、好ましくは、トランジスタ素子は、縦型構造の電界効果トランジスタであり、第１半導体チップおよび第２半導体チップは、各々の上面にソース電極パッドおよびゲート電極パッドを有するとともに、各々の下面にドレイン電極を有し、かつ、ドレイン電極が支持基板側となるように、導電性の接着層を介して支持基板の一主面上にそれぞれ固定されている。
上記一の局面による半導体装置において、好ましくは、支持基板は、互いに分離された第１支持基板および第２支持基板を含み、第１支持基板の一主面上および第２支持基板の一主面上には、それぞれ、第１半導体チップおよび第２半導体チップが固定されており、第１支持基板は、平面的に見て、第２支持基板側に突出するように第１支持基板と一体的に形成され、少なくとも一部が第１半導体チップと第２半導体チップとの間の領域に配置される第１延出部を有している。このように構成すれば、第１支持基板の平面積を大きくすることができるので、その分、半導体装置の放熱性を向上させることができる。
この場合において、好ましくは、第２支持基板は、平面的に見て、第１支持基板側に突出するように第２支持基板と一体的に形成され、第１延出部とは異なる領域に配置される第２延出部を有している。このように構成すれば、第１支持基板に加えて、第２支持基板の平面積も大きくすることができるので、容易に、半導体装置の放熱性を向上させることができる。
上記第１支持基板の一主面上および第２支持基板の一主面上にそれぞれ第１半導体チップおよび第２半導体チップが固定された構成において、好ましくは、第１半導体チップおよび第２半導体チップは、それぞれ、ｎチャネル型のトランジスタであり、封止体の内部において、第１半導体チップのドレイン電極に電気的に接続されている第１延出部と第２半導体チップのソース電極パッドとが接続部材を介して電気的に接続されることにより、第１半導体チップと第２半導体チップとでインバータ回路が形成されている。このように構成すれば、第１延出部は、平面的に見て、第２支持基板側に突出するように形成されているので、より短い接続部材を用いて、第１半導体チップのドレイン電極と第２半導体チップのソース電極パッドとを電気的に接続することができる。このため、接続部材の配線インダクタンスをより低減することができるので、第１半導体チップと第２半導体チップとで、よりノイズが低減されたインバータ回路を形成することができる。また、このように構成すれば、過渡現象で生じる誘起電圧の値をより小さくすることができるので、半導体チップ（トランジスタ素子）の破壊を容易に抑制することができる。
この場合において、好ましくは、接続部材は、所定の太さを有する第１金属ワイヤと、第１金属ワイヤと同等以上の太さを有する第２金属ワイヤとを含み、第１半導体チップおよび第２半導体チップの各々のソース電極パッドは、第１金属ワイヤを介して、それぞれ対応するリード端子と電気的に接続されている一方、第１延出部と第２半導体チップのソース電極パッドとは、第２金属ワイヤを介して互いに電気的に接続されている。このように構成すれば、配線インダクタンスをさらに低減することができるので、さらにノイズを低減することができるとともに、過渡現象で生じる誘起電圧の値をさらに小さくすることができるので、半導体チップ（トランジスタ素子）の破壊をより容易に抑制することができる。
上記一の局面による半導体装置において、好ましくは、支持基板は、リード端子が導出される封止体の一端面と対向する他端面に向かって延設された放熱フィン部をさらに含み、封止体は、第１半導体チップおよび第２半導体チップとともに、放熱フィン部を含む支持基板全体を覆うように構成されている。このような構成を上記一の局面による半導体装置に適用すれば、ノイズの低減および生産性の改善を図りながら、耐圧を向上させることができる。これにより、効果的に、半導体装置の信頼性を向上させることができる。
以上のように、本発明によれば、ノイズの低減等を図ることによって信頼性を向上させることが可能であり、かつ、生産性の改善を図ることが可能な半導体装置を容易に得ることができる。
以下、本発明を具体化した実施形態を図面に基づいて詳細に説明する。
図１は、本発明の一実施形態による半導体装置の内部構造を示した平面図である。図２は、本発明の一実施形態による半導体装置の半導体チップの構造を示した斜視図である。図３は、本発明の一実施形態による半導体装置の等価回路を示した図である。図４および図５は、本発明の一実施形態による半導体装置の構造を説明するための斜視図である。まず、図１〜図５を参照して、本発明の一実施形態による半導体装置５０の構造について説明する。
一実施形態による半導体装置５０は、一定の間隔を隔てて配置された２つのＴＯ２２０型の半導体パッケージを、１つのパッケージとなるようにモノリシックに形成した構造を有している。具体的には、一実施形態による半導体装置５０は、図１に示すように、金属ヘッダ１と、この金属ヘッダ１の上面（一主面）上に搭載された半導体チップ２０および３０と、絶縁性樹脂材料からなる封止体４０と、この封止体４０の一端面４０ａから同一方向に延びるように導出された６本のリード端子１０とを備えている。
金属ヘッダ１は、銅などの電気伝導率の高い金属材料から構成されており、所定の厚みを有する板形状に形成されている。また、金属ヘッダ１は、互いに分離された金属ヘッダ２および金属ヘッダ３を含んでいる。これらの金属ヘッダ２および３は、同一平面となるように配置されている。また、金属ヘッダ２の上面（一主面）の所定領域には、半導体チップ２０が搭載される半導体チップ搭載領域２ａが設けられており、金属ヘッダ３の上面（一主面）の所定領域には、半導体チップ３０が搭載される半導体チップ搭載領域３ａが設けられている。また、金属ヘッダ２および３の各々の上面には、四角枠状のＶ溝が形成されることによって構成されたＶ溝枠４および５がそれぞれ設けられている。
このＶ溝枠４および５は、平面的に見て、それぞれ、半導体チップ搭載領域２ａおよび３ａを囲むように設けられている。なお、金属ヘッダ１は、本発明の「支持基板」の一例であり、金属ヘッダ２および金属ヘッダ３は、それぞれ、本発明の「第１支持基板」および「第２支持基板」の一例である。また、半導体チップ２０および半導体チップ３０は、それぞれ、本発明の「第１半導体チップ」および「第２半導体チップ」の一例である。
また、金属ヘッダ２は、半導体チップ搭載領域２ａに対してリード端子１０と反対側の領域に放熱フィン部２ｂを有している。金属ヘッダ３は、半導体チップ搭載領域３ａに対してリード端子１０と反対側の領域に放熱フィン部３ｂを有している。この放熱フィン部２ｂおよび３ｂは、それぞれ、封止体４０の一端面４０ａと対向する他端面４０ｂに向かって延設されている。なお、放熱フィン部２ｂおよび３ｂは、それぞれ、半導体チップ２０および３０の駆動に伴い生じた熱を放熱する機能を有している。
また、放熱フィン部２ｂおよび３ｂの各々の中央部近傍領域には、それぞれ、貫通孔２ｃおよび３ｃが設けられている。この貫通孔２ｃと貫通孔３ｃとの間の距離Ａは、ＴＯ２２０型の半導体パッケージを２個実装する場合における２つの取付用孔間の距離と同じ距離に構成されている。
また、６本のリード端子１０は、３本ずつの２つのグループに分けられており、各々のグループは、それぞれ、金属ヘッダ２および金属ヘッダ３とそれぞれ対応するように配置されている。金属ヘッダ２に対応する３本のリード端子１０は、第１ソースリード１１、第１ゲートリード１２および第１ドレインリード１３から構成されており、このうちの第１ドレインリード１３は、金属ヘッダ２と一体的に連結されている。一方、第１ソースリード１１および第１ゲートリード１２は、それぞれ、独立した形状を有しており、平面的に見て、第１ドレインリード１３を挟むように配置されている。そして、第１ソースリード１１および第１ゲートリード１２は、それぞれ、金属ヘッダ２側の端部（一方端部）に、ワイヤボンディングが可能な幅広のワイヤボンディングパッド１１ａおよび１２ａを有している。
金属ヘッダ３に対応する３本のリード端子１０は、第２ソースリード１４、第２ゲートリード１５および第２ドレインリード１６から構成されており、このうちの第２ドレインリード１６は、金属ヘッダ３と一体的に連結されている。一方、第２ソースリード１４および第２ゲートリード１５は、それぞれ、独立した形状を有しており、平面的に見て、第２ドレインリード１６を挟むように配置されている。そして、第２ソースリード１４および第２ゲートリード１５は、それぞれ、金属ヘッダ３側の端部（一方端部）に、ワイヤボンディングが可能な幅広のワイヤボンディングパッド１４ａおよび１５ａを有している。
また、図２に示すように、半導体チップ２０および３０は、それぞれ、シリコン基板２１および３１を含んでいる。これらの半導体チップ２０および３０の各々には、縦型構造のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が形成されている。これにより、半導体チップ２０および３０の各々は、スイッチング素子として機能するように構成されている。また、半導体チップ２０の上面には、ゲート電極パッド２２とソース電極パッド２３とが形成されており、下面にはドレイン電極２４が形成されている。また、半導体チップ２０の上面には、開口部２５ａを有する絶縁性の保護膜２５が形成されており、この開口部２５ａを介して、上記したゲート電極パッド２２およびソース電極パッド２３が半導体チップ２０の上面に露出されている。
一方、半導体チップ３０の上面には、ゲート電極パッド３２とソース電極パッド３３とが形成されており、下面にはドレイン電極３４が形成されている。また、半導体チップ３０の上面には、開口部３５ａを有する絶縁性の保護膜３５が形成されており、この開口部３５ａを介して、上記したゲート電極パッド３２およびソース電極パッド３３が半導体チップ３０の上面に露出されている。なお、半導体チップ２０および３０は、それぞれ、ｎチャネル型のＭＯＳＦＥＴに構成されている。また、半導体チップ２０および３０は、それぞれ、ディスクリート型のトランジスタ（ＭＯＳＦＥＴ）である。
上記した半導体チップ２０および３０は、図１に示すように、半田などの導電性の接着層（図示せず）により、それぞれ、金属ヘッダ２の半導体チップ搭載領域２ａおよび金属ヘッダ３の半導体チップ搭載領域３ａに固定されている。このため、半導体チップ２０のドレイン電極２４は、導電性の接着層（図示せず）を介して金属ヘッダ２と電気的に接続されているとともに、半導体チップ３０のドレイン電極３４は、導電性の接着層（図示せず）を介して金属ヘッダ３と電気的に接続されている。
ここで、本実施形態では、金属ヘッダ２は、平面的に見て、金属ヘッダ３側に突出するように形成された延出部２ｄを有している。この延出部２ｄは、金属ヘッダ２と一体的に接続（形成）されており、半導体チップ２０と半導体チップ３０との間の領域（半導体チップ搭載領域２ａと半導体チップ搭載領域３ａとの間の領域）に配置されている。一方、金属ヘッダ３は、平面的に見て、金属ヘッダ２側に突出するように形成された延出部３ｄを有している。この延出部３ｄは、金属ヘッダ３の放熱フィン部３ｂに一体的に接続（形成）されている。
そして、上記した延出部２ｄおよび３ｄは、ＴＯ２２０型の半導体パッケージを２個使用する際の一方の半導体パッケージと他方の半導体パッケージとの間の領域に対応する領域（図１の矢印Ｂ間の領域）に位置するように構成されている。このため、上記した一実施形態による半導体装置５０の構成では、従来の半導体パッケージに比べて、延出部２ｄおよび３ｄの分、金属ヘッダ２および３の平面積を大きく構成することが可能となる。これにより、半導体装置５０の放熱性を向上させることが可能となる。なお、延出部２ｄおよび延出部３ｄは、それぞれ、本発明の「第１延出部」および「第２延出部」の一例である。
また、封止体４０は、たとえば、熱硬化性のエポキシ樹脂などからなり、半導体チップ２０および３０、金属ヘッダ１（２、３）、および、リード端子１０の一方端部（ワイヤボンディングパッド１１ａ、１２ａ、１４ａおよび１５ａ）を封止するように一体的に設けられている。また、封止体４０は、図１および図４に示すように、放熱フィン部２ｂおよび３ｂを封止する封止部４１と、半導体チップ２０および３０を封止する封止部４２とを有している。封止部４１の厚みは、比較的小さい厚みｔ１（図４参照）に構成されており、封止部４２の厚みは、封止部４１より大きい厚みｔ２に構成されている。また、封止部４２は、封止部４２の全体において一定の厚みｔ２（図４参照）に構成されている。
また、封止体４０の封止部４１には、半導体装置５０をヒートシンク６０（図５参照）などに取り付ける際に利用される２つの取付用孔４１ａおよび４１ｂが設けられている。取付用孔４１ａは、図１に示すように、金属ヘッダ２の貫通孔２ｃと同心円からなり、貫通孔２ｃよりも孔径が小さくなるように形成されている。また、取付用孔４１ｂは、金属ヘッダ３の貫通孔３ｃと同心円からなり、貫通孔３ｃよりも孔径が小さくなるように形成されている。そして、取付用孔４１ａと取付用孔４１ｂとの間の距離Ａは、ＴＯ２２０型の半導体パッケージを２個実装する場合における２つの半導体パッケージの取付用孔間の距離と同じ距離に構成されている。これにより、一実施形態による半導体装置５０は、従来のＴＯ２２０型の半導体パッケージ（半導体装置）と置き換え可能に構成されている。また、一実施形態による半導体装置５０は、図５に示すように、ＴＯ２２０型の半導体パッケージを２個実装する場合と同様にして、ヒートシンク６０にネジ６１によって固定することができる。
また、図１および図４に示すように、封止体４０は、半導体チップ２０および３０とともに、金属ヘッダ２および３の全面を覆うように構成されている。すなわち、一実施形態による半導体装置５０は、フルモールド構造に構成されている。また、封止体４０を構成する絶縁性樹脂材料は、上記したＶ溝枠４および５の各々のＶ溝内にも充填されるので、Ｖ溝枠４および５の存在によって、金属ヘッダ２および３と封止体４０との界面における水分の侵入（半導体チップ２０および３０側への水分の侵入）が抑制される。これにより、半導体装置５０の信頼性をより向上させることが可能となる。
また、封止体４０の内部において、半導体チップ２０のゲート電極パッド２２と第１ゲートリード１２のワイヤボンディングパッド１２ａとは、第１ゲートワイヤ６を介して互いに電気的に接続されており、半導体チップ２０のソース電極パッド２３と第１ソースリード１１のワイヤボンディングパッド１１ａとは、ワイヤ７を介して互いに電気的に接続されている。また、封止体４０の内部において、半導体チップ３０のゲート電極パッド３２と第２ゲートリード１５のワイヤボンディングパッド１５ａとは、第２ゲートワイヤ９を介して互いに電気的に接続されており、半導体チップ３０のソース電極パッド３３と第２ソースリード１４のワイヤボンディングパッド１４ａとは、ワイヤ７を介して互いに電気的に接続されている。なお、第１ゲートワイヤ６および第２ゲートワイヤ９は、それぞれ、直径が約７０μｍの比較的細いＡｌ線から構成されており、ワイヤ７は、直径が約２５０μｍ〜約４００μｍのＡｌ線から構成されている。
ここで、本実施形態では、上記した金属ヘッダ２の延出部２ｄは、ワイヤボンディング領域として利用可能に構成されており、封止体４０の内部において、上記延出部２ｄと半導体チップ３０のソース電極パッド３３とが、ワイヤ８を介して、互いに電気的に接続されている。これにより、封止体４０の内部で半導体チップ２０のドレイン電極２４（図２参照）と半導体チップ３０のソース電極パッド３３（ソース電極）とが互いに電気的に接続されている。上記した延出部２ｄは、半導体チップ３０側に突出しているので、延出部２ｄと半導体チップ３０のソース電極パッド３３とを電気的に接続する際に、ワイヤ８の長さを短くすることが可能となる。
また、本実施形態では、延出部２ｄと半導体チップ３０のソース電極パッド３３とを接続するワイヤ８は、ワイヤ７と同等以上の太さを有するＡｌ線から構成されている。具体的には、ワイヤ８は、直径が約４００μｍ〜約５００μｍ（たとえば、約４００μｍ）の太いＡｌ線から構成されている。なお、ワイヤ８は、本発明の「接続部材」および「第２金属ワイヤ」の一例であり、ワイヤ７は、本発明の「第１金属ワイヤ」の一例である。
上記のように構成された一実施形態による半導体装置５０では、封止体４０の内部でワイヤ８を介して半導体チップ２０と半導体チップ３０とが電気的に接続されることにより、図３の等価回路で示すようなインバータ回路が形成されている。なお、半導体チップ２０は、インバータ回路のＬｏｗサイドのＭＯＳＦＥＴ２０となり、半導体チップ３０は、インバータ回路のＨｉｇｈサイドのＭＯＳＦＥＴ３０となる。また、上記した半導体装置５０は、たとえば、ＤＣ−ＤＣコンバータ回路などに用いることによって、回路の性能および信頼性を向上させることができる。
本実施形態では、上記のように、半導体チップ２０および半導体チップ３０が封止体４０で封止された構成において、封止体４０の内部で半導体チップ２０のドレイン電極２４と半導体チップ３０のソース電極パッド３３とをワイヤ８を介して互いに電気的に接続することによって、封止体４０の外部で半導体チップ２０のドレイン電極２４と半導体チップ３０のソース電極とを電気的に接続する場合に比べて、配線長さを短くすることができる。このため、半導体チップ２０と半導体チップ３０とでインバータ回路を形成する際に、配線インダクタンスを低減することができるので、ノイズを低減することができる。その結果、半導体装置５０の信頼性を向上させることができる。
また、上記した本実施形態の構成では、半導体チップ２０のドレイン電極２４と半導体チップ３０のソース電極パッド３３とは、絶縁性樹脂材料からなる封止体４０の内部でワイヤ８を介して互いに電気的に接続されているので、外部ノイズによるワイヤ８への影響を封止体４０で抑制することができる。このため、ワイヤ８に外部ノイズがのるのを抑制することができるので、これによっても、ノイズを低減することができる。
また、本実施形態では、上記のように、半導体チップ２０および半導体チップ３０を封止体４０で一体的に封止することによって、２つの半導体チップ２０および３０を１つの封止体４０で封止した２チップ１パッケージの構成にすることができる。このため、半導体チップを２つ必要とする場合において、実装基板などに実装する半導体装置（半導体パッケージ）の数を１個で済ますことができる。これにより、半導体装置（半導体パッケージ）を実装基板などに実装する際に実装装置による実装動作が１回で済むので、半導体装置（半導体パッケージ）を２個実装する場合に比べて、実装動作の回数を減らすことができる。その結果、生産性を改善することができる。
また、本実施形態では、上記のように、金属ヘッダ２および金属ヘッダ３に、それぞれ、延出部２ｄおよび延出部３ｄを形成することによって、金属ヘッダ２および金属ヘッダ３の各々の平面積を大きくすることができるので、その分、半導体装置５０の放熱性を向上させることができる。
また、本実施形態では、上記のように構成することによって、配線インダクタンスを低減することができるので、過渡現象で生じる誘起電圧の値を小さくすることができる。このため、半導体チップの破壊を抑制することができる。すなわち、破壊耐性を向上させることができる。
また、本実施形態では、延出部２ｄをワイヤボンディング領域とし、この延出部２ｄと半導体チップ３０のソース電極パッド３３とを、ワイヤ８を介して電気的に接続することによって、半導体チップ２０のドレイン電極２４と半導体チップ３０のソース電極とを電気的に接続する際に、これらを接続するワイヤ８の長さをより短くすることができる。これにより、配線インダクタンスをより低減することができるので、ノイズをより低減することができる。
また、本実施形態では、延出部２ｄと半導体チップ３０のソース電極パッド３３とを電気的に接続するワイヤ８の太さを、ワイヤ７と同等以上の太さにすることによって、配線インダクタンスをさらに低減することができるので、ノイズをさらに低減することができる。
また、本実施形態では、封止体４０を、半導体チップ２０および半導体チップ３０とともに、放熱フィン部２ｂを含む金属ヘッダ２および放熱フィン部３ｂを含む金属ヘッダ３の全体を覆うように構成することによって、半導体装置５０の耐圧を向上させることができるので、これにより、効果的に、半導体装置５０の信頼性を向上させることができる。
なお、本実施形態による半導体装置５０では、半導体チップ２０のドレイン電極２４と半導体チップ３０のソース電極パッド３３（ソース電極）とを電気的に接続するワイヤ８が、短くかつ太く構成されているので、過渡現象で生じる誘起電圧の値をさらに小さくすることができる。これにより、半導体チップの破壊をより容易に抑制することができる。
図６は、一実施形態の変形例による半導体装置の内部構造を示した平面図である。図７は、一実施形態の変形例による半導体装置の等価回路を示した図である。次に、図１、図６および図７を参照して、一実施形態の変形例による半導体装置１００の構造について説明する。なお、上記した一実施形態の半導体装置５０と同一の部分（部材）には同一の符号を付すことによってその説明は省略する。
一実施形態の変形例による半導体装置は、図６に示すように、広面積を有する１つの金属ヘッダ１を備えている。すなわち、一実施形態の変形例による半導体装置１００では、金属ヘッダ１が、金属ヘッダ２（図１参照）と金属ヘッダ３（図１参照）とに分離されていない構成となっている。この金属ヘッダ１の所定領域（図１に示した半導体チップ搭載領域２ａおよび３ａに対応する領域）には、２つの半導体チップ２０および３０が固定されている。
また、半導体チップ２０および３０を封止する封止体４０の一端面４０ａからは、６本のリード端子１０が同一方向に延びるように導出されている。この６本のリード端子１０は、上記した一実施形態による半導体装置５０と同様、３本ずつの２つのグループに分けられており、各々のグループは、それぞれ、半導体チップ２０および半導体チップ３０と対応するように配置されている。
また、半導体チップ２０に対応する３本のリード端子１０は、第１ソースリード１１、第１ゲートリード１２および第１ドレインリード１３から構成されており、このうちの第１ドレインリード１３は、金属ヘッダ１と一体的に連結されている。一方、第１ソースリード１１および第１ゲートリード１２は、それぞれ、独立した形状を有しており、平面的に見て、第１ドレインリード１３を挟むように配置されている。そして、第１ソースリード１１および第１ゲートリード１２は、それぞれ、金属ヘッダ１側の端部（一方端部）に、ワイヤボンディングが可能な幅広のワイヤボンディングパッド１１ｂおよび１２ａを有している。
半導体チップ３０に対応する３本のリード端子１０は、第２ソースリード１４、第２ゲートリード１５および第２ドレインリード１６から構成されており、このうちの第２ドレインリード１６は、金属ヘッダ１と一体的に連結されている。一方、第２ソースリード１４および第２ゲートリード１５は、それぞれ、独立した形状を有しており、平面的に見て、第２ドレインリード１６を挟むように配置されている。そして、第２ソースリード１４および第２ゲートリード１５は、それぞれ、金属ヘッダ１側の端部（一方端部）に、ワイヤボンディングが可能な幅広のワイヤボンディングパッド１４ａおよび１５ａを有している。
ここで、一実施形態による変形例では、ソースリード１３のワイヤボンディングパッド１１ｂが、封止体４０の内部において、第２ゲートリード１５側に延出するように形成されている。また、半導体チップ３０のソース電極パッド３３ａは、半導体チップ２０のソース電極パッド２３よりも平面積が広くなるように形成されている。そして、第１ソースリード１１のワイヤボンディングパッド１１ｂの延出された部分と半導体チップ３０のソース電極パッド３３ａとが、封止体４０の内部でＡｌ線からなるワイヤ８を介して互いに電気的に接続されている。
また、半導体チップ２０のソース電極パッド２３は、ワイヤ７を介して、第１ソースリード１１のワイヤボンディングパッド１１ｂと電気的に接続されている。このため、半導体チップ２０のソース電極パッド２３と半導体チップ３０のソース電極パッド３３ａとは、封止体４０の内部で、互いに電気的に接続された状態となっている。また、半導体チップ２０と半導体チップ３０とのドレイン電極２４（３４）同士も、封止体４０の内部で、金属ヘッダ１を介して互いに電気的に接続された状態となっている。
そして、上記のように構成された一実施形態の変形例による半導体装置１００は、図７に示すような等価回路で表すことができる。すなわち、一実施形態の変形例による半導体装置１００は、ＭＯＳＦＥＴ（半導体チップ）２０とＭＯＳＦＥＴ（半導体チップ）３０とが並列接続された回路となっている。
なお、封止体４０の内部において、半導体チップ２０のゲート電極パッド２２と第１ゲートリード１２のワイヤボンディングパッド１２ａとは、第１ゲートワイヤ６を介して互いに電気的に接続されている。また、封止体４０の内部において、半導体チップ３０のゲート電極パッド３２と第２ゲートリード１５のワイヤボンディングパッド１５ａとは、第２ゲートワイヤ９を介して互いに電気的に接続されており、半導体チップ３０のソース電極パッド３３ａと第２ソースリード１４のワイヤボンディングパッド１４ａとは、ワイヤ７を介して互いに電気的に接続されている。
一実施形態の変形例による半導体装置のその他の構成は、上記した一実施形態による半導体装置の構成と同様である。
一実施形態の変形例による半導体装置では、上記のように、半導体チップ２０および半導体チップ３０が封止体４０で封止された構成において、半導体チップ２０のソース電極パッド２３と半導体チップ３０のソース電極パッド３３ａとを封止体４０の内部で、ワイヤ８を介して互いに電気的に接続することによって、配線インダクタンスを低減することができるので、ノイズを低減することができる。
また、半導体チップ２０と半導体チップ３０とは、封止体４０の内部で互いに電気的に接続されているので、外部ノイズによる影響を低減することができる。このため、これによっても、ノイズを低減することができる。
一実施形態の変形例による半導体装置１００のその他の効果は、上記一実施形態による半導体装置５０の効果と同様である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、半導体装置をＴＯ２２０型の半導体パッケージと置き換え可能に構成した例を示したが、本発明はこれに限らず、ＴＯ２２０型以外の半導体パッケージと置き換え可能に構成することもできる。
また、上記実施形態では、２つの半導体チップをいずれもｎチャネル型に構成した例を示したが、本発明はこれに限らず、一方の半導体チップをｎチャネル型に構成し、他方の半導体チップをｐチャネル型に構成してもよい。
また、上記実施形態では、一方の半導体チップと他方の半導体チップとを封止体の内部で電気的に接続する接続部材に、Ａｌ線からなるワイヤを用いた例を示したが、本発明はこれに限らず、Ａｌ線以外の金属線からなるワイヤを用いて、一方の半導体チップと他方の半導体チップと電気的に接続してもよい。また、ワイヤ以外の接続部材を用いて、一方の半導体チップと他方の半導体チップと電気的に接続してもよい。
また、上記実施形態では、一方の半導体チップと他方の半導体チップとを電気的に接続する際に、ソースリードと半導体チップのソース電極パッドとを電気的に接続するワイヤと同等以上の太さを有するワイヤを用いた例を示したが、本発明はこれに限らず、一方の半導体チップと他方の半導体チップとを電気的に接続するためのワイヤは、ソースリードと半導体チップのソース電極パッドとを電気的に接続するワイヤよりも細くてもよい。その際、複数本のワイヤを用いて、一方の半導体チップと他方の半導体チップとを電気的に接続するのが好ましい。
本発明の一実施形態による半導体装置の内部構造を示した平面図である。 本発明の一実施形態による半導体装置の半導体チップの構造を示した斜視図である。 本発明の一実施形態による半導体装置の等価回路を示した図である。 本発明の一実施形態による半導体装置の全体斜視図である。 本発明の一実施形態による半導体装置をヒートシンクに取り付けた状態を示した斜視図である。 一実施形態の変形例による半導体装置の内部構造を示した平面図である。 一実施形態の変形例による半導体装置の等価回路を示した図である。 従来知られているＴＯ２２０型の半導体パッケージの構造を示した平面図である。 従来知られているＴＯ２２０型の半導体パッケージをヒートシンクに取り付けた状態を示した斜視図である。
符号の説明
１ 金属ヘッダ（支持基板）
２ 金属ヘッダ（第１支持基板）
２ｂ、３ｂ 放熱フィン部
２ｄ 延出部（第１延出部）
３ 金属ヘッダ（第２支持基板）
３ｄ 延出部（第２延出部）
７ ワイヤ（第１金属ワイヤ）
８ ワイヤ（接続部材、第２金属ワイヤ）
１０ リード端子
２０ 半導体チップ（第１半導体チップ）
３０ 半導体チップ（第２半導体チップ）
２２、３２ ゲート電極パッド
２３、３３、３３ａ ソース電極パッド
２４、３４ ドレイン電極
４０ａ 一端面
４０ｂ 他端面
４０ 封止体
５０、１００ 半導体装置

Claims (7)

  1. トランジスタ素子をそれぞれ含む第１半導体チップおよび第２半導体チップと、
    一主面上に、前記第１半導体チップおよび前記第２半導体チップが互いに所定の間隔を隔てて固定された金属製の支持基板と、
    少なくとも、前記第１半導体チップおよび前記第２半導体チップを封止する絶縁性樹脂材料からなる封止体と、
    前記第１半導体チップまたは前記第２半導体チップと電気的に接続され、前記封止体の一端面から同一方向に延びるように外部に導出される複数のリード端子とを備え、
    前記第１半導体チップと前記第２半導体チップとは、前記封止体の内部で、前記支持基板とは異なる接続部材を介して互いに電気的に接続され、
    前記トランジスタ素子は、電界効果トランジスタであり、
    前記第１半導体チップおよび前記第２半導体チップは、各々の上面にソース電極パッドおよびゲート電極パッドを有するとともに、各々の下面にドレイン電極を有し、かつ、前記ドレイン電極が前記支持基板側となるように、導電性の接着層を介して前記支持基板の一主面上にそれぞれ固定され、
    前記支持基板は、互いに分離された第１支持基板および第２支持基板を含み、
    前記第１支持基板の一主面上および前記第２支持基板の一主面上には、それぞれ、前記第１半導体チップおよび前記第２半導体チップが固定されており、
    前記第１支持基板は、平面的に見て、前記第２支持基板側に突出するように前記第１支持基板と一体的に形成され、少なくとも一部が前記第１半導体チップと前記第２半導体チップとの間の領域に配置される第１延出部を有し、
    前記第２支持基板は、平面的に見て、前記第１支持基板側に突出するように前記第２支持基板と一体的に形成され、前記第１延出部とは異なる領域に配置される第２延出部を有し、
    前記第１半導体チップおよび前記第２半導体チップは、それぞれ、ｎチャネル型のトランジスタであり、
    前記封止体の内部において、前記第１半導体チップのドレイン電極に電気的に接続されている前記第１延出部と前記第２半導体チップのソース電極パッドとが前記接続部材を介して電気的に接続されることにより、前記第１半導体チップと前記第２半導体チップとでインバータ回路が形成され、
    前記接続部材は、所定の太さを有する第１金属ワイヤと、前記第１金属ワイヤと同等以上の太さを有する第２金属ワイヤとを含み、
    前記第１半導体チップおよび前記第２半導体チップの各々のソース電極パッドは、前記第１金属ワイヤを介して、それぞれ対応するリード端子と電気的に接続されている一方、
    前記第１延出部と前記第２半導体チップのソース電極パッドとは、前記第２金属ワイヤを介して互いに電気的に接続され、
    前記支持基板は、前記リード端子が導出される前記封止体の一端面と対向する他端面に向かって延設された放熱フィン部をさらに含み、
    前記封止体は、前記第１半導体チップおよび前記第２半導体チップとともに、前記放熱フィン部を含む前記支持基板全体を覆うように構成され、
    前記第１延出部及び前記第２延出部は、平面的に見て、互い違いに組み合わされるように形成されていることを特徴とする、半導体装置。
  2. 前記第１延出部は、前記第１支持基板の前記第１半導体チップ側から前記第２半導体チップに向かう方向に突出するように形成されることを特徴とする、請求項１に記載の半導体装置。
  3. 前記第２金属ワイヤは、前記第１金属ワイヤよりも太いことを特徴とする、請求項１または２に記載の半導体装置。
  4. 前記放熱フィン部には、貫通孔が設けられていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記リード端子は、連続して並ぶ第１ソースリード、第１ゲートリード、及び第１ドレインリードを含み、
    前記第１ソースリード及び前記第１ゲートリードは、それぞれ独立した形状を有すると共に、平面的に見て、前記第１ドレインリードを挟むように形成されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記封止体は、前記放熱フィン部を封止する第１封止部と、前記第１半導体チップ及び前記第２半導体チップを封止する第２封止部と、を含み、
    前記第２封止部の厚さは、前記第１封止部の厚さよりも大きいことを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記支持基板には、平面的に見て、前記第１半導体チップを囲むように形成された第１溝、及び前記第２半導体チップを囲むように形成された第２溝が設けられていることを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。
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