JPH05251478A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05251478A JPH05251478A JP4050651A JP5065192A JPH05251478A JP H05251478 A JPH05251478 A JP H05251478A JP 4050651 A JP4050651 A JP 4050651A JP 5065192 A JP5065192 A JP 5065192A JP H05251478 A JPH05251478 A JP H05251478A
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- Japan
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- electrode
- gate
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- drain
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000000605 extraction Methods 0.000 claims description 22
- 238000011144 upstream manufacturing Methods 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000005669 field effect Effects 0.000 description 2
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】電力付加効率が高く、パターン設計上の制限が
少なく、小型化も図れる半導体装置を提供する。 【構成】信号伝播方向Ｇ上流側に配置したゲート引き出
し電極２ｂを、信号伝播方向Ｇ下流側に向かって延出さ
せるとともに、この延出部７にゲート櫛歯状電極３ｃ
を、信号伝播方向Ｇと交差させ、かつドレイン電極３ｃ
に近接させて設けて半導体装置を構成する。
少なく、小型化も図れる半導体装置を提供する。 【構成】信号伝播方向Ｇ上流側に配置したゲート引き出
し電極２ｂを、信号伝播方向Ｇ下流側に向かって延出さ
せるとともに、この延出部７にゲート櫛歯状電極３ｃ
を、信号伝播方向Ｇと交差させ、かつドレイン電極３ｃ
に近接させて設けて半導体装置を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、詳
しくは、例えば、パワートランジスタとして用いられ電
界効果トランジスタに関する。
しくは、例えば、パワートランジスタとして用いられ電
界効果トランジスタに関する。
【０００２】
【従来の技術】従来から、例えば、パワートランジスタ
に用いられる電界効果トランジスタ（以下、ＦＥＴと略
す）として、図３に示すものがある。このＦＥＴ５０
は、信号伝播方向Ｇ上流側に配置されたゲート電極５１
と、ゲート電極５１と対向して下流側に配置されたドレ
イン電極５２と、両電極５１，５２の間に配設されたソ
ース電極５３とを備えており、これら電極５１，５２，
５３は絶縁基板５４上に形成されている。
に用いられる電界効果トランジスタ（以下、ＦＥＴと略
す）として、図３に示すものがある。このＦＥＴ５０
は、信号伝播方向Ｇ上流側に配置されたゲート電極５１
と、ゲート電極５１と対向して下流側に配置されたドレ
イン電極５２と、両電極５１，５２の間に配設されたソ
ース電極５３とを備えており、これら電極５１，５２，
５３は絶縁基板５４上に形成されている。
【０００３】ゲート電極５１はゲート電極パッド５１
ａ、ゲート引き出し電極５１ｂ、およびゲートフィンガ
と呼ばれるゲート櫛歯状電極５１ｃを備えている。ゲー
ト電極パッド５１ａは信号伝播方向上流側に設けられて
おり、ゲート引き出し電極５１ｂは、ゲート電極パッド
５１ａから信号伝播方向Ｇと直交して図中左右に延出し
て形成されている。ゲート櫛歯状電極５１ｃは、ゲート
引き出し電極５１ｂからドレイン電極５２に向かって形
成されており互いに平行に、かつ等間隔に配置されてい
る。
ａ、ゲート引き出し電極５１ｂ、およびゲートフィンガ
と呼ばれるゲート櫛歯状電極５１ｃを備えている。ゲー
ト電極パッド５１ａは信号伝播方向上流側に設けられて
おり、ゲート引き出し電極５１ｂは、ゲート電極パッド
５１ａから信号伝播方向Ｇと直交して図中左右に延出し
て形成されている。ゲート櫛歯状電極５１ｃは、ゲート
引き出し電極５１ｂからドレイン電極５２に向かって形
成されており互いに平行に、かつ等間隔に配置されてい
る。
【０００４】ドレイン電極５２はドレイン電極本体５２
ｃ、ドレイン引き出し電極５２ｂ、およびドレイン電極
パッド５２ａを備えている。ドレイン電極本体５２ｃは
櫛歯状電極５１ｃ間の隙間、一つおきに配設されてい
る。ドレイン引き出し電極５２ｂはドレイン電極本体５
２ｃより下流側に設けられており、信号伝播方向Ｇと直
交する方向に沿って形成されている。ドレイン引き出し
電極５２ｂは各ドレイン電極本体５２ｃに連接されてい
る。ドレイン電極パッド５２ａはドレイン引き出し電極
５２ｂの下流側に設けられておりドレイン引き出し電極
５２ｂに連接されている。
ｃ、ドレイン引き出し電極５２ｂ、およびドレイン電極
パッド５２ａを備えている。ドレイン電極本体５２ｃは
櫛歯状電極５１ｃ間の隙間、一つおきに配設されてい
る。ドレイン引き出し電極５２ｂはドレイン電極本体５
２ｃより下流側に設けられており、信号伝播方向Ｇと直
交する方向に沿って形成されている。ドレイン引き出し
電極５２ｂは各ドレイン電極本体５２ｃに連接されてい
る。ドレイン電極パッド５２ａはドレイン引き出し電極
５２ｂの下流側に設けられておりドレイン引き出し電極
５２ｂに連接されている。
【０００５】なお、図中、符号５３ｃはソース電極本
体、５３ｂはソース引き出し電極、５３ａはソース電極
パッドである。
体、５３ｂはソース引き出し電極、５３ａはソース電極
パッドである。
【０００６】そして、このように、構成されたＦＥＴ５
０は、周知のように、ゲート電極５１に入力された信号
電流を増幅してドレイン電極５２から取り出すようにな
っている。
０は、周知のように、ゲート電極５１に入力された信号
電流を増幅してドレイン電極５２から取り出すようにな
っている。
【０００７】
【発明が解決しようとする課題】ところで、上記した従
来のＦＥＴには、大電力を得ようとすると、電力付加効
率が低下するという問題があった。
来のＦＥＴには、大電力を得ようとすると、電力付加効
率が低下するという問題があった。
【０００８】というのも、この種のＦＥＴの大電力化
は、ゲート櫛歯状電極５１ｃ数を増加させて対応するの
が一般的である。しかしながら、従来の構造では、ゲー
ト引き出し電極５１ｂを、信号伝播方向Ｇと直交する方
向、すなわち幅方向に延ばすことによってしか、ゲート
櫛歯状電極５１ｃの増加に対応することはできなかっ
た。
は、ゲート櫛歯状電極５１ｃ数を増加させて対応するの
が一般的である。しかしながら、従来の構造では、ゲー
ト引き出し電極５１ｂを、信号伝播方向Ｇと直交する方
向、すなわち幅方向に延ばすことによってしか、ゲート
櫛歯状電極５１ｃの増加に対応することはできなかっ
た。
【０００９】ところが、ＦＥＴで増幅される高周波信号
は、性質上、ゲート引き出し電極５１ｂが幅方向（信号
伝播方向Ｇと直交する方向）に延びると、行路差を生じ
て、ゲート引き出し電極５１ｂの基端部（ゲード電極パ
ッド５１ａに近接する部分）と先端部（ゲード電極パッ
ド５１ａから離間した部分）との間の信号位相差が大き
くなる。そのため、ゲート電極引き出し電極５１ｂ基端
部を通る信号と、先端部を通る信号とが互いの信号を打
ち消し合ってしまう。おまけに、位相差が大きくなるた
めに、後段の回路との整合性も悪くなる。このような理
由により、従来のＦＥＴは大電力化すると、電力付加効
率が低下していた。
は、性質上、ゲート引き出し電極５１ｂが幅方向（信号
伝播方向Ｇと直交する方向）に延びると、行路差を生じ
て、ゲート引き出し電極５１ｂの基端部（ゲード電極パ
ッド５１ａに近接する部分）と先端部（ゲード電極パッ
ド５１ａから離間した部分）との間の信号位相差が大き
くなる。そのため、ゲート電極引き出し電極５１ｂ基端
部を通る信号と、先端部を通る信号とが互いの信号を打
ち消し合ってしまう。おまけに、位相差が大きくなるた
めに、後段の回路との整合性も悪くなる。このような理
由により、従来のＦＥＴは大電力化すると、電力付加効
率が低下していた。
【００１０】さらに、前記したように、ゲート櫛歯状電
極を５１ｃ増加させるには、信号伝播方向Ｇと直交する
方向にゲード引き出し電極５１ｂを延出するしかなく、
このことは、半導体装置のパターン設計上の制限となる
とともに、半導体装置小型化の妨げともなっていた。
極を５１ｃ増加させるには、信号伝播方向Ｇと直交する
方向にゲード引き出し電極５１ｂを延出するしかなく、
このことは、半導体装置のパターン設計上の制限となる
とともに、半導体装置小型化の妨げともなっていた。
【００１１】本発明は、このように問題に鑑みてなされ
たものであって、電力付加効率が高く、パターン設計上
の制限が少なく、小型化も図れる半導体装置を提供する
ことを目的としている。
たものであって、電力付加効率が高く、パターン設計上
の制限が少なく、小型化も図れる半導体装置を提供する
ことを目的としている。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
上記目的を達成するために以下のような構成を取る。す
なわち、この半導体装置は、ゲート引き出し電極を、信
号伝播方向下流側に向かって延出させるとともに、この
延出部にゲート櫛歯状電極を、信号伝播方向と交差さ
せ、かつドレイン電極に近接させて設けた。
上記目的を達成するために以下のような構成を取る。す
なわち、この半導体装置は、ゲート引き出し電極を、信
号伝播方向下流側に向かって延出させるとともに、この
延出部にゲート櫛歯状電極を、信号伝播方向と交差さ
せ、かつドレイン電極に近接させて設けた。
【００１３】
【作用】上記構成によれば、ゲート引き出し電極を信号
伝播方向下流側に向かって延出すれば、ゲート櫛歯状電
極を増加させることができる。そのため、ゲート櫛歯状
電極の増加に伴って、各ゲート櫛歯状電極間で、信号伝
播方向に直交する方向に大幅に距離が開くことはなく、
各ゲート櫛歯状電極の位相差は最小限に押さえられる。
伝播方向下流側に向かって延出すれば、ゲート櫛歯状電
極を増加させることができる。そのため、ゲート櫛歯状
電極の増加に伴って、各ゲート櫛歯状電極間で、信号伝
播方向に直交する方向に大幅に距離が開くことはなく、
各ゲート櫛歯状電極の位相差は最小限に押さえられる。
【００１４】さらに、ゲート櫛歯状電極の増加は、ゲー
ト引き出し電極を、信号伝播方向下流側に向かって延出
するほか、ゲート引き出し電極を信号伝播方向に沿って
並列に増設することによっても達成できる。つまり、幅
方向、長さ方向どちらの方向へでもゲート櫛歯状電極を
増加させることができるようになる。
ト引き出し電極を、信号伝播方向下流側に向かって延出
するほか、ゲート引き出し電極を信号伝播方向に沿って
並列に増設することによっても達成できる。つまり、幅
方向、長さ方向どちらの方向へでもゲート櫛歯状電極を
増加させることができるようになる。
【００１５】
【実施例】以下、本発明を図面に示す実施例に基づいて
詳細に説明する。図１は本発明の一実施例の平面図であ
る。この図に基づいて、まず、このＦＥＴの平面的な構
成を説明する。すなわち、本実施例のＦＥＴ１は、信号
伝播方向Ｇ上流側に配置されたゲート電極２と、ゲート
電極２と対向して下流側に配置されたドレイン電極３
と、両電極２，３の間に配設されたソース電極４とを備
えており、これら電極２，３，４は絶縁基板５上に形成
されている。
詳細に説明する。図１は本発明の一実施例の平面図であ
る。この図に基づいて、まず、このＦＥＴの平面的な構
成を説明する。すなわち、本実施例のＦＥＴ１は、信号
伝播方向Ｇ上流側に配置されたゲート電極２と、ゲート
電極２と対向して下流側に配置されたドレイン電極３
と、両電極２，３の間に配設されたソース電極４とを備
えており、これら電極２，３，４は絶縁基板５上に形成
されている。
【００１６】ゲート電極２はゲート電極パッド２ａ、ゲ
ート引き出し電極２ｂ、およびゲートフィンガと呼ばれ
るゲート櫛歯状電極２ｃからなっている。ゲート電極パ
ッド２ａは信号伝播方向Ｇ上流側に設けられている。ゲ
ート引き出し電極２ｂは基端部６と延出部７とからなっ
ている。基端部６はゲート電極パッド２ａから幅方向
（信号伝播方向Ｇに直交する方向）左右に若干ながら延
出して形成されている。延出部７は複数設けられており
（本実施例では３本）、基端部６から信号伝播方向下流
側に延出している。これら延出部７は互いに等間隔に配
設されている。ゲート櫛歯状電極２ｃは細幅の電極郡か
らなり、各延出部７から信号伝播方向Ｇと直交して左右
に延出形成されている。これらゲート櫛歯状電極２ｃは
互いに等間隔、かつ平行に配設されている。
ート引き出し電極２ｂ、およびゲートフィンガと呼ばれ
るゲート櫛歯状電極２ｃからなっている。ゲート電極パ
ッド２ａは信号伝播方向Ｇ上流側に設けられている。ゲ
ート引き出し電極２ｂは基端部６と延出部７とからなっ
ている。基端部６はゲート電極パッド２ａから幅方向
（信号伝播方向Ｇに直交する方向）左右に若干ながら延
出して形成されている。延出部７は複数設けられており
（本実施例では３本）、基端部６から信号伝播方向下流
側に延出している。これら延出部７は互いに等間隔に配
設されている。ゲート櫛歯状電極２ｃは細幅の電極郡か
らなり、各延出部７から信号伝播方向Ｇと直交して左右
に延出形成されている。これらゲート櫛歯状電極２ｃは
互いに等間隔、かつ平行に配設されている。
【００１７】ドレイン電極３はドレイン電極本体３ｃ、
ドレイン引き出し電極３ｂ、およびドレイン電極パッド
３ａからなっている。ドレイン電極本体３ｃはゲート櫛
歯状電極２ｃ間に形成された隙間の一つおきに設けられ
ている。ドレイン引き出し電極３ｂは延出部９と基端部
８とからなっている。延出部９は信号伝播方向Ｇに沿っ
て複数設けられている。また、延出部９はゲート引き出
し電極２ｂの延出部７を挟む形で形成されており各ドレ
イン電極本体３ｃに連接されている。基端部８は延出部
９より下流側に配設されており、信号伝播方向Ｇと直交
する方向に延出している。基端部８は各延出部９と連接
されている。ドレイン電極パッド３ａは基端部８中央部
に連接して設けられている。
ドレイン引き出し電極３ｂ、およびドレイン電極パッド
３ａからなっている。ドレイン電極本体３ｃはゲート櫛
歯状電極２ｃ間に形成された隙間の一つおきに設けられ
ている。ドレイン引き出し電極３ｂは延出部９と基端部
８とからなっている。延出部９は信号伝播方向Ｇに沿っ
て複数設けられている。また、延出部９はゲート引き出
し電極２ｂの延出部７を挟む形で形成されており各ドレ
イン電極本体３ｃに連接されている。基端部８は延出部
９より下流側に配設されており、信号伝播方向Ｇと直交
する方向に延出している。基端部８は各延出部９と連接
されている。ドレイン電極パッド３ａは基端部８中央部
に連接して設けられている。
【００１８】ソース電極４はソース電極本体４ｃ、ソー
ス引き出し電極４ｂ、およびソース電極パッド４ａから
なっている。ソース電極本体４ｃは、ゲート櫛歯状電極
２ｃ間の隙間のうち、ドレイン電極本体３ｃが形成され
ていない隙間に設けられている。このように、櫛歯状電
極２ｃ間の隙間には交互にドレイン電極本体３ｃとソー
ス電極本体４ｃとが配設されている。ソース引き出し電
極４ｂは、信号伝播方向Ｇに沿って複数設けられてお
り、ゲート引き出し電極延出部７を挟んでドレイン引き
出し電極延出部９の外側に設けられている。各ソース引
き出し電極４ｂはソース電極本体４ｃに連接されている
とともに、互いどうしも連接されている。ソース電極パ
ッド４ａは、ゲート電極パッド２ａの左右両端にそれぞ
れ設けられており、ソース引き出し電極４ｂに連接され
ている。
ス引き出し電極４ｂ、およびソース電極パッド４ａから
なっている。ソース電極本体４ｃは、ゲート櫛歯状電極
２ｃ間の隙間のうち、ドレイン電極本体３ｃが形成され
ていない隙間に設けられている。このように、櫛歯状電
極２ｃ間の隙間には交互にドレイン電極本体３ｃとソー
ス電極本体４ｃとが配設されている。ソース引き出し電
極４ｂは、信号伝播方向Ｇに沿って複数設けられてお
り、ゲート引き出し電極延出部７を挟んでドレイン引き
出し電極延出部９の外側に設けられている。各ソース引
き出し電極４ｂはソース電極本体４ｃに連接されている
とともに、互いどうしも連接されている。ソース電極パ
ッド４ａは、ゲート電極パッド２ａの左右両端にそれぞ
れ設けられており、ソース引き出し電極４ｂに連接され
ている。
【００１９】次に、図２の断面図に基づいて、このＦＥ
Ｔ１の断面構成を説明する。ベースとなる絶縁基板５上
に活性層１０が形成されている。この活性層１０上にお
いて平面的に離間した位置にそれぞれゲート電極２（図
ではゲート櫛歯状電極２ｃ）、ドレイン電極３（図では
ドレイン電極本体３ｃ）、およびソース電極４（図では
ソース電極本体４ｃ）が配設されている。そして、ゲー
ト電極２、およびソース電極４上には絶縁膜１１が形成
されており、この絶縁膜１１上の所定部には各ドレイン
電極３ｃ本体を連接するドレイン引き出し電極３ｂが形
成されている。
Ｔ１の断面構成を説明する。ベースとなる絶縁基板５上
に活性層１０が形成されている。この活性層１０上にお
いて平面的に離間した位置にそれぞれゲート電極２（図
ではゲート櫛歯状電極２ｃ）、ドレイン電極３（図では
ドレイン電極本体３ｃ）、およびソース電極４（図では
ソース電極本体４ｃ）が配設されている。そして、ゲー
ト電極２、およびソース電極４上には絶縁膜１１が形成
されており、この絶縁膜１１上の所定部には各ドレイン
電極３ｃ本体を連接するドレイン引き出し電極３ｂが形
成されている。
【００２０】このようにして構成した本実施例のＦＥＴ
１の大きさを測定したところ、櫛歯状電極の幅１００μ
ｍ、ゲート長１．０μｍ、トータルゲート幅３．６μｍ
であり、チップサイズは、横（ソース電極パッド間の最
大距離）９００μｍ、縦（ゲート電極パッド・ドレイン
電極パッド間の最大距離）７００μｍという結果を得
た。また、このＦＥＴ１の電気的特性を測定したしたと
ころ、ゲートショート時のドレイン電流（Ｉｄｓｓ）が
１Ａ、１ＧＨｚでの１ｄＢ電力圧縮利得が３２ｄＢｍ
（Ｃ級動作時）という結果を得た。
１の大きさを測定したところ、櫛歯状電極の幅１００μ
ｍ、ゲート長１．０μｍ、トータルゲート幅３．６μｍ
であり、チップサイズは、横（ソース電極パッド間の最
大距離）９００μｍ、縦（ゲート電極パッド・ドレイン
電極パッド間の最大距離）７００μｍという結果を得
た。また、このＦＥＴ１の電気的特性を測定したしたと
ころ、ゲートショート時のドレイン電流（Ｉｄｓｓ）が
１Ａ、１ＧＨｚでの１ｄＢ電力圧縮利得が３２ｄＢｍ
（Ｃ級動作時）という結果を得た。
【００２１】このＦＥＴ１と同じ性能を従来例構造のＦ
ＥＴ５０で構成すると、横２０００μｍ、縦４００μｍ
の大きさが必要であり、非常に横長で面接の大きい構造
である。つまり、本発明のＦＥＴ構造を用いれば、信号
位相差の増大が押さえられるために、高効率等、電気的
特性が優れた小型のＦＥＴを得られることがわかる。
ＥＴ５０で構成すると、横２０００μｍ、縦４００μｍ
の大きさが必要であり、非常に横長で面接の大きい構造
である。つまり、本発明のＦＥＴ構造を用いれば、信号
位相差の増大が押さえられるために、高効率等、電気的
特性が優れた小型のＦＥＴを得られることがわかる。
【００２２】なお、本実施例では、絶縁膜１１上にドレ
イン引き出し電極３ｂを形成しているが、これにかぎる
わけではなく、絶縁膜１１上に形成するのは、ゲート引
き出し電極２ｂでも、ソース引き出し電極４ｂでもよ
い。ゲート引き出し電極２ｂを絶縁膜１１上に形成した
場合は、ドレインおよびソースの各引き出し電極３ｂ，
４ｂが絶縁基板５側に形成される。また、ソース引き出
し電極４ｂを絶縁膜１１上に形成した場合は、ドレイン
およびゲートの各引き出し電極３ｂ，２ｂが絶縁基板５
側に形成される。
イン引き出し電極３ｂを形成しているが、これにかぎる
わけではなく、絶縁膜１１上に形成するのは、ゲート引
き出し電極２ｂでも、ソース引き出し電極４ｂでもよ
い。ゲート引き出し電極２ｂを絶縁膜１１上に形成した
場合は、ドレインおよびソースの各引き出し電極３ｂ，
４ｂが絶縁基板５側に形成される。また、ソース引き出
し電極４ｂを絶縁膜１１上に形成した場合は、ドレイン
およびゲートの各引き出し電極３ｂ，２ｂが絶縁基板５
側に形成される。
【００２３】さらに、絶縁膜１１上に形成する引き出し
電極（本実施例ではドレイン引き出し電極３ｂ）は、こ
のほか、エアブリッジ構造でもって構成してもよい。
電極（本実施例ではドレイン引き出し電極３ｂ）は、こ
のほか、エアブリッジ構造でもって構成してもよい。
【００２４】
【発明の効果】以上のように、本発明によれば、櫛歯状
電極間に発生する位相差を最小限に止どめることができ
るようになった。そのため、位相差の増大に起因する電
力付加効率の低減がなくなり、高効率になった。
電極間に発生する位相差を最小限に止どめることができ
るようになった。そのため、位相差の増大に起因する電
力付加効率の低減がなくなり、高効率になった。
【００２５】さらに、信号伝播方向の幅、長さ、どちら
の方向へでも櫛歯状電極を配置することができ、設計上
チップサイズを自由にレイアウトすることができるよう
になるとともに、小型化ができるようになった。
の方向へでも櫛歯状電極を配置することができ、設計上
チップサイズを自由にレイアウトすることができるよう
になるとともに、小型化ができるようになった。
【図１】本発明の一実施例であるＦＥＴの構造を示す平
面図である。
面図である。
【図２】図１のＡ−Ａ’線断面図である。
【図３】従来例のＦＥＴの構造を示す断面図である。
２ｂ ゲート引き出し電極 ２ｃ ゲート櫛歯状電極 ３ｃ ドレイン電極本体 ７ ゲート引き出し電極延出部 Ｇ 信号伝播方向
Claims (1)
- 【請求項１】 ゲート引き出し電極（２ｂ）を、信号伝
播方向（Ｇ）下流側に向かって延出させるとともに、こ
の延出部（７）にゲート櫛歯状電極（２ｃ）を、信号伝
播方向（Ｇ）と交差させ、かつドレイン電極（３ｃ）に
近接させて設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050651A JPH05251478A (ja) | 1992-03-09 | 1992-03-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050651A JPH05251478A (ja) | 1992-03-09 | 1992-03-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251478A true JPH05251478A (ja) | 1993-09-28 |
Family
ID=12864847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4050651A Pending JPH05251478A (ja) | 1992-03-09 | 1992-03-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251478A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1992
- 1992-03-09 JP JP4050651A patent/JPH05251478A/ja active Pending
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