JP2002289839A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 素子面積の増大を防止しつつ、高周波特性の
向上を図る。 【解決手段】 ＭＩＳＦＥＴにおいて、一つのコンタク
ト領域６に複数本のゲート電極２が接続されており、ゲ
ート電極と基板との間に寄生する容量を複数本のゲート
電極で分割することにより、容量が減少して高周波特性
が向上する。また、複数のゲート電極を櫛状に配列した
従来の装置では、両端のゲート電極の幅が細くなる問題
があったが、本発明では対称性良くゲート電極２が配置
されるので、ゲート電極を均一な幅で形成することがで
きる。
向上を図る。 【解決手段】 ＭＩＳＦＥＴにおいて、一つのコンタク
ト領域６に複数本のゲート電極２が接続されており、ゲ
ート電極と基板との間に寄生する容量を複数本のゲート
電極で分割することにより、容量が減少して高周波特性
が向上する。また、複数のゲート電極を櫛状に配列した
従来の装置では、両端のゲート電極の幅が細くなる問題
があったが、本発明では対称性良くゲート電極２が配置
されるので、ゲート電極を均一な幅で形成することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係わ
り、特にアナログ回路に好適な、ゲート電極がフィンガ
ー構造を有するＭＩＳＦＥＴ（Metal Insulator Semico
nductor Field Effect Transistor）を含む装置に関す
る。
り、特にアナログ回路に好適な、ゲート電極がフィンガ
ー構造を有するＭＩＳＦＥＴ（Metal Insulator Semico
nductor Field Effect Transistor）を含む装置に関す
る。
【０００２】
【従来の技術】近年、携帯電話が急速に普及し、幅広く
用いられるに至っている。この携帯電話に用いられてい
る高周波回路は、低コスト化、小型化の要求から、これ
まで主流であったバイポーラトランジスタからＭＩＳＦ
ＥＴを用いたものに移行しつつある。
用いられるに至っている。この携帯電話に用いられてい
る高周波回路は、低コスト化、小型化の要求から、これ
まで主流であったバイポーラトランジスタからＭＩＳＦ
ＥＴを用いたものに移行しつつある。
【０００３】一般に、アナログ用のＭＩＳＦＥＴは、カ
レントゲイン、パワーゲインを大きくするために、ゲー
ト長Ｌｇを小さくすることが行われている。これに伴
い、一本のゲート電極を配置したＭＩＳＦＥＴの構造で
はゲート抵抗Ｒｇが大きくなる。
レントゲイン、パワーゲインを大きくするために、ゲー
ト長Ｌｇを小さくすることが行われている。これに伴
い、一本のゲート電極を配置したＭＩＳＦＥＴの構造で
はゲート抵抗Ｒｇが大きくなる。
【０００４】そこで、図７に示されたようなフィンガー
状のゲート電極１２が櫛形に配置された構造とすること
が行われてきた。この構造においては、半導体基板の表
面上に、素子分離領域で囲まれた素子領域１１が形成さ
れている。素子領域１１の長手方向に沿ってその両側の
外周部に、ゲート電極１２に対し図示されていない配線
層を層間絶縁膜を介して接続するためのコンタクト領域
１６が複数個配置されている。
状のゲート電極１２が櫛形に配置された構造とすること
が行われてきた。この構造においては、半導体基板の表
面上に、素子分離領域で囲まれた素子領域１１が形成さ
れている。素子領域１１の長手方向に沿ってその両側の
外周部に、ゲート電極１２に対し図示されていない配線
層を層間絶縁膜を介して接続するためのコンタクト領域
１６が複数個配置されている。
【０００５】そして、素子領域１１の表面上に図示され
ていないゲート酸化膜を介してゲート電極１２が複数本
形成されている。各々のゲート電極１２は、素子領域１
１の両側のコンタクト領域１６の一つずつと接続されて
いる。これらのコンタクト領域１６には、図７に示され
たようにそれぞれ一つずつ、あるいは二つ以上のコンタ
クト部１３が設けられている。
ていないゲート酸化膜を介してゲート電極１２が複数本
形成されている。各々のゲート電極１２は、素子領域１
１の両側のコンタクト領域１６の一つずつと接続されて
いる。これらのコンタクト領域１６には、図７に示され
たようにそれぞれ一つずつ、あるいは二つ以上のコンタ
クト部１３が設けられている。
【０００６】この場合のゲート抵抗Ｒｇは、以下の
（１）式に示されるようになる。
（１）式に示されるようになる。
【０００７】 Ｒｇ＝ρｓ＊Ｌｆ2／（Ｌｇ＊Ｗｇ） （１） ここで、ρｓはシート抵抗、Ｌｆは１本のフィンガー
長、Ｌｇはゲート長、Ｗｇはゲート幅であって、Ｌｆ＊
フィンガー数とする。
長、Ｌｇはゲート長、Ｗｇはゲート幅であって、Ｌｆ＊
フィンガー数とする。
【０００８】また、ドレインから増幅された信号が出力
される最大動作周波数、即ちカットオフ周波数ｆＴ（カ
レントゲインが「１」になるときの周波数）は、次の
（２）式のようになる。
される最大動作周波数、即ちカットオフ周波数ｆＴ（カ
レントゲインが「１」になるときの周波数）は、次の
（２）式のようになる。
【０００９】 ｆＴ＝ｇｍ／（２π（Ｃｇｂ＋Ｃｇｓ）） （２） ここで、ｇｍはトランスコンダクタンス、Ｃｇｂはゲー
トと基板との間の容量、Ｃｇｓはゲートと素子領域（ソ
ース、ドレイン及びチャネル領域）との間の容量とす
る。
トと基板との間の容量、Ｃｇｓはゲートと素子領域（ソ
ース、ドレイン及びチャネル領域）との間の容量とす
る。
【００１０】また、最大発振周波数ｆmax（パワーゲイ
ンが「１」になるときの周波数）は、以下のようであ
る。
ンが「１」になるときの周波数）は、以下のようであ
る。
【００１１】 ｆmax＝（ｆＴ／２）＊（Ｒｏｕｔ／（Ｒｇ＋Ｒｃｈ））1/2 （３） ここで、Ｒｏｕｔは出力抵抗、Ｒｃｈはオン抵抗とす
る。
る。
【００１２】上記（１）〜（３）式より、ゲート抵抗Ｒ
ｇが増加すると、最大発振周波数ｆmaxが低下し、その
結果パワーゲインが劣化することがわかる。
ｇが増加すると、最大発振周波数ｆmaxが低下し、その
結果パワーゲインが劣化することがわかる。
【００１３】しかし、このような従来の半導体装置に
は、以下の２つの問題があった。
は、以下の２つの問題があった。
【００１４】先ず、ゲート抵抗Ｒｇを下げるために、１
本のフィンガー長Ｌｆを短くしてフィンガー数を増やす
と、コンタクト領域１６の全体の面積が増加する。これ
により、ゲート電極１２と半導体基板との間の容量Ｃgb
が増大する。この結果、上記（２）、（３）式から明ら
かなように、カットオフ周波数ｆＴ及び最大発振周波数
ｆmaxが低下し、この結果カレントゲインやパワーゲイ
ンが低下して周波数特性が劣化することとなる。
本のフィンガー長Ｌｆを短くしてフィンガー数を増やす
と、コンタクト領域１６の全体の面積が増加する。これ
により、ゲート電極１２と半導体基板との間の容量Ｃgb
が増大する。この結果、上記（２）、（３）式から明ら
かなように、カットオフ周波数ｆＴ及び最大発振周波数
ｆmaxが低下し、この結果カレントゲインやパワーゲイ
ンが低下して周波数特性が劣化することとなる。
【００１５】また、図７に示されたような複数のゲート
電極１２が配列された場合、全てのゲート電極１２の幅
（太さ）を均一に形成することが困難であった。
電極１２が配列された場合、全てのゲート電極１２の幅
（太さ）を均一に形成することが困難であった。
【００１６】リソグラフィ工程における光学的影響によ
り、外側に存在するゲート電極Ｌ及びＲだけが他のゲー
ト電極１２よりも幅が狭く形成されていた。これによ
り、パターンが微細化されて各々のゲート電極１２のピ
ッチが狭くなると、外側のゲート電極Ｌ及びＲの幅が狭
くなりすぎて、パンチスルーを引き起こすこともあっ
た。
り、外側に存在するゲート電極Ｌ及びＲだけが他のゲー
ト電極１２よりも幅が狭く形成されていた。これによ
り、パターンが微細化されて各々のゲート電極１２のピ
ッチが狭くなると、外側のゲート電極Ｌ及びＲの幅が狭
くなりすぎて、パンチスルーを引き起こすこともあっ
た。
【００１７】従来はこのような問題を解決するために、
外側のゲート電極Ｌ及びＲのさらに外側にダミーゲート
ＤＧをそれぞれ形成し、光学的影響を他のゲート電極１
２と同様にすることで幅が細くなる問題を解決してい
た。
外側のゲート電極Ｌ及びＲのさらに外側にダミーゲート
ＤＧをそれぞれ形成し、光学的影響を他のゲート電極１
２と同様にすることで幅が細くなる問題を解決してい
た。
【００１８】しかし、このダミーゲートＤＧは、本来の
ゲート電極Ｌ及びＲの隣に一つずつ配置しただけでは効
果がなく、複数、例えば図示されたように５個以上必要
である。このため、ダミーゲートＤＧによって素子領域
が増大し、チップサイズを増大させるという新たな問題
があった。
ゲート電極Ｌ及びＲの隣に一つずつ配置しただけでは効
果がなく、複数、例えば図示されたように５個以上必要
である。このため、ダミーゲートＤＧによって素子領域
が増大し、チップサイズを増大させるという新たな問題
があった。
【００１９】
【発明が解決しようとする課題】上述のように、従来は
ゲート抵抗を下げるためにフィンガー数を増やすとコン
タクト領域の面積が増加し、ゲート・基板間の容量が増
大して高周波特性が劣化し、また素子面積の増加を招く
ことなくフィンガー構造におけるゲート電極を均一な幅
に形成することができないという問題があった。
ゲート抵抗を下げるためにフィンガー数を増やすとコン
タクト領域の面積が増加し、ゲート・基板間の容量が増
大して高周波特性が劣化し、また素子面積の増加を招く
ことなくフィンガー構造におけるゲート電極を均一な幅
に形成することができないという問題があった。
【００２０】本発明は上記事情に鑑み、素子面積の増大
を防止しつつ、高周波特性の向上及びゲート電極の均一
な形成が可能な半導体装置を提供することを目的とす
る。
を防止しつつ、高周波特性の向上及びゲート電極の均一
な形成が可能な半導体装置を提供することを目的とす
る。
【００２１】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面部分に環状に形成された素子領域と、
前記素子領域の内周で囲繞された素子分離領域内から少
なくとも前記素子領域の外周まで延在するように、前記
素子領域の表面上にゲート絶縁膜を介して形成された少
なくとも４本のゲート電極と、前記素子領域の内周で囲
繞された素子分離領域上に形成され、層間絶縁膜を介し
て前記ゲート電極に対してコンタクトをとるためのコン
タクト領域とを有するＭＩＳＦＥＴ構造を少なくとも一
つ含むことを特徴とする。
半導体基板の表面部分に環状に形成された素子領域と、
前記素子領域の内周で囲繞された素子分離領域内から少
なくとも前記素子領域の外周まで延在するように、前記
素子領域の表面上にゲート絶縁膜を介して形成された少
なくとも４本のゲート電極と、前記素子領域の内周で囲
繞された素子分離領域上に形成され、層間絶縁膜を介し
て前記ゲート電極に対してコンタクトをとるためのコン
タクト領域とを有するＭＩＳＦＥＴ構造を少なくとも一
つ含むことを特徴とする。
【００２２】ここで前記素子領域は、前記ゲート電極に
よって区切られた領域が交互にソース領域とドレイン領
域とに割り当てられていてよい。
よって区切られた領域が交互にソース領域とドレイン領
域とに割り当てられていてよい。
【００２３】また少なくとも一つの前記ドレイン領域
は、少なくとも一つの前記ソース領域より面積が小さい
ように構成してよい。
は、少なくとも一つの前記ソース領域より面積が小さい
ように構成してよい。
【００２４】さらに、前記ＭＩＳＦＥＴ構造を複数備
え、各々の前記ＭＩＳＦＥＴ構造の前記ゲート電極が相
互に接続されるように構成してよい。
え、各々の前記ＭＩＳＦＥＴ構造の前記ゲート電極が相
互に接続されるように構成してよい。
【００２５】隣接する複数の前記ＭＩＳＦＥＴ構造の間
で、対向するソース領域同士、ドレイン領域同士が繋が
るようにすることもできる。
で、対向するソース領域同士、ドレイン領域同士が繋が
るようにすることもできる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２７】（１）第１の実施の形態 第１の実施の形態による半導体装置は、図１に示される
構成を備えている。先ず、図１（ａ）に示されたよう
に、半導体基板の表面部分において環状の素子領域１
と、その周囲に素子分離領域８とを設ける。この素子領
域１のパターンは、図示されたように内外周が矩形であ
ってもよく、あるいは多角形や円形であってもよい。
構成を備えている。先ず、図１（ａ）に示されたよう
に、半導体基板の表面部分において環状の素子領域１
と、その周囲に素子分離領域８とを設ける。この素子領
域１のパターンは、図示されたように内外周が矩形であ
ってもよく、あるいは多角形や円形であってもよい。
【００２８】さらに、図１（ｂ）に示されたように、環
状の素子領域１の内周で囲繞された素子分離領域８の中
央付近から素子領域１の外周方向に放射状に延在する導
電性の膜をパターン形成することによって素子領域１の
表面上に図示されていないゲート絶縁膜を介して複数本
（４本以上の偶数）のゲート電極２を形成する。
状の素子領域１の内周で囲繞された素子分離領域８の中
央付近から素子領域１の外周方向に放射状に延在する導
電性の膜をパターン形成することによって素子領域１の
表面上に図示されていないゲート絶縁膜を介して複数本
（４本以上の偶数）のゲート電極２を形成する。
【００２９】ゲート電極２により区切られた素子領域１
において、ゲート電極２をマスクとして不純物をイオン
注入して拡散し、ソース領域４、ドレイン領域５を交互
に形成する。ここで、ゲート電極２のフィンガー数を偶
数とすることにより、ソース領域４、ドレイン領域５を
交互に形成することが可能となる。
において、ゲート電極２をマスクとして不純物をイオン
注入して拡散し、ソース領域４、ドレイン領域５を交互
に形成する。ここで、ゲート電極２のフィンガー数を偶
数とすることにより、ソース領域４、ドレイン領域５を
交互に形成することが可能となる。
【００３０】図１（ｂ）に示された素子領域１、素子分
離領域８、ゲート電極２の表面上を覆うように、図示さ
れていない層間絶縁膜を形成する。そして、図１（ｃ）
に示されたように、層間絶縁膜に対して、コンタクト領
域６、ソース領域４、ドレイン領域５の表面上における
それぞれのコンタクト部７、３ａ、３ｂが露出するよう
にコンタクトホールを開口する。
離領域８、ゲート電極２の表面上を覆うように、図示さ
れていない層間絶縁膜を形成する。そして、図１（ｃ）
に示されたように、層間絶縁膜に対して、コンタクト領
域６、ソース領域４、ドレイン領域５の表面上における
それぞれのコンタクト部７、３ａ、３ｂが露出するよう
にコンタクトホールを開口する。
【００３１】この後は通常の配線工程通りに、コンタク
トホールの内部を埋めるように層間絶縁膜上に導電性の
膜を堆積し、パターニングして配線層を形成する。この
配線層と、コンタクト部７、３ａ、３ｂを介して、ゲー
ト電極２、ソース領域４、ドレイン領域５とがそれぞれ
電気的に接続される。
トホールの内部を埋めるように層間絶縁膜上に導電性の
膜を堆積し、パターニングして配線層を形成する。この
配線層と、コンタクト部７、３ａ、３ｂを介して、ゲー
ト電極２、ソース領域４、ドレイン領域５とがそれぞれ
電気的に接続される。
【００３２】従来の半導体装置では、図７に示されたよ
うに、一つのコンタクト領域１６当たりに１本ずつゲー
ト電極１２が接続されていた。これに対し、本実施の形
態によれば、一つのコンタクト領域６に対して４本のゲ
ート電極２が接続されている。このため、従来の装置と
比較し、同じゲート幅の合計値Ｗｇを実現する上で、ゲ
ート・基板間の容量Ｃgbを４本のゲート電極２で分散さ
せることで１／４に減少させることが可能であり、高周
波特性が改善される。
うに、一つのコンタクト領域１６当たりに１本ずつゲー
ト電極１２が接続されていた。これに対し、本実施の形
態によれば、一つのコンタクト領域６に対して４本のゲ
ート電極２が接続されている。このため、従来の装置と
比較し、同じゲート幅の合計値Ｗｇを実現する上で、ゲ
ート・基板間の容量Ｃgbを４本のゲート電極２で分散さ
せることで１／４に減少させることが可能であり、高周
波特性が改善される。
【００３３】また、各々のゲート電極２が対称性良く形
成される。よって、図８を用いて説明したような、両端
のゲート電極Ｌ及びＲの幅が他のゲート電極１２の幅よ
りも細く形成されるという問題が解消される。従って、
従来ゲート電極を均一な幅に形成するために必要として
いたダミー電極の形成も不要であり、素子面積の増大を
防ぐことができる。
成される。よって、図８を用いて説明したような、両端
のゲート電極Ｌ及びＲの幅が他のゲート電極１２の幅よ
りも細く形成されるという問題が解消される。従って、
従来ゲート電極を均一な幅に形成するために必要として
いたダミー電極の形成も不要であり、素子面積の増大を
防ぐことができる。
【００３４】（２）第２の実施の形態 本発明の第２の実施の形態は、図２に示される構成を備
えている。本実施の形態は、図１（ｃ）に示された上記
第１の実施の形態と比較し、ドレイン領域２５の面積が
ソース領域２４より小さくなっている。これにより、ド
レイン領域２５と基板との間の容量が減少し、ドレイン
領域２５から信号を出力する時の充放電に要する時間が
短縮され、動作速度が高速化される。他の構成及び効果
は上記第１の実施の形態と同様であり、説明を省略す
る。
えている。本実施の形態は、図１（ｃ）に示された上記
第１の実施の形態と比較し、ドレイン領域２５の面積が
ソース領域２４より小さくなっている。これにより、ド
レイン領域２５と基板との間の容量が減少し、ドレイン
領域２５から信号を出力する時の充放電に要する時間が
短縮され、動作速度が高速化される。他の構成及び効果
は上記第１の実施の形態と同様であり、説明を省略す
る。
【００３５】（３）第３の実施の形態 本発明の第３の実施の形態は、図３に示される構成を備
えている。本実施の形態は、図１（ｃ）に示された上記
第１の実施の形態におけるＭＩＳＦＥＴ構造を複数個備
えた場合に相当し、図３では４つの場合を例示してい
る。
えている。本実施の形態は、図１（ｃ）に示された上記
第１の実施の形態におけるＭＩＳＦＥＴ構造を複数個備
えた場合に相当し、図３では４つの場合を例示してい
る。
【００３６】４つのＭＩＳＦＥＴ Ａ１、Ｂ１、Ｃ１、
Ｄ１におけるゲート電極２が、相互に電気的に接続され
ている。但し、向かい合ったソース領域４、ドレイン領
域５は繋がっておらず、間に設けられた素子分離領域に
よって互いに分離されている。例えば、ＭＩＳＦＥＴ
Ａ１、Ｂ１、Ｃ１及びＤ１の対向するソース領域４同
士、またＭＩＳＦＥＴ Ａ１、Ｂ１、Ｃ１及びＤ１の対
向するドレイン領域５同士は繋がっておらず、層間絶縁
膜を介して各領域とコンタクトする配線層によってソー
ス領域４同士、またドレイン領域５同士が電気的に接続
されている。
Ｄ１におけるゲート電極２が、相互に電気的に接続され
ている。但し、向かい合ったソース領域４、ドレイン領
域５は繋がっておらず、間に設けられた素子分離領域に
よって互いに分離されている。例えば、ＭＩＳＦＥＴ
Ａ１、Ｂ１、Ｃ１及びＤ１の対向するソース領域４同
士、またＭＩＳＦＥＴ Ａ１、Ｂ１、Ｃ１及びＤ１の対
向するドレイン領域５同士は繋がっておらず、層間絶縁
膜を介して各領域とコンタクトする配線層によってソー
ス領域４同士、またドレイン領域５同士が電気的に接続
されている。
【００３７】本実施の形態によっても、上記第１の実施
の形態と同様に、各々のＭＩＳＦＥＴ Ａ１〜Ｄ１にお
ける一つのコンタクト領域６に対して４本のゲート電極
２が接続されているので、ゲート・基板間の容量Ｃgbを
減少させることによって高周波特性を改善することがで
きる。
の形態と同様に、各々のＭＩＳＦＥＴ Ａ１〜Ｄ１にお
ける一つのコンタクト領域６に対して４本のゲート電極
２が接続されているので、ゲート・基板間の容量Ｃgbを
減少させることによって高周波特性を改善することがで
きる。
【００３８】また、各々のＭＩＳＦＥＴ Ａ１〜Ｄ１の
各ゲート電極２が対称性良く形成されるので、ゲート電
極の幅が不均一に形成されるという従来の問題を解消す
ることができる。
各ゲート電極２が対称性良く形成されるので、ゲート電
極の幅が不均一に形成されるという従来の問題を解消す
ることができる。
【００３９】（４）第４の実施の形態 本発明の第４の実施の形態の構成を、図４に示す。本実
施の形態は、上記第３の実施の形態と同様に、上記第１
の実施の形態におけるＭＩＳＦＥＴ構造を複数個備える
場合に相当する。
施の形態は、上記第３の実施の形態と同様に、上記第１
の実施の形態におけるＭＩＳＦＥＴ構造を複数個備える
場合に相当する。
【００４０】そして、上記第３の実施の形態と同様に、
４つのＭＩＳＦＥＴ Ａ２、Ｂ２、Ｃ２、Ｄ２における
ゲート電極２が相互に電気的に接続されているが、隣接
するソース領域４、ドレイン領域５が基板内で繋がって
おり、間に素子分離領域が形成されていない点が相違す
る。例えば、ＭＩＳＦＥＴ Ａ２、Ｂ２、Ｃ２及びＤ２
の対向する４つのソース領域４同士、またＭＩＳＦＥＴ
Ａ２、Ｂ２、Ｃ２及びＤ２において対向する２つのド
レイン領域５同士が接続されている。
４つのＭＩＳＦＥＴ Ａ２、Ｂ２、Ｃ２、Ｄ２における
ゲート電極２が相互に電気的に接続されているが、隣接
するソース領域４、ドレイン領域５が基板内で繋がって
おり、間に素子分離領域が形成されていない点が相違す
る。例えば、ＭＩＳＦＥＴ Ａ２、Ｂ２、Ｃ２及びＤ２
の対向する４つのソース領域４同士、またＭＩＳＦＥＴ
Ａ２、Ｂ２、Ｃ２及びＤ２において対向する２つのド
レイン領域５同士が接続されている。
【００４１】本実施の形態によっても、上記第３の実施
の形態と同様の効果、即ち高周波特性の改善、及びゲー
ト電極の幅の均一化を実現することができる。
の形態と同様の効果、即ち高周波特性の改善、及びゲー
ト電極の幅の均一化を実現することができる。
【００４２】さらに、本実施の形態によれば、上記第３
の実施の形態と異なり、隣接するＭＩＳＦＥＴ構造間の
ソース、ドレインを基板内で直接接続することにより、
その間に素子分離領域を設ける必要がないため、素子面
積を縮小する効果が得られる。
の実施の形態と異なり、隣接するＭＩＳＦＥＴ構造間の
ソース、ドレインを基板内で直接接続することにより、
その間に素子分離領域を設ける必要がないため、素子面
積を縮小する効果が得られる。
【００４３】また、隣接するＭＩＳＦＥＴ構造内でソー
ス領域同士、ドレイン領域同士が繋がっているため、各
ＭＩＳＦＥＴ構造において、ゲート電極で区切られたソ
ース領域またはドレイン領域毎にコンタクト部を設ける
必要はなく、コンタクト部の配置に関して自由度が広が
り、さらに素子面積を縮小するうえで有利である。
ス領域同士、ドレイン領域同士が繋がっているため、各
ＭＩＳＦＥＴ構造において、ゲート電極で区切られたソ
ース領域またはドレイン領域毎にコンタクト部を設ける
必要はなく、コンタクト部の配置に関して自由度が広が
り、さらに素子面積を縮小するうえで有利である。
【００４４】（５）第５の実施の形態 本発明の第５の実施の形態について、図５を用いて説明
する。本実施の形態は、一つのコンタクト領域３６に、
８本のゲート電極３２が接続された構成を備えている。
コンタクト領域３６の下方には上記第１の実施の形態と
同様に、素子分離領域３８が形成され、その外周には素
子領域３１が形成され、この素子領域３１内においてゲ
ート電極３２で区切られた領域毎にソース領域３４、ド
レイン領域３５が交互に配置されている。尚、図中３
３、３７はコンタクト部を示している。
する。本実施の形態は、一つのコンタクト領域３６に、
８本のゲート電極３２が接続された構成を備えている。
コンタクト領域３６の下方には上記第１の実施の形態と
同様に、素子分離領域３８が形成され、その外周には素
子領域３１が形成され、この素子領域３１内においてゲ
ート電極３２で区切られた領域毎にソース領域３４、ド
レイン領域３５が交互に配置されている。尚、図中３
３、３７はコンタクト部を示している。
【００４５】このような構成を採用したことにより、本
実施の形態によれば、一つのコンタクト領域３６に８本
のゲート電極３２が接続されているため、ゲート・基板
間の容量Ｃgbが従来よりも１／８に減少し、高周波特性
が改善される。
実施の形態によれば、一つのコンタクト領域３６に８本
のゲート電極３２が接続されているため、ゲート・基板
間の容量Ｃgbが従来よりも１／８に減少し、高周波特性
が改善される。
【００４６】また、各ゲート電極３２が対称性良く形成
されるので、各々の幅を均一に形成することができる。
されるので、各々の幅を均一に形成することができる。
【００４７】ここで、素子領域３１は内外周が八角形の
形状を有しているが、三角形、四角形、五角形以上の多
角形、あるいは円形や楕円等、いかなる形状を有してい
てもよい。
形状を有しているが、三角形、四角形、五角形以上の多
角形、あるいは円形や楕円等、いかなる形状を有してい
てもよい。
【００４８】（６）第６の実施の形態 本発明の第６の実施の形態について、図６を参照して説
明する。本実施の形態は、３つ以上の複数のＭＩＳＦＥ
Ｔ Ａ３、Ｂ３、Ｃ３、…をそれぞれの活性領域の間に
素子分離領域を設けることなく繋がった状態で配置した
構成を備えている。上記第４の実施の形態においても、
複数のＭＩＳＦＥＴ Ａ１、Ｂ１、Ｃ１、Ｄ１、…にお
ける素子領域１が隙間なく配置されているが、この場合
は各々の素子領域１が四角形であり、一つのコンタクト
領域６に４本のゲート電極２が接続され、各素子領域１
が４つのソース領域４、ドレイン領域５に分割されてい
る。
明する。本実施の形態は、３つ以上の複数のＭＩＳＦＥ
Ｔ Ａ３、Ｂ３、Ｃ３、…をそれぞれの活性領域の間に
素子分離領域を設けることなく繋がった状態で配置した
構成を備えている。上記第４の実施の形態においても、
複数のＭＩＳＦＥＴ Ａ１、Ｂ１、Ｃ１、Ｄ１、…にお
ける素子領域１が隙間なく配置されているが、この場合
は各々の素子領域１が四角形であり、一つのコンタクト
領域６に４本のゲート電極２が接続され、各素子領域１
が４つのソース領域４、ドレイン領域５に分割されてい
る。
【００４９】これに対し、本実施の形態では各々のＭＩ
ＳＦＥＴ Ａ３、Ｂ３、Ｃ３、…の素子領域４１は六角
形の形状を有し、一つのコンタクト領域４６に６本のゲ
ート電極４２が接続されており、各素子領域４１は６つ
のソース領域４４、ドレイン領域４５に分割されてい
る。そして、各ＭＩＳＦＥＴ Ａ３、Ｂ３、Ｃ３、…間
において隣接するソース領域４４、ドレイン領域４５が
繋がっている。例えば、ＭＩＳＦＥＴ Ａ３、Ｂ３、Ｃ
３において対向する３つのソース領域４４同士が相互に
接続されており、ＭＩＳＦＥＴ Ａ３、Ｂ３で隣接した
ドレイン領域４５同士、ＭＩＳＦＥＴ Ａ３、Ｃ３で隣
接したドレイン領域４５同士、ＭＩＳＦＥＴ Ｂ３、Ｃ
３で隣接したドレイン領域４５同士がそれぞれ接続され
ている。尚、図中４３（４３ａ、４３ｂ）、４７はコン
タクト部を示している。
ＳＦＥＴ Ａ３、Ｂ３、Ｃ３、…の素子領域４１は六角
形の形状を有し、一つのコンタクト領域４６に６本のゲ
ート電極４２が接続されており、各素子領域４１は６つ
のソース領域４４、ドレイン領域４５に分割されてい
る。そして、各ＭＩＳＦＥＴ Ａ３、Ｂ３、Ｃ３、…間
において隣接するソース領域４４、ドレイン領域４５が
繋がっている。例えば、ＭＩＳＦＥＴ Ａ３、Ｂ３、Ｃ
３において対向する３つのソース領域４４同士が相互に
接続されており、ＭＩＳＦＥＴ Ａ３、Ｂ３で隣接した
ドレイン領域４５同士、ＭＩＳＦＥＴ Ａ３、Ｃ３で隣
接したドレイン領域４５同士、ＭＩＳＦＥＴ Ｂ３、Ｃ
３で隣接したドレイン領域４５同士がそれぞれ接続され
ている。尚、図中４３（４３ａ、４３ｂ）、４７はコン
タクト部を示している。
【００５０】本実施の形態によっても、上記第４の実施
の形態と同様に、高周波特性の改善及び各ゲート電極の
幅の均一化、さらに隣接するＭＩＳＦＥＴ構造間のソー
ス領域、ドレイン領域を直接接続することで、素子面積
の縮小が可能である。
の形態と同様に、高周波特性の改善及び各ゲート電極の
幅の均一化、さらに隣接するＭＩＳＦＥＴ構造間のソー
ス領域、ドレイン領域を直接接続することで、素子面積
の縮小が可能である。
【００５１】上述した実施の形態はいずれも一例であ
り、本発明を限定するものではない。例えば、上記実施
の形態では各コンタクト領域にゲート電極が４本、６本
あるいは８本接続されている。しかし、この本数に限ら
ず、コンタクト領域に４本以上のゲート電極が接続され
ていればよい。
り、本発明を限定するものではない。例えば、上記実施
の形態では各コンタクト領域にゲート電極が４本、６本
あるいは８本接続されている。しかし、この本数に限ら
ず、コンタクト領域に４本以上のゲート電極が接続され
ていればよい。
【００５２】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、一つのコンタクト領域に４本以上のゲート
電極が接続されていることで、ゲートと基板との間の容
量が複数のゲート電極によって分散され、高周波特性が
改善されると共に、ゲート電極を対称性良く形成できる
ので、複数のゲート電極を櫛状に配列した場合に発生し
ていたゲート電極幅の不均一という問題も解消すること
ができる。
置によれば、一つのコンタクト領域に４本以上のゲート
電極が接続されていることで、ゲートと基板との間の容
量が複数のゲート電極によって分散され、高周波特性が
改善されると共に、ゲート電極を対称性良く形成できる
ので、複数のゲート電極を櫛状に配列した場合に発生し
ていたゲート電極幅の不均一という問題も解消すること
ができる。
【図１】本発明の第１の実施の形態による半導体装置の
構成を示した平面図。
構成を示した平面図。
【図２】本発明の第２の実施の形態による半導体装置の
構成を示した平面図。
構成を示した平面図。
【図３】本発明の第３の実施の形態による半導体装置の
構成を示した平面図。
構成を示した平面図。
【図４】本発明の第４の実施の形態による半導体装置の
構成を示した平面図。
構成を示した平面図。
【図５】本発明の第５の実施の形態による半導体装置の
構成を示した平面図。
構成を示した平面図。
【図６】本発明の第６の実施の形態による半導体装置の
構成を示した平面図。
構成を示した平面図。
【図７】従来の半導体装置の構成を示した平面図。
【図８】従来の他の半導体装置の構成を示した平面図。
１、３１、４１ 素子領域 ２、３２、４２ ゲート電極 ３ａ、３ｂ、７、３３、３７、４３、４３ａ、４３ｂ、
４７ コンタクト部 ４、２４、３４、４４ ソース領域 ５、２５、３５、４５ ドレイン領域 ６、３６、４６ コンタクト領域 ８、３８、４８ 素子分離領域 Ａ１、Ｂ１、Ｃ１、Ｄ１、Ａ２、Ｂ２、Ｃ２、Ｄ２、Ａ
３、Ｂ３、Ｃ３ ＭＩＳＦＥＴ
４７ コンタクト部 ４、２４、３４、４４ ソース領域 ５、２５、３５、４５ ドレイン領域 ６、３６、４６ コンタクト領域 ８、３８、４８ 素子分離領域 Ａ１、Ｂ１、Ｃ１、Ｄ１、Ａ２、Ｂ２、Ｃ２、Ｄ２、Ａ
３、Ｂ３、Ｃ３ ＭＩＳＦＥＴ
Claims (5)
- 【請求項１】半導体基板の表面部分に環状に形成された
素子領域と、 前記素子領域の内周で囲繞された素子分離領域内から少
なくとも前記素子領域の外周まで延在するように、前記
素子領域の表面上にゲート絶縁膜を介して形成された少
なくとも４本のゲート電極と、 前記素子領域の内周で囲繞された素子分離領域上に形成
され、層間絶縁膜を介して前記ゲート電極に対してコン
タクトをとるためのコンタクト領域と、 を有するＭＩＳＦＥＴ構造を少なくとも一つ含むことを
特徴とする半導体装置。 - 【請求項２】前記素子領域は、前記ゲート電極によって
区切られた領域が交互にソース領域とドレイン領域とに
割り当てられたことを特徴とする請求項１記載の半導体
装置。 - 【請求項３】少なくとも一つの前記ドレイン領域は、少
なくとも一つの前記ソース領域より面積が小さいことを
特徴とする請求項２記載の半導体装置。 - 【請求項４】前記ＭＩＳＦＥＴ構造を複数備え、 各々の前記ＭＩＳＦＥＴ構造の前記ゲート電極が相互に
接続されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項５】隣接する複数の前記ＭＩＳＦＥＴ構造の間
で、対向するソース領域同士、ドレイン領域同士が繋が
っていることを特徴とする請求項４記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001087400A JP2002289839A (ja) | 2001-03-26 | 2001-03-26 | 半導体装置 |
| US10/102,631 US6777756B2 (en) | 2001-03-26 | 2002-03-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001087400A JP2002289839A (ja) | 2001-03-26 | 2001-03-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289839A true JP2002289839A (ja) | 2002-10-04 |
Family
ID=18942651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001087400A Abandoned JP2002289839A (ja) | 2001-03-26 | 2001-03-26 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6777756B2 (ja) |
| JP (1) | JP2002289839A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237518A (ja) * | 2005-02-28 | 2006-09-07 | Fujitsu Ltd | 半導体装置 |
| JP2007184481A (ja) * | 2006-01-10 | 2007-07-19 | Sharp Corp | 半導体装置 |
| JP4916437B2 (ja) * | 2005-03-31 | 2012-04-11 | スパンション エルエルシー | 半導体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100580110B1 (ko) * | 2004-05-28 | 2006-05-12 | 매그나칩 반도체 유한회사 | 반도체 소자의 더미 패턴 구조 |
| US7241649B2 (en) * | 2004-10-29 | 2007-07-10 | International Business Machines Corporation | FinFET body contact structure |
| DE102006027382A1 (de) * | 2006-06-13 | 2007-12-27 | Austriamicrosystems Ag | MOS Transistor mit modularem Layout |
| GB0612800D0 (en) * | 2006-06-28 | 2006-08-09 | Filtronic Compound Semiconduct | A field effect transistor and a linear antenna switch arm |
| JP2009130036A (ja) * | 2007-11-21 | 2009-06-11 | Toshiba Corp | 半導体装置 |
| CN105576037B (zh) * | 2016-01-08 | 2018-11-13 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作和测试方法、阵列基板和显示装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281547B1 (en) * | 1997-05-08 | 2001-08-28 | Megamos Corporation | Power transistor cells provided with reliable trenched source contacts connected to narrower source manufactured without a source mask |
| US6316808B1 (en) * | 1998-08-07 | 2001-11-13 | International Business Machines Corporation | T-Gate transistor with improved SOI body contact structure |
| US6597043B1 (en) * | 2001-11-13 | 2003-07-22 | National Semiconductor Corporation | Narrow high performance MOSFET device design |
-
2001
- 2001-03-26 JP JP2001087400A patent/JP2002289839A/ja not_active Abandoned
-
2002
- 2002-03-22 US US10/102,631 patent/US6777756B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237518A (ja) * | 2005-02-28 | 2006-09-07 | Fujitsu Ltd | 半導体装置 |
| JP4533776B2 (ja) * | 2005-02-28 | 2010-09-01 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP4916437B2 (ja) * | 2005-03-31 | 2012-04-11 | スパンション エルエルシー | 半導体装置 |
| JP2007184481A (ja) * | 2006-01-10 | 2007-07-19 | Sharp Corp | 半導体装置 |
| JP4602908B2 (ja) * | 2006-01-10 | 2010-12-22 | シャープ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020137298A1 (en) | 2002-09-26 |
| US6777756B2 (en) | 2004-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050309 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060421 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060606 |