CN105576037B - 薄膜晶体管及其制作和测试方法、阵列基板和显示装置 - Google Patents

薄膜晶体管及其制作和测试方法、阵列基板和显示装置 Download PDF

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Abstract

一种薄膜晶体管及其制作和测试方法、阵列基板和显示装置。该薄膜晶体管包括半导体层、至少三个源/漏电极以栅极；所述半导体层包括非掺杂部以及与所述非掺杂部连接且连续形成的至少三个掺杂部，所述掺杂部彼此间隔设置并且分布在所述非掺杂部的周边；所述源/漏电极彼此间隔地设置，并且分别与所述掺杂部电连接；所述栅极在垂直于所述半导体层的方向上与所述非掺杂部交叠且至少延伸到所述非掺杂部与所述掺杂部的交界处。该薄膜晶体管可提高其包括的子薄膜晶体管的特性的比较结果的准确性。

Description

薄膜晶体管及其制作和测试方法、阵列基板和显示装置
技术领域
本发明的实施例涉及一种薄膜晶体管及其制作和测试方法、阵列基板和显示装置。
背景技术
薄膜晶体管(Thin Film Transistor，TFT)是显示领域常用的一种开关元件。通常，薄膜晶体管包括栅极、有源层、以及与有源层电连接的源电极和漏电极。有源层通常由例如多晶硅或单晶硅等半导体材料制成。
阵列基板是显示装置的重要组成部分。阵列基板通常包括显示区和非显示区，在显示区中通常设置有呈矩阵排列的多个薄膜晶体管，例如，每个薄膜晶体管可以用于控制阵列基板显示区中的至少一个像素单元的显示状态。
发明内容
本发明的至少一个实施例提供一种薄膜晶体管及其制作和测试方法、阵列基板和显示装置，以提高薄膜晶体管的特性之间的比较结果的准确性。
本发明的至少一个实施例提供一种薄膜晶体管，其包括栅极、半导体层和至少三个源/漏电极；所述半导体层包括至少三个掺杂部以及与所述至少三个掺杂部均连接的且连续形成的非掺杂部，所述至少三个掺杂部彼此间隔设置并且分布在所述非掺杂部的周边；所述至少三个源/漏电极彼此间隔地设置并且分别与所述至少三个掺杂部电连接；所述栅极在垂直于所述半导体层的方向上与所述非掺杂部交叠且至少延伸到所述非掺杂部与所述掺杂部的交界处。
例如，在所述半导体层所在面上，所述半导体层可以包括中间非掺杂部和与所述中间非掺杂部相邻且连接的至少三个凸出部，并且彼此相邻且延伸方向相交的凸出部之间形成凹陷部；每个凸出部包括一个所述掺杂部；所述非掺杂部包括所述中间非掺杂部。
例如，每个凸出部还可以包括靠近所述中间非掺杂部的边缘非掺杂部；所述非掺杂部还可以包括所述边缘非掺杂部。
例如，在从每个凸出部到所述中间非掺杂部的方向上，所述每个凸出部包括的所述边缘非掺杂部的尺寸与所述非掺杂部的尺寸之比可以小于或等于七分之一。
例如，在从每个凸出部到所述中间非掺杂部的方向上，所述每个凸出部包括的所述边缘非掺杂部的尺寸可以大于0微米且小于1微米。
例如，相邻的凸出部的彼此靠近的边缘可以相交。
例如，所述至少三个凸出部可以至少包括两个分别位于所述非掺杂部的相对的两侧并且凸出方向相反的凸出部。
例如，所述至少三个凸出部可以包括偶数个凸出部。
例如，所述半导体层的平面形状可以为T字形、十字形或X字形。
例如，所述薄膜晶体管还可以包括遮挡层，所述栅极覆盖在所述半导体层上，并且在垂直于所述半导体层的方向上与所述非掺杂部交叠且与所述掺杂部不交叠。
例如，所述半导体层的材料可以为多晶硅或者单晶硅。
本发明的至少一个实施例还提供一种上述任一种所述的薄膜晶体管的测试方法。在所述薄膜晶体管中，所述至少三个掺杂部包括第一掺杂部、第二掺杂部和第三掺杂部，所述第一掺杂部和所述第三掺杂部位于所述非掺杂部的相对的两侧，所述第二掺杂部在从所述第一掺杂部到所述第三掺杂部的方向上位于所述第一掺杂部和所述第三掺杂部之间；所述至少三个源/漏电极分别与所述至少三个掺杂部电连接。所述方法包括：向所述薄膜晶体管的所述栅极施加第一信号，并且利用分别与所述第一掺杂部和所述第三掺杂部电连接的两个源/漏电极获取第一测试结果，以及向所述薄膜晶体管的所述栅极施加第二信号，并且利用分别与所述至少三个掺杂部中的除所述第一掺杂部之外的两个掺杂部电连接的两个源/漏电极获取第二测试结果。
例如，所述至少三个源/漏电极可以包括源电极、第一漏电极和第二漏电极，所述源电极与所述第三掺杂部电连接，所述第一漏电极与所述第一掺杂部电连接，所述第二漏电极与所述第二掺杂部电连接；在所述方法中，利用所述源电极和所述第二漏电极获取所述第二测试结果。或者，所述至少三个源/漏电极可以包括漏电极、第一源电极和第二源电极，所述漏电极与所述第三掺杂部电连接，所述第一源电极与所述第一掺杂部电连接，所述第二源电极与所述第二掺杂部电连接；在所述方法中，利用所述漏电极和所述第二源电极获取所述第二测试结果。
例如，所述至少三个掺杂部还可以包括第四掺杂部，所述第二掺杂部和所述第四掺杂部在从所述第一掺杂部到所述第三掺杂部的方向上位于所述第一掺杂部和所述第三掺杂部之间并且位于所述非掺杂部的相对的另两侧；所述至少三个源/漏电极包括第一源电极、第一漏电极、第二源电极和第二漏电极，所述第一源电极和所述第一漏电极分别与所述第一掺杂部和所述第三掺杂部电连接，所述第二源电极和所述第二漏电极分别与所述第二掺杂部和所述第四掺杂部电连接。在所述方法中，利用所述第二源电极和所述第二漏电极获取所述第二测试结果。
例如，所述第一信号和所述第二信号都可以包括电压信号，所述第一测试结果和所述第二测试结果都可以包括电流值。
本发明的至少一个实施例还提供一种阵列基板，其包括显示区以及设置于所述显示区周边的非显示区，所述非显示区中设置有测试区，所述测试区中设置有至少一个上述任一种所述的薄膜晶体管。
例如，所述显示区中设置有呈矩阵排列的多个显示区薄膜晶体管，所述显示区薄膜晶体管与所述测试区中的所述薄膜晶体管的层结构相同。
本发明的至少一个实施例还提供一种显示装置，其包括上述任一种所述的阵列基板。
本发明的至少一个实施例还提供一种薄膜晶体管的制作方法，其包括：形成半导体层，使所述半导体层包括至少三个掺杂部以及与所述至少三个掺杂部都连接的且连续形成的非掺杂部，所述至少三个掺杂部彼此间隔设置并且分布在所述非掺杂部的周边；形成至少三个源/漏电极，使所述至少三个源/漏电极与所述至少三个掺杂部分别电连接并且彼此间隔开；以及形成栅极，所述栅极在垂直于所述半导体层的方向上与所述非掺杂部交叠且至少延伸到所述非掺杂部与所述掺杂部的交界处。
例如，形成半导体薄膜，对所述半导体薄膜进行图案化处理以形成半导体层图案，在所述半导体层图案上形成栅极，以及对所述半导体层图案的未被所述栅极遮挡的部分进行离子注入处理以形成所述掺杂部，从而形成所述半导体层；或者形成半导体薄膜，对所述半导体薄膜进行图案化处理以形成半导体层图案，在所述半导体层图案上形成遮挡层，以及对所述半导体层图案的未被所述遮挡层遮挡的部分进行离子注入处理以形成所述掺杂部，从而形成所述半导体层。
本发明实施例提供的薄膜晶体管及其制作和测试方法、阵列基板和显示装置可以使该薄膜晶体管包括的多个子薄膜晶体管的特性只与有源层图案的延伸方向有关，从而在对这些子薄膜晶体管的特性进行比较时可提高比较结果的准确性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1a为一种在衬底基板上制作出多个有源层图案的俯视示意图；
图1b为利用图1a中的有源层图案制作出多个薄膜晶体管的俯视示意图；
图2为本发明实施例一提供的一种薄膜晶体管的平面示意图；
图3a为本发明实施例一提供的一种薄膜晶体管的半导体层的平面示意图；
图3b为本发明实施例一提供的一种薄膜晶体管的半导体层的平面示意图；
图3c为对图3a所示的半导体层中部分结构的尺寸进行标注的示意图；
图4a为本发明实施例一提供的一种薄膜晶体管的平面示意图；
图4b为本发明实施例一提供的一种沿图4a中的A-A的剖视示意图；
图5a为本发明实施例一提供的一种薄膜晶体管的平面示意图；
图5b为本发明实施例一提供的一种沿图5a中的B-B的剖视示意图；
图6a为本发明实施例二提供的一种薄膜晶体管的平面示意图；
图6b为本发明实施例二提供的一种薄膜晶体管的半导体层的平面示意图；
图7a为本发明实施例三提供的一种薄膜晶体管的平面示意图；
图7b为本发明实施例三提供的一种薄膜晶体管的半导体层的平面示意图；
图7c为对图7a所示的半导体层中部分结构的尺寸进行标注的示意图；
图8a为本发明实施例四提供的一种薄膜晶体管的平面示意图；
图8b为本发明实施例四提供的一种薄膜晶体管的半导体层的平面示意图；
图9a为本发明实施例五提供的一种薄膜晶体管的测试方法采用方式二时第一、二子薄膜晶体管的示意图；
图9b为本发明实施例五提供的一种薄膜晶体管的测试方法采用方式一时第一、二子薄膜晶体管的示意图；
图10a为本发明实施例六提供的一种阵列基板的平面示意图；
图10b为本发明实施例六提供的一种阵列基板沿图10a中C-C和D-D的局部剖视示意图；
图11a至图11d为本发明实施例八提供的薄膜晶体管的制作方法中制作半导体层的各步骤的示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在研究中，本申请的发明人注意到，由于多晶硅和单晶硅等材料在多个方向上具有不同的特性，导致形成的薄膜晶体管的特性与有源层图案的延伸方向存在相关性。这就要求在设计整个显示装置(尤其是阵列基板)的前期就要了解有源层图案相对于薄膜晶体管的特性的最优及最差的延伸方向。
为了测试有源层图案的延伸方向与薄膜晶体管的特性之间的关系，如图1a所示，可以在衬底基板001上通过同一有源层薄膜制作出形状(包括轮廓和尺寸)相同但延伸方向不同的有源层图案01至04，并且利用这些有源层图案01至04分别制作出直线形薄膜晶体管T1至T4，如图1b所示；之后分别通过这些薄膜晶体管的源电极S和漏电极D测试出这些薄膜晶体管的特性；通过比较这些薄膜晶体管的特性，可以得出薄膜晶体管与有源层图案的延伸方向之间的关系，从而得出对设计有用的指导性结论。
虽然上述方法得到的结论有一定的借鉴意义，但由于未考虑到设置在阵列基板的不同位置处的薄膜晶体管之间的差异性(如SRU，Short Roughness Uniformity，短程粗糙均一性)，即便这些不同位置处的薄膜晶体管之间的距离很小，上述方法得到的对比结果也是不准确的。
本发明的至少一个实施例涉及一种薄膜晶体管及其制作和测试方法、阵列基板和显示装置。该薄膜晶体管包括半导体层、至少三个源/漏电极和栅极；该半导体层包括至少三个掺杂部以及与该至少三个掺杂部都连接的且连续形成的非掺杂部，该至少三个掺杂部彼此间隔设置并且分布在非掺杂部的周边；该至少三个源/漏电极彼此间隔地设置并且分别与该至少三个掺杂部电连接；该栅极在垂直于所述半导体层的方向上与所述非掺杂部交叠且至少延伸到非掺杂部与掺杂部的交界处。
本发明实施例提供的薄膜晶体管可以使其包括的多个子薄膜晶体管的特性只与有源层图案的延伸方向有关，从而在对这些子薄膜晶体管的特性进行比较时可提高比较结果的准确性。
本发明实施例提供的薄膜晶体管可以用于比较子薄膜晶体管的例如开态电流(Ion)、关态电流(Ioff)、亚阈值摆幅(SS)、电荷迁移率(Mobility)、开启电压(Vth)以及电容-电压(C-V)等特性。在一些实施例中，还可以根据子薄膜晶体管的特性的比较结果选择出有源层图案的延伸方向，以实现利用具有该延伸方向的有源层图案制作出的薄膜晶体管具有更好的性能。本发明实施例包括但不限于此。
下面结合附图，对本发明实施例提供的薄膜晶体管及其制作和测试方法、阵列基板和显示装置进行说明。
实施例一
本实施例提供一种薄膜晶体管。如图2所示，该薄膜晶体管100包括半导体层120、至少三个源/漏电极130以及栅极110；该半导体层120包括至少三个掺杂部120a以及与该至少三个掺杂部120a都连接的且连续形成的非掺杂部129，该至少三个掺杂部120a彼此间隔设置且分布在非掺杂部129的周边；该至少三个源/漏电极130分别为彼此间隔设置且分别与该至少三个掺杂部120a电连接；栅极110在垂直于半导体层120的方向上与非掺杂部129交叠且至少延伸到非掺杂部129与掺杂部120a的交界处，例如，栅极110至少延伸到非掺杂部129与第一掺杂部121的交界O-O’处(图2以栅极110的靠近第一掺杂部121的端部110a超过上述交界处为例进行说明)，栅极的分别靠近其它掺杂部的部分也采用类似设置。
本实施例中，通过将栅极设置为在垂直于半导体层的方向上与非掺杂部交叠且至少延伸到非掺杂部与掺杂部的交界处，可以保证通过栅极对该薄膜晶体管的半导体层施加电信号时，非掺杂部与各掺杂部之间可以导通，以使该薄膜晶体管可以正常工作。需要说明的是，栅极在垂直于半导体层的方向上与非掺杂部交叠，是指在垂直于半导体层的方向上，栅极与非掺杂部至少部分地交叠。在一些实施例，可以根据实际需要将栅极设置为包括在垂直于半导体层的方向上与非掺杂部不交叠的部分，只要保证该薄膜晶体管可以正常工作即可。
本实施例以半导体层120的平面形状大致为十字形为例进行说明。在这种情况下，上述至少三个掺杂部120a包括依次设置在非掺杂部129周边的第一掺杂部121、第二掺杂部122、第三掺杂部123和第四掺杂部124，如图2所示。相应地，上述至少三个源/漏电极130包括依次设置在非掺杂部129周边的源/漏电极131、132、133和134；源/漏电极131与第一掺杂部121电连接，源/漏电极132与第二掺杂部122电连接，源/漏电极133与第三掺杂部123电连接，源/漏电极134与第四掺杂部124电连接。
例如，可以利用本实施例提供的薄膜晶体管100并通过以下方式一和方式二中的至少一种对该薄膜晶体管包括的多个子薄膜晶体管的特性进行比较。
方式一：例如，图2中的薄膜晶体管100可以包括第一子薄膜晶体管和第二子薄膜晶体管；第一子薄膜晶体管包括栅极110、半导体层120的第一掺杂部121和第三掺杂部123、以及分别与第一、三掺杂部电连接且分别作为该第一子薄膜晶体管的源电极和漏电极的两个源/漏电极131和133；第二子薄膜晶体管包括栅极110、半导体层120的第二掺杂部122和第四掺杂部124、以及分别与第二、四掺杂部电连接且分别作为该第二子薄膜晶体管的源电极和漏电极的两个源/漏电极132和134。在该方式一中，可以分别通过第一、二子薄膜晶体管的源电极和漏电极可以测试出这两个子薄膜晶体管的特性，之后可以对二者的特性进行比较。
在方式一中，第一子薄膜晶体管的有源层图案(包括第一、三掺杂部及非掺杂部)以及第二子薄膜晶体管的有源层图案(包括第二、四掺杂部及非掺杂部)都沿直线延伸，例如分别沿图2中的水平方向和垂直方向延伸，从而该方式一可实现多个直线形薄膜晶体管的特性之间的比较。
方式二：例如，图2中的薄膜晶体管100可以包括第一子薄膜晶体管和第二子薄膜晶体管；第一子薄膜晶体管包括栅极110、半导体层120的第一掺杂部121和第三掺杂部123、以及分别与第一、三掺杂部电连接且分别作为该第一子薄膜晶体管的源电极和漏电极的两个源/漏电极131和133；第二子薄膜晶体管包括栅极110、半导体层120的第一掺杂部121和第二掺杂部122、以及分别与第一、二掺杂部电连接且分别作为该第二子薄膜晶体管的源电极和漏电极的两个源/漏电极131和132。在该方式一中，可以分别通过第一、二子薄膜晶体管的源电极和漏电极可以测试出这两个子薄膜晶体管的特性，之后可以对二者的特性进行比较。
也就是说，方式二与方式一的区别在于：第二子薄膜晶体管包括第一、二掺杂部以及相应的源/漏电极。
在本实施例中，半导体层120的平面形状为十字形，因此，在采用方式二时，第二子薄膜晶体管的有源层图案(包括第一、二掺杂部以及非掺杂部)的平面形状为L形，即，该第二子薄膜晶体管为L形薄膜晶体管。因此，上述方式二可实现直线形薄膜晶体管和L形薄膜晶体管的特性之间的比较。
在上述方式一和方式二中，由于第一、二子薄膜晶体管的有源层图案的沟道区(即源电极和漏电极之间的电流经过的通道)具有重叠部分(即分别从第一、二子薄膜晶体管的源电极到漏电极的电流都经过图3a和图3b中的中间非掺杂部1290的至少同一部分)，使得第一、二子薄膜晶体管的特性只与有源层图案的延伸方向有关，因此本实施例提供的薄膜晶体管可提高其包括的子薄膜晶体管的特性的比较结果的准确性。另一方面，该薄膜晶体管可以更准确地反映出其包括的多个子薄膜晶体管的特性与有源层图案的延伸方向的相关性。
以下结合图3a和图3b对如图2所示的薄膜晶体管100中的平面形状大致为十字形的半导体层120进行详细说明。
如图3a和图3b所示，在半导体层120所在的面上，半导体层120可以包括中间非掺杂部1290和与该中间非掺杂部1290相邻且连接的四个凸出部1201-1204，每相邻且延伸方向相交的两个凸出部之间形成凹陷部128；每个凸出部包括一个掺杂部，例如，第一凸出部1201包括第一掺杂部121，第二凸出部1202包括第二掺杂部122，第三凸出部1203包括第三掺杂部123，第四凸出部1204包括第四掺杂部124；非掺杂部129包括中间非掺杂部1290。
在本实施例中，半导体层的平面形状包括从该半导体层的边缘伸出的多个凸出部并且彼此相邻且延伸方向相交的凸出部之间形成凹陷部，每个凸出部包括一个掺杂部，并且该掺杂部设置于该凸出部的远离中间非掺杂部的中心的一侧。这样设置，使得在采用上述方式一和/或方式二比较第一、二子薄膜晶体管(尤其是L形子薄膜晶体管与直线形子薄膜晶体管)的特性时，有利于使第一、二子薄膜晶体管的沟道区具有重叠部分，从而可以提高比较结果的准确性。
由于本实施例提供的薄膜晶体管100中的半导体层120的平面形状为十字形，如图3a和图3b所示，在凸出部1201-1204中，第一凸出部1201和第三凸出部1203分别位于非掺杂部129的相对的两侧且凸出方向相反，并且第二凸出部1202和第四凸出部1204分别位于非掺杂部129的相对的两侧且凸出方向相反。
在图3a中，每个凸出部还包括靠近中间非掺杂部1290的边缘非掺杂部1291，也就是说，每个凸出部包括掺杂部120a和边缘非掺杂部1291，该凸出部包括的掺杂部120a位于其包括的边缘非掺杂部1291的远离中间非掺杂部1290的一侧；并且，非掺杂部129除了包括中间非掺杂部1290之外还包括每个凸出部包括的边缘非掺杂部1291。也就是说，在图3a所示的情形中，非掺杂部129的平面形状包括从其边缘凸出的四个边缘非掺杂部1291，并且每相邻的两个边缘非掺杂部之间形成凹陷部。
在图3b中，每个凸出部与其包括掺杂部完全重叠，并且非掺杂部129与其包括的中间非掺杂部1290完全重叠。
与采用图3a所示的半导体层相比，当本实施例提供的薄膜晶体管100采用图3b所示的半导体层时，上述方式一和方式二中的第一、二子薄膜晶体管的沟道区的重叠部分更多，因而第一、二子薄膜晶体管的特性的比较结果更准确。
与图3b所示的情形相比，图3a所示的半导体层中的非掺杂部129的制作工艺更简单。这是因为：半导体层120的制作过程例如可以包括对半导体薄膜进行图案化处理(例如包括曝光、显影、刻蚀等步骤)以形成半导体层图案以及对该半导体层图案进行例如离子注入以形成掺杂部。采用图3a所示的情形，将在离子注入过程中用于遮挡非掺杂部129的部件制作成可以完全覆盖中间非掺杂部1290并且包括略超出中间非掺杂部1290的边缘的部分，可以降低对制作精度的要求。
在本实施例中，可通过控制边缘非掺杂部的尺寸，使的边缘非掺杂部1291占相应的子薄膜晶体管的沟道区的比例较小，从而减小第一、二子薄膜晶体管的沟道区之间的差异，以提高第一、二子薄膜晶体管的特性的对比结果的准确性。下面结合图3c进行说明。
例如，在从每个凸出部到中间非掺杂部的方向上，每个凸出部包括的边缘非掺杂部的尺寸与非掺杂部的尺寸之比可以小于或等于七分之一。
例如，如图3c所示，在从第一凸出部1201到中间非掺杂部1290的方向上，第一凸出部1201包括的边缘非掺杂部1291的尺寸为d(即从第一掺杂部121到相邻的凹陷部1281的靠近中间非掺杂部129和第一凸出部1201的端部128a的距离为d)；在从第一凸出部1201到中间非掺杂部1290的方向上，非掺杂部的尺寸为h，并且d与h之比可以小于或等于七分之一。
例如，在从每个凸出部到中间非掺杂部的方向上，每个凸出部包括的边缘非掺杂部的尺寸可以大于0微米且小于1微米，优选为大于0微米且小于或等于0.5微米。
例如，如图3c所示，上述尺寸d可以大于0微米且小于1微米，优选为大于0微米且小于或等于0.5微米。例如，在从第一凸出部1201到中间非掺杂部1290的方向上，当上述尺寸d为0.5微米时，中间非掺杂部的尺寸可以大于或等于3微米，在这种情况下，非掺杂部的尺寸h可以大于或等于4微米，d与h之比小于或等于八分之一。
例如，相邻凸出部的彼此靠近的边缘可以相交。例如，如图3a所示，第一凸出部1201和第二凸出部1202的彼此靠近的边缘121a和122a可以彼此相交。通过使相邻凸出部的彼此靠近的边缘彼此相交，有利于使第一、二子薄膜晶体管的沟道区在中间非掺杂部的位置处具有重叠部分，以减小第一、二子薄膜晶体管的沟道区之间的差异性，以提高第一、二子薄膜晶体管的特性的对比结果的准确性。
在本实施例中，由于相邻的凸出部之间凹陷部的平面形状在靠近中间非掺杂部的位置处可以具有角形结构，该角形结构的两条边分别为该相邻的凸出部的相互靠近的边缘，并且该角形结构为直角结构。
例如，如图3a和图3b所示，当采用上述方式一时，第一至四凸出部1201-1204的平面形状可以相同并且第一至四掺杂部121-124的平面形状可以相同；例如，当采用上述方式二时，第一至三凸出部1201-1203的平面形状可以相同并且第一至三掺杂部121-123的平面形状可以相同。这样有利于减小第一、二子薄膜晶体管之间的差异，以提高第一、二子薄膜晶体管的特性的对比结果的准确性。
例如，半导体层120的材料可以为多晶硅或单晶硅。当然，半导体层120的材料也可以为本领域常用的在多个方向上具有不同特性的其它半导体材料。
本实施例不限定栅极110与半导体层120的位置关系。本实施例提供的薄膜晶体管100可以为底栅结构或者顶栅结构。
例如，如图2所示，薄膜晶体管100为底栅结构，栅极110被半导体层120覆盖。
例如，当薄膜晶体管100为底栅结构时，为了实现在制作半导体层120的过程中非掺杂部129被遮挡，如图4a和图4b所示，薄膜晶体管100还可以包括遮挡层180，其覆盖在半导体层120上并且在垂直于半导体层120的方向上与非掺杂部129交叠且与掺杂部121-124不交叠。
在图4a和图4b所示情形中，为了保证薄膜晶体管100可以正常工作，例如，遮挡层180在栅极110所在面上的正投影可以位于栅极110所在区域内。
例如，如图5a和图5b所示，薄膜晶体管100为顶栅结构，即栅极110覆盖半导体层120。在这种情况下，可以在制作半导体层的离子注入过程中利用栅极110遮挡半导体层图案，以简化薄膜晶体管100的制作工艺。
此外，如图4b和图5b所示，薄膜晶体管100还可以包括设置在半导体层120和栅极110之间以使二者彼此绝缘的栅绝缘层160。
在栅极110覆盖半导体层120的情况下，例如，如图5b所示，薄膜晶体管100还可以包括覆盖栅极110的钝化层170。在这种情况下，例如，每个源/漏电极130可以分别通过贯穿栅绝缘层160和钝化层170的过孔167与相应的掺杂部电连接。本发明实施例包括但不限于此。例如，每个源/漏电极也可以分别通过贯穿栅绝缘层160或钝化层170的过孔与相应的掺杂部电连接。
例如，栅极110还可以通过钝化层170中的过孔170a与对应的栅极线179电连接。当然，栅极线179也可以与栅极110一体成形来对栅极110施加电信号。
实施例二
本实施例提供一种薄膜晶体管。如图6a和6b所示，本实施例提供的薄膜晶体管100与实施例一的区别在于：半导体层120的平面形状为X形。
本实施例提供的薄膜晶体管可采用实施例一中的方式一和方式二中的至少一种对该薄膜晶体管包括的多个子薄膜晶体管的特性进行比较。当采用方式一时，第一子薄膜晶体管的有源层图案的延伸方向(从第一凸出部1201到第三凸出部1203的方向)和第二子薄膜晶体管的有源层图案的延伸方向(从第二凸出部1202到第四凸出部1204的方向)彼此相交但不垂直；当采用方式二时，第一子薄膜晶体管的有源层图案的延伸方向采用方式一时类似，第二子薄膜晶体管的有源层图案包括的第一凸出部1201和第二凸出部1202的凸出方向之间的夹角为锐角(如图6b所示)或钝角。
例如，如图6b所示，非掺杂部(如图6b中半导体层的中间的未填充部分所示)的平面形状可以包括从其边缘凸出的四个边缘非掺杂部1291，相邻的边缘非掺杂部1291形成凹陷部。这样的非掺杂部的制作工艺简单。边缘非掺杂部1291的尺寸可参照实施例一中的相关描述，重复之处不再赘述。
例如，相邻凸出部的彼此靠近的边缘可以相交。在这种情况下，如图6b所示，相邻的凸出部之间的凹陷部128的平面形状为锐角结构或钝角结构，该锐角结构或钝角结构的两条边分别为该相邻的凸出部的彼此靠近的边缘。这样有利于使第一、二子薄膜晶体管的沟道区在中间非掺杂部的位置处具有重叠部分，以提高第一、二子薄膜晶体管的特性的对比结果的准确性。
例如，本实施例提供的薄膜晶体管的其它设置方式可参见实施例一中的相关描述。重复之处不再赘述。
以上实施例一和实施例二都以半导体层包括四个凸出部为例进行说明。当然，半导体层也可以包括三个或五个或五个以上凸出部。例如，本发明实施例优选半导体层包括偶数个凸出部，这样有利于使采用该半导体层制备的薄膜晶体管包括的多个子薄膜晶体管都为直线形薄膜晶体管，以简化该薄膜晶体管的结构并且可以提高凸出部包括的掺杂部的利用率。
实施例三
本实施例提供一种薄膜晶体管，如图7a和图7b所示，该薄膜晶体管100的半导体层120的平面形状为T字形，也就是说，在半导体层120所在面上，半导体层120包括中间非掺杂部1290和与中间非掺杂部1290相邻且连接的三个凸出部1201-1203，相邻的第一凸出部1201和第三凸出部1203由于凸出方向相反而在二者之间未形成凹陷部，第一凸出部1201和第三凸出部1203中的每个都与第二凸出部1202相邻的凸出方向相交，从而在其间可形成凹陷部128；每个凸出部都包括一个掺杂部；非掺杂部(如图7b中半导体层120的中间的未填充部分所示)包括中间非掺杂部1290。相应地，该薄膜晶体管100也包括三个源/漏电极130。
本实施例提供的薄膜晶体管可以采用实施例一中的方式二，即可以实现直线形薄膜晶体管与L形薄膜晶体管的特性之间的比较。
例如，在从每个凸出部到中间非掺杂部的方向上，每个凸出部包括的边缘非掺杂部的尺寸与非掺杂部的尺寸之比可以小于或等于七分之一。
例如，如图7c所示，在从第一凸出部1201到中间非掺杂部1290的方向上，第一凸出部1201包括的边缘非掺杂部1291的尺寸d可以大于0微米且小于1微米，优选为大于0微米且小于或等于0.5微米，中间非掺杂部的尺寸可以大于或等于3微米。
例如，当上述尺寸d为0.5微米时，非掺杂部的尺寸h可以大于或等于3.5微米，在这种情况下，d与h之比可以小于或等于七分之一。
本实施例提供的薄膜晶体管的半导体层120可参考实施例一中半导体层的除第四凸出部之外的部分进行设置。重复之处不再赘述。
以上实施例一至实施例三分别以半导体层的平面形状为十字形、X形和T字形为例进行说明。当然，本发明实施例提供的具有至少三个凸出部的半导体层的平面形状包括但不限于此。例如，只要该半导体层满足以下条件，即可实现制得的薄膜晶体管可采用上述方式一和方式二中的至少一种进行测试；上述条件包括：半导体层的平面形状包括中间非掺杂部和与中间非掺杂部相邻且连接的至少三个凸出部，并且彼此相邻且凸出方向相交的凸出部之间形成凹陷部；每个凸出部包括一个掺杂部；非掺杂部包括中间非掺杂部。
由于直线形薄膜晶体管的结构更简单，为简化薄膜晶体管的结构，半导体层的上述至少三个凸出部可以至少包括两个分别位于非掺杂部的相对的两侧并且凸出方向相反的凸出部(如实施例一至三中的第一、三凸出部，或实施例一和二中的第二、四凸出部)，从而可以利用这两个凸出部形成直线形薄膜晶体管。
此外，本发明实施例提供的薄膜晶体管中半导体层120包括的凸出部的数量也可以小于三个，例如半导体层的平面形状可以为正多边形。下面以实施例四为例进行说明。
实施例四
本实施例提供一种薄膜晶体管。如图8a和图8b所示，该薄膜晶体管100包括栅极110、半导体层120和至少三个源/漏电极130，该半导体层120包括非掺杂部129和分别在非掺杂部129周边的至少三个掺杂部120a，该非掺杂部129包括在从第一掺杂部121到与该第一掺杂部相邻的第二掺杂部122的方向上位于该第一掺杂部121到该第二掺杂部122之间的部分129a。
图8a和图8b以半导体层120包括四个掺杂部并且这四个掺杂部分别为依次分布在半导体层120周边的第一掺杂部121、第二掺杂部122、第三掺杂部123和第四掺杂部124。相应地，源/漏电极130的数量为4个。本发明实施例包括但不限于此。
由于本实施例提供的薄膜晶体管采用上述方式二对其包括的子薄膜晶体管的特性进行比较时，第二子薄膜晶体管的源电极到漏电极的电流可能直接经过非掺杂部129的上述部分129a(如图8b所示)，采用方式一时第二子薄膜晶体管的上述电流经过源电极和漏电极之间的部分129b(如图8b所示)，因此，当本实施例提供的薄膜晶体管采用上述方式一时，与采用方式二相比，第一、二子薄膜晶体管的沟道区具有更多的重叠部分，从而更有利于提高比较结果的准确性。
例如，半导体层120的平面形状可以为正多边形，例如正方形、正六边形等。这样有利于使第一、二子薄膜晶体管的沟道区的形状一致，从而有利于提高第一、二子薄膜晶体管的特性的对比结果的准确性。
图8a和图8b以薄膜晶体管的半导体层120的平面形状为正方形为例进行说明。当半导体层的平面形状为正方形时，与采用其它正多边形的范式相比，第一、二子薄膜晶体管的沟道区的重叠部分更多，从而更有利于提高第一、二子薄膜晶体管的特性的对比结果的准确性。
实施例五
本实施例提供一种上述任一实施例提供的薄膜晶体管的测试方法。例如，如图2、图6a、图7a和图8a所示，该薄膜晶体管包括栅极110、半导体层120和至少三个源/漏电极130；该半导体层120包括与该至少三个源/漏电极分别电连接的至少三个掺杂部120a，该至少三个掺杂部120a包括第一掺杂部121、第二掺杂部122和第三掺杂部123，第一掺杂部121和第三掺杂部123位于非掺杂部129的相对的两侧，第二掺杂部122在从第一掺杂部121到第三掺杂部123的方向上位于第一掺杂部121和第三掺杂部123之间。该方法包括以下步骤S51和步骤S52。
步骤S51：向薄膜晶体管的栅极110施加第一信号，并且利用分别与第一掺杂部121和第三掺杂部123电连接的两个源/漏电极130获取第一测试结果。
步骤S52：向薄膜晶体管的栅极110施加第二信号，并且利用分别与该至少三个掺杂部120a中的除第一掺杂部121之外的两个掺杂部(例如图2、图6a和图7a中的第二、三掺杂部122和123，或图2、图6a和图8a中的第二、四掺杂部122和124)电连接的两个源/漏电极130获取第二测试结果。
需要说明的是，上述步骤S51和步骤S52的顺序可以互换；此外，上述步骤S51和步骤S52分别进行以保证测试结果的准确性。
例如，在本实施例提供的上述薄膜晶体管的测试方法中，第一信号与第二信号的电压可以相等。这样在对多个子薄膜晶体管的与栅极无关的特性进行比较时，可以避免对栅极施加的信号对比较结果造成影响。
需要说明的是，本实施例包括并不限于上述的第一信号和第二信号相等的情况，在实际使用的过程中可根据实际需要对第一信号和第二信号进行调整以获取第一测试结果和第二测试结果。例如，分别对栅极110施加不同的第一信号和第二信号来得到该薄膜晶体管的开启电压(Vth)的参数。
例如，当本实施例提供的上述薄膜晶体管的测试方法采用上述方式二时，上述至少三个源/漏电极可以包括源电极、第一漏电极和第二漏电极，即图9a所示的源/漏电极131、132和133依次为第一漏电极、第二漏电极和源电极，源电极与第三掺杂部123电连接，第一漏电极与第一掺杂部121电连接，第二漏电极与第二掺杂部122电连接，即，第一子薄膜晶体管T51包括源电极和第一漏电极，第二子薄膜晶体管T52包括源电极和第二漏电极；在该方法中，利用源电极和第二漏电极获取上述第二测试结果。
或者，当本实施例提供的上述薄膜晶体管的测试方法采用上述方式二时，上述至少三个源/漏电极可以包括漏电极、第一源电极和第二源电极，即图9a所示的源/漏电极131、132和133依次为第一源电极、第二源电极和漏电极，漏电极与第三掺杂部123电连接，第一源电极与第一掺杂部121电连接，第二源电极与第二掺杂部122电连接，即，第一子薄膜晶体管T51包括漏电极和第一源电极，第二子薄膜晶体管T52包括漏电极和第二源电极；在该方法中，利用漏电极和第二源电极获取第二测试结果。
当采用方式二时，本实施例提供的测试方法可提高对直线形薄膜晶体管与L形薄膜晶体管的特性的比较结果的准确性。
例如，当本实施例提供的上述薄膜晶体管的测试方法采用上述方式一时，如图9b所示，上述至少三个掺杂部还包括第四掺杂部124，第二掺杂部122和第四掺杂部124在从第一掺杂部121到第三掺杂部123的方向上位于第一掺杂部121和第三掺杂部123之间并且分别位于非掺杂部129的相对的另两侧；上述至少三个源/漏电极包括第一源电极、第一漏电极、第二源电极和第二漏电极，即图9b所示的源/漏电极131和133分别为第一源电极和第一漏电极、源/漏电极132和134分别为第二源电极和第二漏电极，第一源电极和第一漏电极分别与第一掺杂部121和第三掺杂部123电连接，第二源电极和第二漏电极分别与第二掺杂部122和第四掺杂部124电连接，即第一子薄膜晶体管T51包括第一源电极和第一漏电极，第二子薄膜晶体管T52包括第二源电极和第二漏电极。在该方法中，利用第二源电极和第二漏电极获取第二测试结果。
需要说明的是，这里的“分别”并不限定先后顺序，例如，第一源电极和第一漏电极分别与第一掺杂部121和第三掺杂部123电连接是指第一源电极和第一漏电极中的一个与第一掺杂部121电连接且另一个与第三掺杂部123电连接；以此类推。
当采用方式二时，本实施例提供的测试方法对于具有不同延伸方向的有源层图案的直线形薄膜晶体管，可提高其特性之间的比较结果的准确性。
例如，在本实施例的上述任一示例中，第一信号和第二信号都可以包括电压信号，第一测试结果和第二测试结果都可以包括电流值。利用对上述步骤S51和步骤S52中分别得到的例如为电流值的第一测试结果和第二测试结果，可以对需要比较的子薄膜晶体管的特性进行分析。
例如，在本实施例提供的上述薄膜晶体管的测试方法中，还可以包括步骤S53：对得到的第一测试结果和第二测试结果进行比较。
本实施例以薄膜晶体管的半导体层包括三个或四个掺杂部为例对本发明实施例提供的薄膜晶体管的测试方法进行了说明。
本实施例提供的薄膜晶体管的测试方法也适用于半导体层包括至少五个掺杂部情形，其测试方法可参照上述方法类推，在此不再赘述。
实施例六
本实施例提供一种阵列基板，如图10a所示，该阵列基板包括显示区20以及设置于显示区20周边的非显示区10；非显示区10中设置有测试区11，并且测试区11中设置有至少一个上述任一实施例提供的薄膜晶体管100。
例如，如图10a所示，该显示区20中设置有呈矩阵排列的多个显示区薄膜晶体管200，该显示区薄膜晶体管200与测试区11中的薄膜晶体管100的层结构相同。这里的层结构相同是指两种薄膜晶体管的对应的部件位于同一层，且由相同的材料制成。然而，并不限定两种晶体管的每个部件的平面形状是否相同。例如，如图10b所示，衬底基板101上设置有薄膜晶体管100和显示区薄膜晶体管200，该显示区薄膜晶体管200的栅极210与薄膜晶体管100的栅极110同层设置并且材料相同、显示区薄膜晶体管200的有源层220(例如包括非掺杂部229以及两个掺杂部221、222)与薄膜晶体管100的半导体层120(图10b中仅示出了半导体层120包括的第一掺杂部121、非掺杂部129和第三掺杂部123)同层设置并且材料相同，以及显示区薄膜晶体管200的源/漏电极230与薄膜晶体管100的源/漏电极130同层设置并且材料相同。
由于测试区中的薄膜晶体管100与显示区薄膜晶体管200的层结构相同，但其包括的多个子薄膜晶体管(参见上述实施例中关于第一、二子薄膜晶体管的描述)的至少一部分的有源层图案的延伸方向与显示区薄膜晶体管200的延伸方向不同，因此，当阵列基板的性能出现异常情况时，可以按照上述实施例五所述的测试方法对测试区中的薄膜晶体管100进行测试，以在一定程度上判断该异常情况是否与有源层图案的延伸方向有关。并且，利用本实施例提供的阵列基板中的薄膜晶体管100进行测试，可以提高测试结果的准确性。
例如，假设在设计阵列基板的前期得出的结论是有源层图案的延伸方向沿图10a中的水平方向比沿垂直方向时制得的薄膜晶体管的性能更好，从而制作出的阵列基板中显示区薄膜晶体管的有源层图案沿水平方向延伸；当阵列基板的性能出现异常情况时，若通过测试区中的薄膜晶体管100得出的结论例如是有源层图案的延伸方向沿图10a中的垂直方向(而非水平方向)的子薄膜晶体管的性能更好。由此可以判断出该异常情况的出现可能是由制备的半导体层材料的特性在选定的有源层图案的延伸方向上出现异常引起的。
需要说明的是，图10a和图10b所示的阵列基板的结构仅用于举例说明，本发明实施例提供的阵列基板的结构包括但不限于此。
实施例七
本实施例提供一种显示装置，其包括上述任一实施例提供的阵列基板。
当本实施例提供的显示装置的性能出现异常情况时，可以按照上述实施例五所述的测试方法对阵列基板的测试区中的薄膜晶体管进行测试，以在一定程度上该异常情况是否与有源层图案的延伸方向有关，并且该测试结果具有较高的准确度。其原理可参见实施例六中的相关描述，在此不再赘述。
例如，本实施例提供的显示装置可以为液晶面板、电子纸、OLED(有机发光二极管)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
实施例八
本实施例提供一种上述任一实施例所述的薄膜晶体管的制作方法，例如，以图2所示的薄膜晶体管为例，该方法包括以下步骤S81至步骤S83。
步骤S81：形成半导体层120，该半导体层120包括至少三个掺杂部120a以及与该至少三个掺杂部120a都连接的且连续形成的非掺杂部129，该至少三个掺杂部120a彼此间隔设置并且分布在非掺杂部129的周边。
步骤S82：通过同一薄膜形成至少三个源/漏电极130，该至少三个源/漏电极130与上述至少三个掺杂部120a分别电连接并且彼此间隔开。
步骤S83：形成栅极110，使该栅极110在垂直于半导体层120的方向上与非掺杂部129交叠且至少分别延伸到非掺杂部129与掺杂部120a的交界O-O’处。
需要说明的是，上述步骤S81、S82和S83的顺序可以任意互换。例如，步骤S81和步骤S82的顺序可以互换。例如，步骤S81和步骤S83的顺序可以互换。本实施例不做限定。
例如，对于如图5a所示的薄膜晶体管，该方法可以包括以下步骤S8111至步骤S8131。
步骤S8111：形成半导体薄膜120’，如图11a所示；对半导体薄膜120’进行图案化处理以形成半导体层图案120”，如图11b所示。
步骤S8121：在半导体层图案120”上形成栅极110，如图11c所示。
步骤S8131：对半导体层图案120”的未被栅极110遮挡的部分120a’(如图11c所示)进行离子注入处理以形成掺杂部120a，从而形成半导体层120，如图11d所示。
例如，对于如图4a所示的薄膜晶体管，该方法可以包括以下步骤S8112至步骤S8132。
步骤S8112：形成半导体薄膜120’，如图11a所示；对半导体薄膜120’进行图案化处理以形成半导体层图案120”，如图11b所示。
步骤S8122：在半导体层图案120”上形成遮挡层180，如图11c所示。
步骤S8132：对半导体层图案120”的未被遮挡层180遮挡的部分120a’(如图11c所示)进行离子注入处理以形成掺杂部120a，从而形成半导体层120，如图11d所示。
综上所述，本发明实施例提供的薄膜晶体管及其制作和测试方法、阵列基板和显示装置，由于该薄膜晶体管包括多个子薄膜晶体管，这些子薄膜晶体管的有源层图案具有不同的延伸方向，在使用该薄膜晶体管对这些子薄膜晶体管的特性进行比较时，由于这些子薄膜晶体管具有重叠的沟道区，使得这些子薄膜晶体管的特性只与有源层图案的延伸方向有关，因此该薄膜晶体管可提高其包括的多个子薄膜晶体管的特性的比较结果的准确性。
有以下几点需要说明：
(1)本发明实施例附图中，只涉及到与本发明实施例涉及到的结构，其他结构可参考通常设计。
(2)附图中各层薄膜厚度和形状不反映真实比例，目的只是示意说明本发明实施例的内容。
(3)在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合。
以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。

Claims (20)

1.一种薄膜晶体管，包括:
半导体层，包括至少三个掺杂部以及与所述至少三个掺杂部均连接的且连续形成的非掺杂部，其中，所述至少三个掺杂部彼此间隔设置并且分布在所述非掺杂部的周边；
至少三个源/漏电极，彼此间隔地设置，并且分别与所述至少三个掺杂部电连接；以及
栅极，在垂直于所述半导体层的方向上与所述非掺杂部交叠且至少延伸到所述非掺杂部与所述掺杂部的交界处。
2.根据权利要求1所述的薄膜晶体管，其中，
在所述半导体层所在面上，所述半导体层包括中间非掺杂部和与所述中间非掺杂部相邻且连接的至少三个凸出部，并且彼此相邻且延伸方向相交的凸出部之间形成凹陷部；
每个凸出部包括一个所述掺杂部；
所述非掺杂部包括所述中间非掺杂部。
3.根据权利要求2所述的薄膜晶体管，其中，每个凸出部还包括靠近所述中间非掺杂部的边缘非掺杂部；
所述非掺杂部还包括所述边缘非掺杂部。
4.根据权利要求3所述的薄膜晶体管，其中，在从每个凸出部到所述中间非掺杂部的方向上，所述每个凸出部包括的所述边缘非掺杂部的尺寸与所述非掺杂部的尺寸之比小于或等于七分之一。
5.根据权利要求3所述的薄膜晶体管，其中，在从每个凸出部到所述中间非掺杂部的方向上，所述每个凸出部包括的所述边缘非掺杂部的尺寸大于0微米且小于1微米。
6.根据权利要求2-5中任一项所述的薄膜晶体管，其中，相邻的凸出部的彼此靠近的边缘相交。
7.根据权利要求2-5中任一项所述的薄膜晶体管，其中，所述至少三个凸出部至少包括两个分别位于所述非掺杂部的相对的两侧并且凸出方向相反的凸出部。
8.根据权利要求7所述的薄膜晶体管，其中，所述至少三个凸出部包括偶数个凸出部。
9.根据权利要求2-5中任一项所述的薄膜晶体管，其中，所述半导体层的平面形状为T字形、十字形或X字形。
10.根据权利要求1-5中任一项所述的薄膜晶体管，还包括：
遮挡层，覆盖在所述半导体层上，并且在垂直于所述半导体层的方向上与所述非掺杂部交叠且与所述掺杂部不交叠。
11.根据权利要求1-5中任一项所述的薄膜晶体管，其中，所述半导体层的材料为多晶硅或者单晶硅。
12.一种如权利要求1所述的薄膜晶体管的测试方法，其中，
所述至少三个掺杂部包括第一掺杂部、第二掺杂部和第三掺杂部，所述第一掺杂部和所述第三掺杂部位于所述非掺杂部的相对的两侧，所述第二掺杂部在从所述第一掺杂部到所述第三掺杂部的方向上位于所述第一掺杂部和所述第三掺杂部之间；
所述至少三个源/漏电极分别与所述至少三个掺杂部电连接；
所述方法包括：
向所述薄膜晶体管的所述栅极施加第一信号，并且利用分别与所述第一掺杂部和所述第三掺杂部电连接的两个源/漏电极获取第一测试结果，以及
向所述薄膜晶体管的所述栅极施加第二信号，并且利用分别与所述至少三个掺杂部中的除所述第一掺杂部之外的两个掺杂部电连接的两个源/漏电极获取第二测试结果。
13.根据权利要求12所述的方法，其中，
所述至少三个源/漏电极包括源电极、第一漏电极和第二漏电极，所述源电极与所述第三掺杂部电连接，所述第一漏电极与所述第一掺杂部电连接，所述第二漏电极与所述第二掺杂部电连接；在所述方法中，利用所述源电极和所述第二漏电极获取所述第二测试结果；或者
所述至少三个源/漏电极包括漏电极、第一源电极和第二源电极，所述漏电极与所述第三掺杂部电连接，所述第一源电极与所述第一掺杂部电连接，所述第二源电极与所述第二掺杂部电连接；在所述方法中，利用所述漏电极和所述第二源电极获取所述第二测试结果。
14.根据权利要求12所述的方法，其中，
所述至少三个掺杂部还包括第四掺杂部，所述第二掺杂部和所述第四掺杂部在从所述第一掺杂部到所述第三掺杂部的方向上位于所述第一掺杂部和所述第三掺杂部之间并且位于所述非掺杂部的相对的另两侧；
所述至少三个源/漏电极包括第一源电极、第一漏电极、第二源电极和第二漏电极，所述第一源电极和所述第一漏电极分别与所述第一掺杂部和所述第三掺杂部电连接，所述第二源电极和所述第二漏电极分别与所述第二掺杂部和所述第四掺杂部电连接；
在所述方法中，利用所述第二源电极和所述第二漏电极获取所述第二测试结果。
15.根据权利要求12-14中任一项所述的方法，其中，所述第一信号和所述第二信号都包括电压信号，所述第一测试结果和所述第二测试结果都包括电流值。
16.一种阵列基板，包括显示区以及设置于所述显示区周边的非显示区，其中，
所述非显示区中设置有测试区，所述测试区中设置有至少一个权利要求1-11中任一项所述的薄膜晶体管。
17.根据权利要求16所述的阵列基板，其中，所述显示区中设置有呈矩阵排列的多个显示区薄膜晶体管，所述显示区薄膜晶体管与所述测试区中的所述薄膜晶体管的层结构相同。
18.一种显示装置，包括权利要求16或17所述的阵列基板。
19.一种薄膜晶体管的制作方法，包括:
形成半导体层，所述半导体层包括至少三个掺杂部以及与所述至少三个掺杂部都连接的且连续形成的非掺杂部，所述至少三个掺杂部彼此间隔设置并且分布在所述非掺杂部的周边；
形成至少三个源/漏电极，所述至少三个源/漏电极与所述至少三个掺杂部分别电连接并且彼此间隔开；以及
形成栅极，所述栅极在垂直于所述半导体层的方向上与所述非掺杂部交叠且至少延伸到所述非掺杂部与所述掺杂部的交界处。
20.根据权利要求19所述的方法，其中，
形成半导体薄膜，对所述半导体薄膜进行图案化处理以形成半导体层图案，在所述半导体层图案上形成栅极，以及对所述半导体层图案的未被所述栅极遮挡的部分进行离子注入处理以形成所述掺杂部，从而形成所述半导体层；
或者
形成半导体薄膜，对所述半导体薄膜进行图案化处理以形成半导体层图案，在所述半导体层图案上形成遮挡层，以及对所述半导体层图案的未被所述遮挡层遮挡的部分进行离子注入处理以形成所述掺杂部，从而形成所述半导体层。
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