JP6816000B2 - 薄膜トランジスタ、アレイ基板及び表示装置、並びに該薄膜トランジスタの製造方法、検査方法 - Google Patents

薄膜トランジスタ、アレイ基板及び表示装置、並びに該薄膜トランジスタの製造方法、検査方法 Download PDF

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Description

本発明の実施例は、薄膜トランジスタ、アレイ基板及び表示装置、並びに該薄膜トランジスタの製造方法、検査方法に関する。
薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）は、表示分野における常用のスイッチング素子の一種である。通常、薄膜トランジスタはゲート電極と、活性層と、活性層に電気的に接続されたソース電極及びドレイン電極とを含む。活性層は通常、例えば多結晶シリコンまたは単結晶シリコン等の半導体材料からなる。
アレイ基板は、表示装置を構成する重要な部分である。アレイ基板は通常、表示領域と非表示領域を含み、表示領域には通常、マトリクス状に配列された複数の薄膜トランジスタが設置される。例えば、各薄膜トランジスタは、アレイ基板の表示領域における少なくとも１つの画素ユニットの表示状態を制御するためのものである。
本発明の少なくとも一実施例は、薄膜トランジスタの特性間の比較結果の精度を向上させるように、薄膜トランジスタ、アレイ基板及び表示装置、並びに該薄膜トランジスタの製造方法、検査方法を提供する。
本発明の少なくとも一実施例は薄膜トランジスタを提供しており、該薄膜トランジスタは、ゲート電極と、半導体層と、少なくとも３つのソース／ドレイン電極とを含み、前記半導体層は少なくとも３つのドープ部、及び前記少なくとも３つのドープ部ごとに接続されるとともに連続してなる非ドープ部を含み、前記少なくとも３つのドープ部は互いに間隔を開けて設置されかつ前記非ドープ部の周辺に分布し、前記少なくとも３つのソース／ドレイン電極は互いに間隔を開けて設置されかつ前記少なくとも３つのドープ部の各々に電気的に接続され、前記ゲート電極は前記半導体層に垂直な方向において前記非ドープ部と重なるとともに少なくとも前記非ドープ部と前記ドープ部との境界部まで延びる。
本発明の少なくとも一実施例はさらに、上記薄膜トランジスタの検査方法を提供する。前記薄膜トランジスタにおいて、前記少なくとも３つのドープ部は、第１ドープ部、第２ドープ部及び第３ドープ部を含み、前記第１ドープ部と前記第３ドープ部は、非ドープ部の対向する両側に位置し、前記第２ドープ部は、前記第１ドープ部から前記第３ドープ部への方向において前記第１ドープ部と前記第３ドープ部の間に位置し、前記少なくとも３つのソース／ドレイン電極は、前記少なくとも３つのドープ部にそれぞれ電気的に接続される。前記方法は、前記薄膜トランジスタの前記ゲート電極に第１信号を印加し、前記第１ドープ部と前記第３ドープ部にそれぞれ電気的に接続された２つのソース／ドレイン電極を用いて第１検査結果を取得するステップと、前記薄膜トランジスタの前記ゲート電極に第２信号を印加し、前記少なくとも３つのドープ部のうち、前記第１ドープ部以外の２つのドープ部にそれぞれ電気的に接続された２つのソース／ドレイン電極を用いて第２検査結果を取得するステップと、を含む。
本発明の少なくとも一実施例はさらにアレイ基板を提供しており、該アレイ基板は、表示領域及び前記表示領域の周辺に設置された非表示領域を含み、前記非表示領域には、検査領域が設置され、前記検査領域には前記薄膜トランジスタが少なくとも１つ設置される。
本発明の少なくとも一実施例はさらに、前記アレイ基板を含む表示装置を提供する。
本発明の少なくとも一実施例はさらに薄膜トランジスタの製造方法を提供しており、該製造方法は、少なくとも３つのドープ部、及び前記少なくとも３つのドープ部ごとに接続されるとともに連続してなる非ドープ部を含み、前記少なくとも３つのドープ部が互いに間隔を開けて設置されかつ前記非ドープ部の周辺に分布される半導体層を形成するステップと、前記少なくとも３つのドープ部の各々に電気的に接続されかつ互いに間隔を開けて配置される少なくとも３つのソース／ドレイン電極を形成するステップと、前記半導体層に垂直な方向において前記非ドープ部と重なるとともに少なくとも前記非ドープ部と前記ドープ部との境界部まで延びるゲート電極を形成するステップと、を含む。
以下、本発明の実施例に係る技術思想をより明確に説明するため、実施例の図面について簡単に説明する。下で述べる図面は勿論、単なる本発明の実施例の一部に触れており、本発明はこれらに限定するものではない。
ベース基板上に複数の活性層パターンを製造した上面模式図である。 図１ａ中の活性層パターンを用いて複数の薄膜トランジスタを製造した上面模式図である。 本発明の実施例１による薄膜トランジスタの平面模式図である。 本発明の実施例１による薄膜トランジスタの半導体層の平面模式図である。 本発明の実施例１による薄膜トランジスタの半導体層の平面模式図である。 図３ａに示す半導体層における一部の構造の寸法を記入した模式図である。 本発明の実施例１による薄膜トランジスタの平面模式図である。 本発明の実施例１による図４ａのＡ−Ａ線に沿った断面模式図である。 本発明の実施例１による薄膜トランジスタの平面模式図である。 本発明の実施例１による図５ａのＢ−Ｂ線に沿った断面模式図である。 本発明の実施例２による薄膜トランジスタの平面模式図である。 本発明の実施例２による薄膜トランジスタの半導体層の平面模式図である。 本発明の実施例３による薄膜トランジスタの平面模式図である。 本発明の実施例３による薄膜トランジスタの半導体層の平面模式図である。 図７ａに示す半導体層における一部の構造の寸法を記入した模式図である。 本発明の実施例４による薄膜トランジスタの平面模式図である。 本発明の実施例４による薄膜トランジスタの半導体層の平面模式図である。 本発明の実施例５による薄膜トランジスタの検査方法として方式２を採用した時の第１、第２サブ薄膜トランジスタの模式図である。 本発明の実施例５による薄膜トランジスタの検査方法として方式１を採用した時の第１、第２サブ薄膜トランジスタの模式図である。 本発明の実施例６によるアレイ基板の平面模式図である。 本発明の実施例６によるアレイ基板の図１０ａのＣ−Ｃ線とＤ−Ｄ線に沿った部分断面模式図である。 本発明の実施例８による薄膜トランジスタの製造方法において半導体層を製造する各ステップの模式図である。 本発明の実施例８による薄膜トランジスタの製造方法において半導体層を製造する各ステップの模式図である。 本発明の実施例８による薄膜トランジスタの製造方法において半導体層を製造する各ステップの模式図である。 本発明の実施例８による薄膜トランジスタの製造方法において半導体層を製造する各ステップの模式図である。
以下、本発明の目的、技術手段、およびメリットをより明白にするため、本発明の実施例に係る技術思想について本発明の実施例の図面を参照しながら全体として明確に説明する。説明された実施例が本発明の一部の実施例のみであり、本発明の全ての実施例ではないことは明白であろう。当業者には、開示された本発明の実施例に基づき、容易に成し遂げることができた他の実施例の全ては本発明の精神から逸脱しない。
特に定義しない限り、本開示に使用された技術用語または科学用語は、当業者に理解される一般的な意味である。本開示に使用された「第１」、「第２」及び類似する用語は、順番、数量や重要度を表すものではなく、異なる構成要素を区別させるものに過ぎない。「備える」、「含む」および類似する用語は、挙げられた要素に加えて、他の要素が共存してもよいことを意味する。「接続」、「連結」および類似する用語は、物理的や機械的接続に限定されず、直接または間接の電気的接続を含んでもよい。「上」、「下」、「左」、「右」等の用語は、相対的位置関係を表すものに過ぎず、説明しようとする対象の絶対的位置が変わると、その相対的位置関係の変化の可能性もある。
本発明者の鋭意検討した結果、多結晶シリコンや単結晶シリコン等の材料が複数の方向において異なる特性を有するので、形成された薄膜トランジスタの特性と活性層パターンの延び方向の間に関連性が存在する。従って、表示装置（特にアレイ基板）全体を設計する初期段階では、薄膜トランジスタの特性に対して、活性層パターンの最適及び最悪な延び方向を把握しなければならない。
活性層パターンの延び方向と薄膜トランジスタの特性の間の関係を検査するため、図１ａに示されるように、ベース基板００１上に、同一の活性層薄膜を用いて形状（輪郭と寸法を含む）が同じく延び方向が異なる活性層パターン０１〜０４を製造するとともに、図１ｂに示されるように、これらの活性層パターン０１〜０４を用いて直線状の薄膜トランジスタＴ１〜Ｔ４をそれぞれ製造しており、次に、これらの薄膜トランジスタのソース電極Ｓとドレイン電極Ｄをそれぞれ用いてこれらの薄膜トランジスタの特性を検査しており、これらの薄膜トランジスタの特性を比較することによって、薄膜トランジスタと活性層パターンの延び方向の間の関係を取得し、ひいては設計に役立つ指針となる結果が得られる。
上記方法により取得した結果はある程度参考になるが、アレイ基板における様々な位置に設置された薄膜トランジスタ同士の差（例えばＳＲＵ、ｓｈｏｒｔ ｒｏｕｇｈｎｅｓｓ ｕｎｉｆｏｒｍｉｔｙ、短距離粗さの均一性）を配慮に入れないため、上記様々な位置に設置された薄膜トランジスタ間の距離が極めて小さくても、上記方法で取得した比較結果の精度が低い。
本発明の少なくとも一実施例は、薄膜トランジスタ、アレイ基板及び表示装置、並びに該薄膜トランジスタの製造方法、検査方法に関する。該薄膜トランジスタは、半導体層と、少なくとも３つのソース／ドレイン電極と、ゲート電極とを含み、前記半導体層は少なくとも３つのドープ部、及び前記少なくとも３つのドープ部ごとに接続されるとともに連続してなる非ドープ部を含み、前記少なくとも３つのドープ部は互いに間隔を開けて設置されかつ前記非ドープ部の周辺に分布し、前記少なくとも３つのソース／ドレイン電極は互いに間隔を開けて設置されかつ前記少なくとも３つのドープ部の各々に電気的に接続され、前記ゲート電極は前記半導体層に垂直な方向において前記非ドープ部と重なるとともに少なくとも前記非ドープ部と前記ドープ部との境界部まで延びる。
本発明の実施例による薄膜トランジスタは、含まれた複数のサブ薄膜トランジスタの特性が活性層パターンの延び方向のみに関連するようにさせることで、これらのサブ薄膜トランジスタの特性を比較する時に比較結果の精度が向上できる。
本発明の実施例による薄膜トランジスタは、サブ薄膜トランジスタにおける、例えば、オン電流（Ｉｏｎ）、オフ電流（Ｉｏｆｆ）、サブスレッショルドスイング（ＳＳ）、電荷移動度（Ｍｏｂｉｌｉｔｙ）、しきい値電圧（Ｖｔｈ）及び容量−電圧（Ｃ−Ｖ）等の特性の比較に用いられる。幾つかの実施例では、サブ薄膜トランジスタの特性の比較結果に基づいて活性層パターンの延び方向を選択することで、該延び方向を有する活性層パターンを用いて製造された薄膜トランジスタにより良好な性能を付与してもよい。本発明の実施例はこれらに限定されない。
以下、本発明の実施例による薄膜トランジスタ、アレイ基板及び表示装置、並びに該薄膜トランジスタの製造方法、検査方法について、図面を参照しながら説明する。
（実施例１）
本実施例は薄膜トランジスタを提供する。図２に示されるように、該薄膜トランジスタ１００は、少なくとも３つのドープ部１２０ａ、及び該少なくとも３つのドープ部１２０ａごとに接続されるとともに連続してなる非ドープ部１２９を含み、該少なくとも３つのドープ部１２０ａが互いに間隔を開けて設置されかつ非ドープ部１２９の周辺に分布される半導体層１２０と、互いに間隔を開けて設置され、かつ該少なくとも３つのドープ部１２０ａの各々に電気的に接続された少なくとも３つのソース／ドレイン電極１３０と、半導体層１２０に垂直な方向において非ドープ部１２９と重なるとともに少なくとも非ドープ部１２９とドープ部１２０ａとの境界部まで延びるゲート電極１１０と、を含む。ゲート電極１１０は例えば、少なくとも非ドープ部１２９と第１ドープ部１２１との境界部Ｏ−Ｏ’（図２は、ゲート電極１１０の、第１ドープ部１２１寄りの端部１１０ａが上記境界部を超える場合を例として説明する）まで延びており、ゲート電極の、他のドープ部寄りの部分の各々も類似配置とされる。
本実施例では、半導体層に垂直な方向において非ドープ部と重なるとともに少なくとも非ドープ部とドープ部との境界部まで延びるようにゲート電極を設置することで、ゲート電極を介して該薄膜トランジスタの半導体層に電気信号を印加する時に、非ドープ部と各ドープ部の導通を確保して、該薄膜トランジスタが正常に動作できる。なお、半導体層に垂直な方向においてゲート電極が非ドープ部と重なるとは、半導体層に垂直な方向において、ゲート電極と非ドープ部が少なくとも部分的に重なることである。幾つかの実施例では、該薄膜トランジスタが正常に動作できる限り、ゲート電極が必要に応じて、半導体層に垂直な方向において非ドープ部と重ならない部分を含むように設置されてもよい。
本実施例は、半導体層１２０の平面形状が略十字状である例を挙げて説明する。この場合、図２に示されるように、上記少なくとも３つのドープ部１２０ａは、非ドープ部１２９の周辺に、第１ドープ部１２１、第２ドープ部１２２、第３ドープ部１２３及び第４ドープ部１２４をこの順に含む。それに応じて、上記少なくとも３つのソース／ドレイン電極１３０は、非ドープ部１２９の周辺に、第１ドープ部１２１に電気的に接続されるソース／ドレイン電極１３１と、第２ドープ部１２２に電気的に接続されるソース／ドレイン電極１３２と、第３ドープ部１２３に電気的に接続されるソース／ドレイン電極１３３と、第４ドープ部１２４に電気的に接続されるソース／ドレイン電極１３４とをこの順に含む。
例えば、本実施例による薄膜トランジスタ１００を用いて、以下の方式１と方式２のうちの少なくとも一種により、該薄膜トランジスタに含まれた複数のサブ薄膜トランジスタの特性を比較できる。
（方式１）
例えば、図２中の薄膜トランジスタ１００は、第１サブ薄膜トランジスタと第２サブ薄膜トランジスタを含む。第１サブ薄膜トランジスタは、ゲート電極１１０、半導体層１２０における第１ドープ部１２１と第３ドープ部１２３、及びそれぞれ第１、第３ドープ部に電気的に接続され該第１サブ薄膜トランジスタのソース電極とドレイン電極とされる２つのソース／ドレイン電極１３１、１３３を含む。第２サブ薄膜トランジスタは、ゲート電極１１０、半導体層１２０における第２ドープ部１２２と第４ドープ部１２４、及びそれぞれ第２、第４ドープ部に電気的に接続され該第２サブ薄膜トランジスタのソース電極とドレイン電極とされる２つのソース／ドレイン電極１３２、１３４を含む。該方式１では、第１、第２サブ薄膜トランジスタの各々のソース電極とドレイン電極によって該２つのサブ薄膜トランジスタの特性を検査した後、両方の特性を比較できる。
方式１は、第１サブ薄膜トランジスタの活性層パターン（第１、第３ドープ部及び非ドープ部を含む）及び第２サブ薄膜トランジスタの活性層パターン（第２、第４ドープ部及び非ドープ部を含む）がいずれも直線に沿って延び、例えば図２中の水平方向と垂直方向に沿ってそれぞれ延びることで、複数の直線状の薄膜トランジスタ同士の特性への比較が図れる。
（方式２）
例えば、図２中の薄膜トランジスタ１００は、第１サブ薄膜トランジスタと第２サブ薄膜トランジスタを含む。第１サブ薄膜トランジスタは、ゲート電極１１０、半導体層１２０における第１ドープ部１２１と第３ドープ部１２３、及びそれぞれ第１、第３ドープ部に電気的に接続され該第１サブ薄膜トランジスタのソース電極とドレイン電極とされる２つのソース／ドレイン電極１３１、１３３を含む。第２サブ薄膜トランジスタは、ゲート電極１１０、半導体層１２０における第１ドープ部１２１と第２ドープ部１２２、及びそれぞれ第１、第２ドープ部に電気的に接続され該第２サブ薄膜トランジスタのソース電極とドレイン電極とされる２つのソース／ドレイン電極１３１、１３２を含む。該方式２では、第１、第２サブ薄膜トランジスタの各々のソース電極とドレイン電極によって該２つのサブ薄膜トランジスタの特性を検査した後、両方の特性を比較できる。
つまり、方式１に比べると、方式２において、第２サブ薄膜トランジスタは、第１、第２ドープ部及び対応するソース／ドレイン電極を含む。
本実施例において、半導体層１２０の平面形状が十字状であるため、方式２を採用する場合、第２サブ薄膜トランジスタの活性層パターン（第１、第２ドープ部及び非ドープ部を含む）の平面形状はＬ字状であり、すなわち、該第２サブ薄膜トランジスタはＬ字状の薄膜トランジスタである。従って、上記方式２は、直線状の薄膜トランジスタとＬ字状の薄膜トランジスタの特性への比較が図られる。
上記方式１と方式２において、第１、第２サブ薄膜トランジスタの活性層パターンのチャネル領域（すなわちソース電極とドレイン電極の間における電流が流れるチャネル）は重なる部分（すなわち第１、第２サブ薄膜トランジスタの各々のソース電極からドレイン電極までの電流はいずれも図３ａと図３ｂ中の中間非ドープ部１２９０の少なくとも同一部分を流れる）を有するので、第１、第２サブ薄膜トランジスタの特性は活性層パターンの延び方向のみに関係づけられ、従って、本実施例による薄膜トランジスタはそれに含まれたサブ薄膜トランジスタの特性に関する比較結果の精度を向上できる。一方、該薄膜トランジスタは、それに含まれた複数のサブ薄膜トランジスタの特性と活性層パターンの延び方向との関連性をより正確に反映できる。
以下、図２に示される薄膜トランジスタ１００における、平面形状が略十字状の半導体層１２０について、図３ａ及び図３ｂを参照しながら詳細に説明する。
図３ａ及び図３ｂに示されるように、半導体層１２０の位置する面において、半導体層１２０は、中間非ドープ部１２９０と、該中間非ドープ部１２９０に隣り合って接続された４つの凸部１２０１〜１２０４とを含んでおり、隣り合うとともに延び方向が交差する２つずつの凸部間には凹部１２８が形成される。各凸部は、１つのドープ部を含み、例えば、第１凸部１２０１は第１ドープ部１２１、第２凸部１２０２は第２ドープ部１２２、第３凸部１２０３は第３ドープ部１２３、第４凸部１２０４は第４ドープ部１２４を含む。非ドープ部１２９は中間非ドープ部１２９０を含む。
本実施例において、半導体層の平面形状は、該半導体層のエッジからはみ出した複数の凸部を含むとともに、隣り合いかつ延び方向が交差する凸部間に凹部が形成されており、各凸部は、該凸部における中間非ドープ部の中心から遠い側に設置されたドープ部を１つ含む。それで、上記方式１および／または方式２により第１、第２サブ薄膜トランジスタ（特にＬ字状のサブ薄膜トランジスタと直線状のサブ薄膜トランジスタ）の特性を比較する場合、第１、第２サブ薄膜トランジスタのチャネル領域における重なる部分の形成に有利であり、ひいては比較結果の精度が向上できる。
本実施例による薄膜トランジスタ１００における半導体層１２０の平面形状が十字状であるため、凸部１２０１〜１２０４のうち、図３ａ及び図３ｂに示されるように、第１凸部１２０１と第３凸部１２０３はそれぞれ、非ドープ部１２９の対向する両側に位置するとともに凸方向が逆になり、第２凸部１２０２と第４凸部１２０４はそれぞれ、非ドープ部１２９の対向する両側に位置するとともに凸方向が逆となる。
図３ａにおいて、各凸部はさらに、中間非ドープ部１２９０寄りのエッジ非ドープ部１２９１を含み、つまり、各凸部は、エッジ非ドープ部１２９１と、該エッジ非ドープ部１２９１における中間非ドープ部１２９０から遠い側に位置されるドープ部１２０ａとを含む。それに、非ドープ部１２９は、中間非ドープ部１２９０以外、各凸部に含まれたエッジ非ドープ部１２９１をさらに含む。つまり、図３ａに示される場合、非ドープ部１２９の平面形状は、そのエッジからはみ出した４つのエッジ非ドープ部１２９１を含むとともに、隣り合う２つずつのエッジ非ドープ部の間に凹部が形成される。
図３ｂにおいて、各凸部とそれに含まれたドープ部が完全に重なり、非ドープ部１２９とそれに含まれた中間非ドープ部１２９０が完全に重なる。
図３ａに示される半導体層を用いる場合に比べると、本実施例による薄膜トランジスタ１００が図３ｂに示される半導体層を用いる場合には、上記方式１と方式２に係る第１、第２サブ薄膜トランジスタのチャネル領域の重なる部分が多くなり、したがって第１、第２サブ薄膜トランジスタの特性に関する比較結果がより正確になる。
図３ｂに示される場合に比べると、図３ａに示される半導体層における非ドープ部１２９の製造工程はより簡略である。なぜなら、半導体層１２０の製造過程には、例えば、半導体薄膜をパターニング（例えば露光、現像、エッチング等のステップを含む）して半導体層パターンを形成すること、及び該半導体層パターンに対し例えばイオン注入を行ってドープ部を形成することが含まれるからである。図３ａに示される場合には、イオン注入過程において非ドープ部１２９を遮蔽する部材を、中間非ドープ部１２９０を完全に覆うことができるとともに中間非ドープ部１２９０のエッジをやや超える部分を有するものとすることで、製造精度への要求を低減できる。
本実施例では、エッジ非ドープ部の寸法を制御することによって、エッジ非ドープ部１２９１の、対応するサブ薄膜トランジスタのチャネル領域に占める割合を小さくし、ひいては第１、第２サブ薄膜トランジスタのチャネル領域間の差異を低減させて、第１、第２サブ薄膜トランジスタの特性に関する比較結果の精度を向上させる。以下、図３ｃを参照しながら説明する。
例えば、各凸部から前記中間非ドープ部への方向において、各凸部に含まれたエッジ非ドープ部の寸法が非ドープ部の寸法に対する比が１／７以下である。
例えば、図３ｃに示されるように、第１凸部１２０１から中間非ドープ部１２９０への方向において、第１凸部１２０１に含まれたエッジ非ドープ部１２９１の寸法はｄであり（すなわち第１ドープ部１２１から、隣り合う凹部１２８１における中間非ドープ部１２９及び第１凸部１２０１寄りの端部１２８ａまでの距離はｄである）、第１凸部１２０１から中間非ドープ部１２９０への方向において、非ドープ部の寸法はｈであり、ｄとｈの比は１／７以下である。
例えば、各凸部から中間非ドープ部への方向において、各凸部に含まれたエッジ非ドープ部の寸法は０μｍより大きく１μｍより小さく、好ましくは０μｍより大きく０．５μｍ以下である。
例えば、図３ｃに示されるように、上記寸法ｄは０μｍより大きく１μｍより小さく、好ましくは０μｍより大きく０．５μｍ以下である。例えば、第１凸部１２０１から中間非ドープ部１２９０への方向において、上記寸法ｄが０．５μｍである場合、中間非ドープ部の寸法は３μｍ以上であってもよく、この場合、非ドープ部の寸法ｈは４μｍ以上、ｄとｈの比は１／８以下であってもよい。
例えば、隣り合う凸部の互いに近接するエッジが交差する。例えば、図３ａに示されるように、第１凸部１２０１と第２凸部１２０２の互いに近接するエッジ１２１ａと１２２ａは交差する。隣り合う凸部の互いに近接するエッジが交差することによって、第１、第２サブ薄膜トランジスタのチャネル領域が中間非ドープ部に重なる部分をもたせるのに有利であり、それで第１、第２サブ薄膜トランジスタのチャネル領域間の差異を低減させて、第１、第２サブ薄膜トランジスタの特性に関する比較結果の精度を向上させる。
本実施例では、隣り合う凸部間の凹部の平面形状が中間非ドープ部寄りに角形構造を有するので、該角形構造の両辺がそれぞれ該隣り合う凸部の互いに近接するエッジであり、該角形構造が直角構造である。
例えば、図３ａ及び図３ｂに示されるように、上記方式１を採用する場合、第１〜第４凸部１２０１〜１２０４の平面形状は同様であってもよく、第１〜第４ドープ部１２１〜１２４の平面形状は同様であってもよい。例えば、上記方式２を採用する場合、第１〜第３凸部１２０１〜１２０３の平面形状は同様であってもよく、第１〜第３ドープ部１２１〜１２３の平面形状は同様であってもよい。このように、第１、第２サブ薄膜トランジスタ間の差異を低減させるのに有利であって、第１、第２サブ薄膜トランジスタの特性に関する比較結果の精度を向上させる。
例えば、半導体層１２０の材料は多結晶シリコンまたは単結晶シリコンである。勿論、半導体層１２０の材料は、本分野における常用の、他の異方性半導体材料であってもよい。
本実施例はゲート電極１１０と半導体層１２０の位置関係を限定しない。本実施例による薄膜トランジスタ１００はボトムゲート構造またはトップゲート構造であってもよい。
例えば、図２に示されるように、薄膜トランジスタ１００はボトムゲート構造であり、ゲート電極１１０は半導体層１２０により覆われる。
例えば、薄膜トランジスタ１００がボトムゲート構造である場合、半導体層１２０の製造過程において非ドープ部１２９を遮蔽するため、図４ａ及び図４ｂに示されるように、薄膜トランジスタ１００はさらに、半導体層１２０上を覆い、半導体層１２０に垂直な方向において非ドープ部１２９と重なるとともにドープ部１２１〜１２４と重ならない遮蔽層１８０を含んでもよい。
図４ａ及び図４ｂに示される場合には、薄膜トランジスタ１００の正常な動作を確保するため、例えば、遮蔽層１８０のゲート電極１１０が位置する面への正射影が、ゲート電極１１０が位置する領域内に位置されてもよい。
例えば、図５ａ及び図５ｂに示されるように、薄膜トランジスタ１００はトップゲート構造であり、すなわちゲート電極１１０は半導体層１２０を覆う。この場合、半導体層を製造するためのイオン注入過程において半導体層パターンをゲート電極１１０にて遮蔽することで、薄膜トランジスタ１００の製造工程を簡略化させる。
また、図４ｂ及び図５ｂに示されるように、薄膜トランジスタ１００はさらに、半導体層１２０とゲート電極１１０の間に設置されて両方を絶縁するゲート絶縁層１６０を含んでもよい。
ゲート電極１１０が半導体層１２０を覆う場合、例えば、図５ｂに示されるように、薄膜トランジスタ１００はさらに、ゲート電極１１０を覆うパッシベーション層１７０を含んでもよい。この場合、例えば、各ソース／ドレイン電極１３０は、ゲート絶縁層１６０とパッシベーション層１７０を貫通するビアホール１６７を介して、対応するドープ部に電気的に接続される。本発明の実施例はこれに限定されない。例えば、各ソース／ドレイン電極は、ゲート絶縁層１６０またはパッシベーション層１７０を貫通するビアホールを介して、対応するドープ部に電気的に接続されてもよい。
例えば、ゲート電極１１０は、パッシベーション層１７０におけるビアホール１７０ａを介して、対応するゲート線１７９に電気的に接続されてもよい。勿論、ゲート線１７９は、ゲート電極１１０と一体成形してゲート電極１１０に電気信号を印加してもよい。
（実施例２）
本実施例は薄膜トランジスタを提供する。図６ａ及び６ｂに示されるように、本実施例による薄膜トランジスタ１００は、半導体層１２０の平面形状がＸ字状である点で、実施例１と異なる。
本実施例による薄膜トランジスタは、実施例１における方式１と方式２のうちの少なくとも一種により、該薄膜トランジスタに含まれた複数のサブ薄膜トランジスタの特性を比較できる。方式１を採用する場合、第１サブ薄膜トランジスタの活性層パターンの延び方向（第１凸部１２０１から第３凸部１２０３への方向）と第２サブ薄膜トランジスタの活性層パターンの延び方向（第２凸部１２０２から第４凸部１２０４への方向）は垂直ではなく互いに交差する。方式２を採用する場合、第１サブ薄膜トランジスタの活性層パターンの延び方向は方式１を採用する場合と類似しつつ、第２サブ薄膜トランジスタの活性層パターンに含まれた第１凸部１２０１と第２凸部１２０２との凸方向になす角度が鋭角（図６ｂに示す）または鈍角である。
例えば、図６ｂに示されるように、非ドープ部（図６ｂ中の半導体層の中央における未充填部に示す）の平面形状はそのエッジからはみ出した４つのエッジ非ドープ部１２９１を含んでおり、隣り合うエッジ非ドープ部１２９１は凹部を形成する。このような非ドープ部の製造工程は簡略である。エッジ非ドープ部１２９１の寸法については、実施例１における関連説明を参照すればよく、重複の説明を省略する。
例えば、隣り合う凸部の互いに近接するエッジが交差可能になる。この場合、図６ｂに示されるように、隣り合う凸部間の凹部１２８の平面形状は鋭角構造または鈍角構造であり、該鋭角構造または鈍角構造の両辺はそれぞれ該隣り合う凸部の互いに近接するエッジである。このように、第１、第２サブ薄膜トランジスタのチャネル領域が中間非ドープ部に重なる部分をもたせるのに有利であり、それで第１、第２サブ薄膜トランジスタの特性に関する比較結果の精度を向上させる。
例えば、本実施例による薄膜トランジスタに関して他の設置形態は実施例１における関連説明を参照すればよく、重複の説明を省略する。
以上、実施例１と実施例２について、半導体層が４つの凸部を含む例を挙げて説明した。勿論、半導体層は３つ、または５つ以上の凸部を含んでもよい。例えば、本発明の実施例では、半導体層は好ましく偶数個の凸部を含むことで、該半導体層を用いて製造された薄膜トランジスタに含まれた複数のサブ薄膜トランジスタをいずれも直線状の薄膜トランジスタとするのに有利であり、それで該薄膜トランジスタの構造を簡略化させ、凸部に含まれたドープ部の利用率を向上させる。
（実施例３）
本実施例は薄膜トランジスタを提供する。図７ａ及び図７ｂに示されるように、該薄膜トランジスタ１００の半導体層１２０の平面形状はＴ字状であり、つまり、半導体層１２０の位置する面において、半導体層１２０は、中間非ドープ部１２９０と、中間非ドープ部１２９０に隣り合って接続された３つの凸部１２０１〜１２０３とを含む。隣り合う第１凸部１２０１と第３凸部１２０３は、凸方向が逆となることで、両方の間に凹部が形成されない。第１凸部１２０１と第３凸部１２０３の各々は、第２凸部１２０２に隣り合う凸方向に交差することで、これらの間に凹部１２８を形成可能になる。各凸部は、１つのドープ部を含む。非ドープ部（図７ｂ中の半導体層１２０の中央における未充填部に示す）は中間非ドープ部１２９０を含む。それに応じて、該薄膜トランジスタ１００も３つのソース／ドレイン電極１３０を含む。
本実施例による薄膜トランジスタは、実施例１における方式２によれば、直線状の薄膜トランジスタとＬ字状の薄膜トランジスタの特性を比較できる。
例えば、各凸部から前記中間非ドープ部への方向において、各凸部に含まれたエッジ非ドープ部の寸法が非ドープ部の寸法に対する比が１／７以下である。
例えば、図７ｃに示されるように、第１凸部１２０１から中間非ドープ部１２９０への方向において、第１凸部１２０１に含まれたエッジ非ドープ部１２９１の寸法ｄは０μｍより大きく１μｍより小さく、好ましくは０μｍより大きく０．５μｍ以下であり、中間非ドープ部の寸法は３μｍ以上である。
例えば、上記寸法ｄが０．５μｍであると、非ドープ部の寸法ｈは３．５μｍ以上であり、この場合、ｄとｈの比は１／７以下である。
本実施例による薄膜トランジスタの半導体層１２０については、実施例１における半導体層の第４凸部以外の部分を参照して設置すればよい。重複の説明を省略する。
以上、実施例１〜実施例３について、それぞれ半導体層の平面形状が十字状、Ｘ字状及びＴ字状である例を挙げて説明した。勿論、本発明の実施例による少なくとも３つの凸部を有する半導体層の平面形状はこれに限定されない。例えば、該半導体層は、半導体層の平面形状が中間非ドープ部と中間非ドープ部に隣り合って接続された少なくとも３つの凸部とを含むとともに、互いに隣り合い凸方向が交差する凸部の間に凹部が形成されることと、各凸部が１つのドープ部を含むことと、及び非ドープ部が中間非ドープ部を含むこととを満たせば、得られた薄膜トランジスタが上記方式１と方式２のうちの少なくとも一種によって検査可能になる。
直線状の薄膜トランジスタの構造がより単純であるので、薄膜トランジスタの構造を簡略化させるため、半導層の上記少なくとも３つの凸部としては少なくとも、非ドープ部の対向する両側にそれぞれ位置するとともに凸方向が逆となる凸部（実施例１〜３における第１、第３凸部、または実施例１と実施例２における第２、第４凸部）を２つ含み、それによって、この２つの凸部を用いて直線状の薄膜トランジスタを形成できる。
また、本発明の実施例による薄膜トランジスタにおける半導体層１２０に含まれた凸部の数は３つ未満であってもよく、例えば半導体層の平面形状は正多角形であってもよい。以下、実施例４を例にして説明する。
（実施例４）
本実施例は薄膜トランジスタを提供する。図８ａ及び図８ｂに示されるように、該薄膜トランジスタ１００は、ゲート電極１１０と、半導体層１２０と、少なくとも３つのソース／ドレイン電極１３０とを含み、該半導体層１２０は、非ドープ部１２９と、非ドープ部１２９の周辺にそれぞれ位置する少なくとも３つのドープ部１２０ａとを含み、該非ドープ部１２９は、第１ドープ部１２１から、該第１ドープ部に隣り合う第２ドープ部１２２への方向において、該第１ドープ部１２１から該第２ドープ部１２２までの間に位置する部分１２９ａを含む。
図８ａ及び図８ｂには、半導体層１２０は４つのドープ部を含み、この４つのドープ部は第１ドープ部１２１、第２ドープ部１２２、第３ドーピング部１２３及び第４ドープ部１２４でありかつこの順に半導体層１２０の周辺に分布される。それに応じて、ソース／ドレイン電極１３０の数は３つである。本発明の実施例はこれに限定されない。
本実施例による薄膜トランジスタは、それに含まれたサブ薄膜トランジスタの特性を上記方式２により比較する場合、第２サブ薄膜トランジスタのソース電極からドレイン電極までの電流が非ドープ部１２９の上記部分１２９ａを直接に流れる可能性があり（図８ｂに示す）、方式１を採用する場合、第２サブ薄膜トランジスタの上記電流は全てソース電極とドレイン電極の間の部分１２９ｂを流れる（図８ｂに示す）。従って、本実施例による薄膜トランジスタが上記方式１を採用すると、第１、第２サブ薄膜トランジスタのチャネル領域は方式２を採用する場合より多くの重なる部分を有し、それによって、比較結果の精度の向上にさらに役立つ。
例えば、半導体層１２０の平面形状は正多角形、例えば正方形、正六角形等であってもよい。このように、第１、第２サブ薄膜トランジスタのチャネル領域の形状を一致させて、第１、第２サブ薄膜トランジスタの特性に関する比較結果の精度の向上に役立つ。
図８ａ及び図８ｂには、薄膜トランジスタの半導体層１２０の平面形状が正方形である例を挙げて説明する。半導体層の平面形状が正方形となると、第１、第２サブ薄膜トランジスタのチャネル領域の重なる部分はそれ以外の正多角形より多くなり、それによって、第１、第２サブ薄膜トランジスタの特性に関する比較結果の精度の向上に役立つ。
（実施例５）
本実施例は、上記した実施例のいずれかによる薄膜トランジスタの検査方法を提供する。例えば、図２、図６ａ、図７ａ及び図８ａに示されるように、該薄膜トランジスタは、ゲート電極１１０、半導体層１２０及び少なくとも３つのソース／ドレイン電極１３０を含み、該半導体層１２０は、該少なくとも３つのソース／ドレイン電極３０にそれぞれ電気的に接続された少なくとも３つのドープ部１２０ａを含み、該少なくとも３つのドープ部１２０ａは第１ドープ部１２１、第２ドープ部１２２及び第３ドープ部１２３を含み、第１ドープ部１２１と第３ドープ部１２３は非ドープ部１２９の対向する両側に位置し、第２ドープ部１２２は第１ドープ部１２１から第３ドープ部１２３への方向において第１ドープ部１２１と第３ドープ部１２３の間に位置する。該方法は以下のステップＳ５１とステップＳ５２を含む。
（ステップＳ５１）
薄膜トランジスタのゲート電極１１０に第１信号を印加し、第１ドープ部１２１と第３ドープ部１２３にそれぞれ電気的に接続された２つのソース／ドレイン電極１３０を用いて第１検査結果を取得する。
（ステップＳ５２）
薄膜トランジスタのゲート電極１１０に第２信号を印加し、該少なくとも３つのドープ部１２０ａのうち、第１ドープ部１２１以外の２つのドープ部（例えば図２、図６ａ及び図７ａ中の第２、第３ドープ部１２２、１２３、または図２、図６ａ及び図８ａ中の第２、第４ドープ部１２２、１２４）にそれぞれ電気的に接続された２つのソース／ドレイン電極１３０を用いて第２検査結果を取得する。
なお、上記ステップＳ５１とステップＳ５２の手順を入れ替えてもよい。また、上記ステップＳ５１とステップＳ５２は、検査結果の精度を確保するようにそれぞれ行われる。
例えば、本実施例による上記薄膜トランジスタの検査方法において、第１信号と第２信号の電圧は同じであってもよい。このように、複数のサブ薄膜トランジスタが有するゲート電極に関係なく特性を比較する時、ゲート電極に印加した信号による比較結果への影響を回避できる。
なお、本実施例は、上記第１信号と第２信号が等しい場合に限らず、場合によって第１信号と第２信号を調整して第１検査結果と第２検査結果を取得してもよい。例えば、ゲート電極１１０に異なる第１信号と第２信号をそれぞれ印加して該薄膜トランジスタのしきい値電圧（Ｖｔｈ）のパラメータを取得する。
例えば、本実施例による上記薄膜トランジスタの検査方法として上記方式２を採用する場合、上記少なくとも３つのソース／ドレイン電極はソース電極、第１ドレイン電極及び第２ドレイン電極を含み、すなわち、図９ａに示されるソース／ドレイン電極１３１、１３２、１３３は第１ドレイン電極、第２ドレイン電極及びソース電極であり、ソース電極は第３ドープ部１２３に電気的に接続され、第１ドレイン電極は第１ドープ部１２１に電気的に接続され、第２ドレイン電極は第２ドープ部１２２に電気的に接続される。つまり、第１サブ薄膜トランジスタＴ５１はソース電極と第１ドレイン電極を含み、第２サブ薄膜トランジスタＴ５２はソース電極と第２ドレイン電極を含む。該方法では、ソース電極と第２ドレイン電極を用いて上記第２検査結果を取得する。
または、本実施例による上記薄膜トランジスタの検査方法として上記方式２を採用する場合、上記少なくとも３つのソース／ドレイン電極はドレイン電極、第１ソース電極及び第２ソース電極を含み、すなわち、図９ａに示されるソース／ドレイン電極１３１、１３２、１３３は第１ソース電極、第２ソース電極及びドレイン電極であり、ドレイン電極は第３ドープ部１２３に電気的に接続され、第１ソース電極は第１ドープ部１２１に電気的に接続され、第２ソース電極は第２ドープ部１２２に電気的に接続される。つまり、第１サブ薄膜トランジスタＴ５１はドレイン電極と第１ソース電極を含み、第２サブ薄膜トランジスタＴ５２はドレイン電極と第２ソース電極を含む。該方法では、ドレイン電極と第２ソース電極を用いて第２検査結果を取得する。
本実施例による検査方法は、方式２を採用すると、直線状の薄膜トランジスタとＬ字状の薄膜トランジスタの特性に関する比較結果の精度が向上できる。
例えば、本実施例による上記薄膜トランジスタの検査方法として上記方式１を採用する場合、図９ｂに示されるように、上記少なくとも３つのドープ部はさらに第４ドープ部１２４を含み、第２ドープ部１２２と第４ドープ部１２４は、第１ドープ部１２１から第３ドープ部１２３への方向において、第１ドープ部１２１と第３ドープ部１２３の間に位置するとともにそれぞれ非ドープ部１２９の対向する別の両側に位置する。上記少なくとも３つのソース／ドレイン電極は第１ソース電極、第１ドレイン電極、第２ソース電極及び第２ドレイン電極を含み、すなわち、図９ｂに示されるソース／ドレイン電極１３１、１３３はそれぞれ、第１ソース電極と第１ドレイン電極であり、ソース／ドレイン電極１３２、１３４はそれぞれ、第２ソース電極と第２ドレイン電極であり、第１ソース電極と第１ドレイン電極はそれぞれ、第１ドープ部１２１と第３ドープ部１２３に電気的に接続され、第２ソース電極と第２ドレイン電極はそれぞれ第２ドープ部１２２と第４ドープ部１２４に電気的に接続される。つまり、第１サブ薄膜トランジスタＴ５１は第１ソース電極と第１ドレイン電極を含み、第２サブ薄膜トランジスタＴ５２は第２ソース電極と第２ドレイン電極を含む。該方法では、第２ソース電極と第２ドレイン電極を用いて第２検査結果を取得する。
なお、「それぞれ」はここで順番を限定するものではなく、例えば、第１ソース電極と第１ドレイン電極がそれぞれ第１ドープ部１２１と第３ドープ部１２３に電気的に接続されることは、第１ソース電極と第１ドレイン電極のうちの、一方が第１ドープ部１２１に電気的に接続されるとともに、他方が第３ドープ部１２３に電気的に接続される。以下は同様である。
方式２を採用すると、本実施例による検査方法は、延び方向が異なる活性層パターンを有する線形薄膜トランジスタについて、これらの特性に関する比較結果の精度を向上できる。
例えば、本実施例に係る上記例のいずれかにおいて、第１信号と第２信号はいずれも電圧信号を含み、第１検査結果と第２検査結果はいずれも電流値を含む。上記ステップＳ５１とステップＳ５２でそれぞれ取得した、例えば電流値である第１検査結果と第２検査結果によって、比較対象とするサブ薄膜トランジスタの特性への分析が可能になる。
例えば、本実施例による上記薄膜トランジスタの検査方法ではさらに、取得された第１検査結果と第２検査結果を比較するステップＳ５３を含んでもよい。
本実施例は、本発明の実施例による薄膜トランジスタの検査方法について、薄膜トランジスタの半導体層が３つまたは４つのドープ部を含む例を挙げて説明する。
本実施例による薄膜トランジスタの検査方法は、半導体層が少なくとも５つのドープ部を含む場合にも適用でき、その検査方法は上記方法を参照して類推すればよく、ここで重複の説明を省略する。
（実施例６）
本実施例はアレイ基板を提供し、図１０ａに示されるように、該アレイ基板は表示領域２０及び表示領域２０の周辺に設置された非表示領域１０を含み、非表示領域１０には検査領域１１が設置され、検査領域１１には上記実施例のいずれかによる薄膜トランジスタ１００が少なくとも１つ設置される。
例えば、図１０ａに示されるように、該表示領域２０にはマトリクス状に配列された複数の表示領域用薄膜トランジスタ２００が設置され、該表示領域用薄膜トランジスタ２００は検査領域１１における薄膜トランジスタ１００の層構造と同様になる。層構造が同様になることはここで、２種の薄膜トランジスタの対応する部材が同一層に位置し、かつ同じ材料からなることである。しかしながら、２種のトランジスタの各部材の平面形状が同じである否かについて限定されない。例えば、図１０ｂに示されるように、ベース基板１０１には薄膜トランジスタ１００と表示領域用薄膜トランジスタ２００が設置され、該表示領域用薄膜トランジスタ２００のゲート電極２１０と薄膜トランジスタ１００のゲート電極１１０とは同一層に設置されるとともに材料が同じであり、表示領域用薄膜トランジスタ２００の活性層２２０（例えば非ドープ部２２９及び２つのドープ部２２１、２２２を含む）と薄膜トランジスタ１００の半導体層１２０（図１０ｂには、半導体層１２０に含まれた第１ドープ部１２１、非ドープ部１２９及び第３ドープ部１２３だけを示す）とは同一層に設置されるとともに材料が同じであり、表示領域用薄膜トランジスタ２００のソース／ドレイン電極２３０と薄膜トランジスタ１００のソース／ドレイン電極１３０とは同一層に設置されるとともに材料が同じである。
検査領域における薄膜トランジスタ１００は、表示領域用薄膜トランジスタ２００の層構造と同じであるが、それに含まれた複数のサブ薄膜トランジスタ（上記実施例における、第１、第２サブ薄膜トランジスタに関する説明を参照する）の少なくとも一部の活性層パターンの延び方向が表示領域用薄膜トランジスタ２００の延び方向と異なる。従って、アレイ基板の性能に異常が発生する場合には、該異常が活性層パターンの延び方向に関連する否かをある程度に判断するように、上記実施例５の前記検査方法により検査領域における薄膜トランジスタ１００を検査できる。さらに、本実施例によるアレイ基板における薄膜トランジスタ１００によって検査を行うことで、検査結果の精度が向上できる。
例えば、アレイ基板の設計初期に仮に出された結論は、活性層パターンの延び方向が図１０ａ中の水平方向より垂直方向に沿ったときに製造された薄膜トランジスタが特性に優れることで、製造されたアレイ基板において、表示領域用薄膜トランジスタの活性層パターンが水平方向に沿って延びる。アレイ基板の性能に異常が発生する時、検査領域における薄膜トランジスタによって出された結論は例えば、活性層パターンの延び方向が図１０ａ中の垂直方向（水平方向ではなく）に沿ったサブ薄膜トランジスタの特性がより良い。それで、該異常の発生は、製造された半導体層材料の特性が、所定の活性層パターンの延び方向において異常を発生させることによると判断できる。
なお、図１０ａと図１０ｂに示されるアレイ基板の構造については、説明するための例のみであり、本発明の実施例によるアレイ基板の構造はこれに限定されない。
（実施例７）
本実施例は、上記実施例のいずれかによるアレイ基板を含む表示装置を提供する。
本実施例による表示装置の特性に異常が発生する場合には、該異常が活性層パターンの延び方向に関連するか否かをある程度に判断するように、実施例５に述べた前記検査方法によりアレイ基板の検査領域における薄膜トランジスタを検査できる。そして、該検査結果は高い正確性を持つ。その原理については、実施例６の関連説明を参照すればよく、ここで重複の説明を省略する。
例えば、本実施例による表示装置は、液晶パネル、電子ペーパー、ＯＬＥＤ（有機発光ダイオード）パネル、携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータ等の表示機能を有する任意の製品や部材であってもよい。
（実施例８）
本実施例は、上記実施例のいずれかに述べた薄膜トランジスタの製造方法を提供し、例えば、図２に示される薄膜トランジスタを例として、該方法は、以下のステップＳ８１〜ステップＳ８３を含む。
（ステップＳ８１）
少なくとも３つのドープ部１２０ａ、及び該少なくとも３つのドープ部１２０ａごとに接続されるとともに連続してなる非ドープ部１２９を含み、該少なくとも３つのドープ部１２０ａが互いに間隔を開けて設置されかつ非ドープ部１２９の周辺に分布される半導体層１２０を形成する。
（ステップＳ８２）
上記少なくとも３つのドープ部１２０ａにそれぞれ電気的に接続されかつ互いに間隔を開けた少なくとも３つのソース／ドレイン電極１３０を同一薄膜にて形成する。
（ステップＳ８３）
半導体層１２０に垂直な方向において非ドープ部１２９と重なるとともに少なくとも非ドープ部１２９とドープ部１２０ａとの境界部Ｏ−Ｏ’までそれぞれ延びるゲート電極１１０を形成する。
なお、ステップＳ８１、Ｓ８２及びＳ８３の手順を任意に入れ替えてもよい。例えば、ステップＳ８１とステップＳ８２の順番は交換可能である。例えば、ステップＳ８１とステップＳ８３の順番は交換可能である。本実施例では限定されない。
例えば、図５ａに示される薄膜トランジスタに対し、該方法は以下のステップＳ８１１１〜ステップＳ８１３１を含む。
（ステップＳ８１１１）
図１１ａに示されるように、半導体薄膜１２０’を形成し、図１１ｂに示されるように、半導体薄膜１２０’をパターニングして半導体層パターン１２０’’を形成する。
（ステップＳ８１２１）
図１１ｃに示されるように、半導体層パターン１２０’’上にゲート電極１１０を形成する。
（ステップＳ８１３１）
図１１ｄに示されるように、半導体層パターン１２０’’のゲート電極１１０に遮蔽されていない部分１２０ａ’（図１１ｃに示す）をイオン注入処理してドープ部１２０ａを形成することで、半導体層１２０を形成する。
例えば、図４ａに示される薄膜トランジスタに対し、該方法は以下のステップＳ８１１２〜ステップＳ８１３２を含む。
（ステップＳ８１１２）
図１１ａに示されるように、半導体薄膜１２０’を形成し、図１１ｂに示されるように、半導体薄膜１２０’をパターニングして半導体層パターン１２０’’を形成する。
（ステップＳ８１２２）
図１１ｃに示されるように、半導体層パターン１２０’’上に遮蔽層１８０を形成する。
（ステップＳ８１３２）
図１１ｄに示されるように、半導体層パターン１２０’’の遮蔽層１８０に遮蔽されていない部分１２０ａ’（図１１ｃに示す）をイオン注入処理してドープ部１２０ａを形成することで、半導体層１２０を形成する。
以上、本発明の実施例による薄膜トランジスタ、アレイ基板及び表示装置、並びに該薄膜トランジスタの製造方法、検査方法では、該薄膜トランジスタが複数のサブ薄膜トランジスタを含み、これらのサブ薄膜トランジスタの活性層パターンが異なる延び方向を有するので、該薄膜トランジスタを用いてこれらのサブ薄膜トランジスタの特性を比較する時に、これらのサブ薄膜トランジスタは重なったチャネル領域を有することから、これらのサブ薄膜トランジスタの特性は活性層パターンの延び方向のみに関連し、そのため、該薄膜トランジスタによってそれに含まれた複数のサブ薄膜トランジスタの特性に関する比較結果の精度が向上できる。
なお、下記（１）〜（３）は注意すべきである。
（１）本発明の実施例の図面は、本発明の実施例に係る構造だけに関し、それ以外の構造については、慣用設計を参照すればよい。
（２）図面における各層の薄膜の厚さや形状は本発明の実施例を模式的に説明するためのものに過ぎず、必ずしも実際のものの寸法比を反映しているとは限らない。
（３）本発明の実施例及び実施例の特徴は矛盾しない限り、組み合わせてもよい。
以上、本発明の例示的な実施形態を説明したが、本発明の保護範囲は、これに限れず、特許請求の範囲によって決められる。
本出願は、２０１６年１月８日に出願された中国専利出願２０１６１００１１７０２．９号に基づく優先権を主張し、上記出願の全ての内容は参照により本明細書に組み込まれた。
１００ 薄膜トランジスタ
１１０ ゲート電極
１２０ 半導体層
１２０ａ ドープ部
１２９ 非ドープ部
１３０ ソース／ドレイン電極

Claims (19)

  1. 薄膜トランジスタであって、
    少なくとも３つのドープ部、及び前記少なくとも３つのドープ部ごとに接続されるとともに連続してなる非ドープ部を含み、前記少なくとも３つのドープ部が互いに間隔を開けて設置されかつ前記非ドープ部の周辺に分布される半導体層と、
    互いに間隔を開けて設置され、かつ前記少なくとも３つのドープ部の各々に電気的に接続された少なくとも３つのソース／ドレイン電極と、
    前記半導体層に垂直な方向において前記非ドープ部と重なるとともに少なくとも前記非ドープ部と前記ドープ部との境界部まで延びるゲート電極と、
    前記半導体層上を覆い、前記半導体層に垂直な方向において前記非ドープ部と重なるとともに前記ドープ部と重ならない遮蔽層と、を含む薄膜トランジスタ。
  2. 前記半導体層が配置される面において、前記半導体層は、中間非ドープ部と、前記中間非ドープ部に隣り合って接続される少なくとも３つの凸部とを含み、互いに隣り合うとともに延び方向が交差する凸部の間には凹部が形成され、
    各凸部は１つの前記ドープ部を含み、
    前記非ドープ部は前記中間非ドープ部を含む、請求項１に記載の薄膜トランジスタ。
  3. 各凸部は前記中間非ドープ部寄りのエッジ非ドープ部をさらに含み、
    前記非ドープ部は前記エッジ非ドープ部をさらに含む、請求項２に記載の薄膜トランジスタ。
  4. 各凸部から前記中間非ドープ部への方向において、前記各凸部に含まれた前記エッジ非ドープ部の寸法が前記非ドープ部の寸法に対する比が１／７以下である、請求項３に記載の薄膜トランジスタ。
  5. 各凸部から前記中間非ドープ部への方向において、前記各凸部に含まれた前記エッジ非ドープ部の寸法が０μｍより大きく１μｍ未満である、請求項３に記載の薄膜トランジスタ。
  6. 隣り合う凸部の互いに近接するエッジが交差する、請求項２〜５のいずれか１項に記載の薄膜トランジスタ。
  7. 前記少なくとも３つの凸部は、それぞれに前記非ドープ部の対向する両側に位置するとともに凸方向が反対する凸部を少なくとも２つ含む、請求項２〜６のいずれか１項に記載の薄膜トランジスタ。
  8. 前記少なくとも３つの凸部は偶数個の凸部を含む、請求項７に記載の薄膜トランジスタ。
  9. 前記半導体層の平面形状はＴ字状、十字状またはＸ字状である、請求項２〜７のいずれか１項に記載の薄膜トランジスタ。
  10. 前記半導体層の材料は多結晶シリコンまたは単結晶シリコンである、請求項１〜９のいずれか１項に記載の薄膜トランジスタ。
  11. 請求項１〜８のいずれか１項に記載の薄膜トランジスタの検査方法であって、
    前記少なくとも３つのドープ部は、第１ドープ部、第２ドープ部及び第３ドープ部を含み、前記第１ドープ部と前記第３ドープ部は、非ドープ部の対向する両側に位置し、前記第２ドープ部は、前記第１ドープ部から前記第３ドープ部への方向において前記第１ドープ部と前記第３ドープ部の間に位置し、
    前記少なくとも３つのソース／ドレイン電極は、前記少なくとも３つのドープ部にそれぞれ電気的に接続され、
    前記方法は、
    前記薄膜トランジスタの前記ゲート電極に第１信号を印加して、前記第１ドープ部と前記第３ドープ部にそれぞれ電気的に接続された２つのソース／ドレイン電極を用いて第１検査結果を取得するステップと、
    前記薄膜トランジスタの前記ゲート電極に第２信号を印加して、前記少なくとも３つのドープ部のうち、前記第１ドープ部以外の２つのドープ部にそれぞれ電気的に接続された２つのソース／ドレイン電極を用いて第２検査結果を取得するステップと、を含む方法。
  12. 前記少なくとも３つのソース／ドレイン電極は、前記第３ドープ部に電気的に接続されたソース電極と、前記第１ドープ部に電気的に接続された第１ドレイン電極と、前記第２ドープ部に電気的に接続された第２ドレイン電極とを含んでおり、前記方法では、前記ソース電極と前記第２ドレイン電極を用いて前記第２検査結果を取得し、または、
    前記少なくとも３つのソース／ドレイン電極は、前記第３ドープ部に電気的に接続されたドレイン電極と、前記第１ドープ部に電気的に接続された第１ソース電極と、前記第２ドープ部に電気的に接続された第２ソース電極とを含んでおり、前記方法では、前記ドレイン電極と前記第２ソース電極を用いて前記第２検査結果を取得する、請求項１１に記載の方法。
  13. 前記少なくとも３つのドープ部は第４ドープ部をさらに含み、前記第２ドープ部と前記第４ドープ部は、前記第１ドープ部から前記第３ドープ部への方向において前記第１ドープ部と前記第３ドープ部の間に位置するとともに前記非ドープ部の対向する別の両側に位置し、
    前記少なくとも３つのソース／ドレイン電極は、第１ソース電極、第１ドレイン電極、第２ソース電極及び第２ドレイン電極を含み、前記第１ソース電極と前記第１ドレイン電極はそれぞれ、前記第１ドープ部と前記第３ドープ部に電気的に接続され、前記第２ソース電極と前記第２ドレイン電極はそれぞれ、前記第２ドープ部と前記第４ドープ部に電気的に接続され、
    前記方法では、前記第２ソース電極と前記第２ドレイン電極を用いて前記第２検査結果を取得する、請求項１１に記載の方法。
  14. 前記第１信号と前記第２信号はいずれも電圧信号を含み、前記第１検査結果と前記第２検査結果はいずれも電流値を含む、請求項１１〜１３のいずれか１項に記載の方法。
  15. 表示領域及び前記表示領域の周辺に設置された非表示領域を含むアレイ基板であって、
    前記非表示領域には検査領域が設置され、前記検査領域には請求項１〜１０のいずれか１項に記載の薄膜トランジスタが少なくとも１つ設置されるアレイ基板。
  16. 前記表示領域にはマトリクス状に配列された複数の表示領域用薄膜トランジスタが設置され、前記表示領域用薄膜トランジスタは前記検査領域における前記薄膜トランジスタの層構造と同様になる、請求項１５に記載のアレイ基板。
  17. 請求項１５または１６に記載のアレイ基板を含む表示装置。
  18. 薄膜トランジスタの製造方法であって、
    少なくとも３つのドープ部、及び前記少なくとも３つのドープ部ごとに接続されるとともに連続してなる非ドープ部を含み、前記少なくとも３つのドープ部が互いに間隔を開けて設置されかつ前記非ドープ部の周辺に分布される半導体層を形成するステップと、
    前記少なくとも３つのドープ部の各々に電気的に接続されかつ互いに間隔を開けて配置される少なくとも３つのソース／ドレイン電極を形成するステップと、
    前記半導体層に垂直な方向において前記非ドープ部と重なるとともに、少なくとも前記非ドープ部と前記ドープ部との境界部まで延びるゲート電極を形成するステップと、
    前記半導体層上を覆うように、前記半導体層に垂直な方向において前記非ドープ部と重なるとともに前記ドープ部と重ならない遮蔽層を形成するステップと、を含む方法。
  19. 半導体薄膜を形成し、前記半導体薄膜をパターニングして半導体層パターンを形成し、前記半導体層パターン上にゲート電極を形成し、前記半導体層パターンの前記ゲート電極により遮蔽されていない部分に対しイオン注入処理を行って前記ドープ部を形成することで、前記半導体層を形成しており、または、
    半導体薄膜を形成し、前記半導体薄膜をパターニングして半導体層パターンを形成し、前記半導体層パターン上に遮蔽層を形成し、前記半導体層パターンの前記遮蔽層により遮蔽されていない部分に対しイオン注入処理を行って前記ドープ部を形成することで、前記半導体層を形成する、請求項１８に記載の方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105576037B (zh) 2016-01-08 2018-11-13 京东方科技集团股份有限公司 薄膜晶体管及其制作和测试方法、阵列基板和显示装置
CN105895639A (zh) * 2016-06-29 2016-08-24 京东方科技集团股份有限公司 阵列基板及其制备方法、显示器件
CN106291306B (zh) * 2016-08-18 2018-11-23 京东方科技集团股份有限公司 薄膜晶体管的特性检测装置和显示设备
US11088138B2 (en) * 2017-11-29 2021-08-10 The Industry & Academic Cooperation In Chungnam National University (Iac) Semiconductor device for testing characteristics of transistors and method for testing semiconductor device
TWI641979B (zh) * 2018-01-15 2018-11-21 友達光電股份有限公司 感測元件以及感測顯示面板
US11217684B2 (en) * 2019-05-19 2022-01-04 Mikro Mesa Technology Co., Ltd. Method for rapidly gathering sub-threshold swing from thin film transistor
CN116031284B (zh) * 2023-02-09 2023-06-16 长鑫存储技术有限公司 半导体结构及其形成方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2752991B2 (ja) * 1988-07-14 1998-05-18 株式会社東芝 半導体装置
JPH0492475A (ja) * 1990-08-08 1992-03-25 Nippon Telegr & Teleph Corp <Ntt> 相補型薄膜トランジスタ
JP3021245B2 (ja) * 1993-08-18 2000-03-15 富士通株式会社 特性専用測定トランジスタ，特性検査方法及び液晶表示パネル
JP3753827B2 (ja) * 1997-01-20 2006-03-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH11167123A (ja) * 1997-09-30 1999-06-22 Sanyo Electric Co Ltd 表示装置
TW515104B (en) * 2000-11-06 2002-12-21 Semiconductor Energy Lab Electro-optical device and method of manufacturing the same
US6716684B1 (en) * 2000-11-13 2004-04-06 Advanced Micro Devices, Inc. Method of making a self-aligned triple gate silicon-on-insulator device
JP2002184995A (ja) * 2000-12-12 2002-06-28 Toshiba Corp 半導体装置の製造方法
JP2002289839A (ja) * 2001-03-26 2002-10-04 Toshiba Corp 半導体装置
JP3583413B2 (ja) * 2001-10-09 2004-11-04 株式会社半導体エネルギー研究所 スイッチ素子、それを用いた表示装置及び半導体装置
US6597043B1 (en) * 2001-11-13 2003-07-22 National Semiconductor Corporation Narrow high performance MOSFET device design
JP3989761B2 (ja) * 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
WO2005074578A2 (en) * 2004-02-02 2005-08-18 Ohio University Semiconductor devices, methods, and systems
US7288800B2 (en) * 2005-01-07 2007-10-30 Texas Instruments Incorporated Versatile system for cross-lateral junction field effect transistor
US7646071B2 (en) * 2006-05-31 2010-01-12 Intel Corporation Asymmetric channel doping for improved memory operation for floating body cell (FBC) memory
CN101677094B (zh) * 2008-09-17 2011-06-29 北京京东方光电科技有限公司 Tft性能测试装置及其制造方法和tft性能测试方法
CN102263131B (zh) * 2010-05-25 2013-05-01 中国科学院微电子研究所 一种半导体器件及其形成方法
TWI532191B (zh) * 2013-12-31 2016-05-01 友達光電股份有限公司 薄膜電晶體結構
CN105576037B (zh) * 2016-01-08 2018-11-13 京东方科技集团股份有限公司 薄膜晶体管及其制作和测试方法、阵列基板和显示装置

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