CN104849930B - 阵列基板及其制作方法以及显示装置 - Google Patents

阵列基板及其制作方法以及显示装置 Download PDF

Info

Publication number
CN104849930B
CN104849930B CN201510293345.5A CN201510293345A CN104849930B CN 104849930 B CN104849930 B CN 104849930B CN 201510293345 A CN201510293345 A CN 201510293345A CN 104849930 B CN104849930 B CN 104849930B
Authority
CN
China
Prior art keywords
data wire
wall
grid
layer
base palte
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510293345.5A
Other languages
English (en)
Other versions
CN104849930A (zh
Inventor
马骏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei Xinsheng Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201510293345.5A priority Critical patent/CN104849930B/zh
Publication of CN104849930A publication Critical patent/CN104849930A/zh
Priority to US15/036,939 priority patent/US9773822B2/en
Priority to PCT/CN2015/097048 priority patent/WO2016192366A1/en
Priority to EP15858105.8A priority patent/EP3304190A4/en
Application granted granted Critical
Publication of CN104849930B publication Critical patent/CN104849930B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes

Abstract

本发明涉及一种阵列基板及其制作方法以及显示装置，该阵列基板包括：设置于基底之上的栅线、公共电极线和数据线；设置于公共电极线与数据线的重叠区域，且位于公共电极线和数据线之间的第一间隔层，第一间隔层在数据线的宽度方向上向至少一侧延伸预设长度；和/或设置于栅线与数据线的重叠区域，且位于栅线和所述数据线之间的第二间隔层，第二间隔层在数据线的宽度方向上向至少一侧延伸预设长度。通过设置第一间隔层和/或第二间隔层，可以在对数据线金属层进行曝光时，降低公共电极层金属和/或栅线层金属与数据线层金属对光反射率不同造成的数据线线宽差异，从而提高数据线线宽均匀性，减小数据线发生断路的风险，提高产品良率。

Description

阵列基板及其制作方法以及显示装置
技术领域
本发明涉及显示技术领域，具体而言，涉及一种阵列基板、一种显示装置和一种阵列基板制作方法。
背景技术
TFT(薄膜场效应晶体管)驱动显示装置是目前显示领域的主流技术。薄膜场效应晶体管显示器通常包括彩膜基板和TFT阵列基板，TFT阵列基板包括多个像素单元，每个像素单元对应一个TFT。在TFT栅极上施加一定的电压时，当栅极电压达到阈值电压后，沟道开启(即有源层开启)，从而导通源极和漏极，数据线中的信号通过源极传输至漏极，进而对与漏极电连接的像素电极进行控制。像素电极和公共电极之间的电压差驱动液晶分子产生不同的旋转角度实现不同的光透过强度，从而显示不同画面。因此TFT是否正常工作直接导致像素单元的显示效果。
其中，在数据线与扫描线(栅线)、数据线与公共电极线跨接处，由于不同的金属层对光反射强度的差异，在经过掩膜板曝光后，跨接处的数据线线宽与未跨接处出现差异。对于窄线宽设计产品，跨接处线宽变小会增加数据线发生断路风险，如图1所示，由于数据线4和公共电极线3所采用的金属材料不同，在经过掩模板曝光后，在跨接处所形成的数据线4相对于其他位置的数据线4较窄，断路风险较大。
现有技术中采用在掩膜板上提高跨接处线宽的设计，但是该方法会增加数据线与公共电极线或数据线与扫描线之间的耦合电容，例如图2所示，在跨接处所形成的数据线4相对于其他位置的数据线4较宽，增大了数据线4与公共电极线3的耦合电容，仍旧会产生不良影响。
发明内容
本发明所要解决的技术问题是，如何避免在形成数据线时，数据线与其他布线重叠(跨接)处产生的线宽差异。
为此目的，本发明提出了一种阵列基板，包括：
基底；
设置于所述基底之上的栅线、公共电极线和数据线；
设置于所述公共电极线与所述数据线的第一重叠区域，且位于所述公共电极线和所述数据线之间的第一间隔层，所述第一间隔层在所述数据线的宽度方向上向至少一侧延伸预设长度；
和/或
设置于所述栅线与所述数据线的第二重叠区域，且位于所述栅线和所述数据线之间的第二间隔层，所述第二重叠区域的第二间隔层在所述数据线的宽度方向上向至少一侧延伸预设长度。
优选地，所述第一间隔层在所述数据线的宽度方向上向两侧延伸预设长度；和/或
所述第二重叠区域的第二间隔层在所述数据线的宽度方向上向两侧延伸预设长度。
优选地，所述第一间隔层在所述数据线的长度方向上向至少一侧延伸预设长度；和/或
所述第二重叠区域的第二间隔层在所述数据线的长度方向上向至少一侧延伸预设长度。
优选地，所述第一间隔层在所述数据线的长度方向上向两侧延伸预设长度；和/或
所述第二重叠区域的第二间隔层在所述数据线的长度方向上向两侧延伸预设长度。
优选地，还包括：
设置于所述基底之上的栅极，
所述第二间隔层还设置于所述栅极与所述数据线的第三重叠区域，且位于所述栅极和所述数据线之间，
所述第三重叠区域的第二间隔层在所述数据线的宽度方向上向至少一侧延伸预设长度。
优选地，所述第三重叠区域的第二间隔层在所述数据线的宽度方向上向两侧延伸预设长度。
优选地，所述第三重叠区域的第二间隔层在所述数据线的长度方向上向至少一侧延伸预设长度。
优选地，所述第三重叠区域的第二间隔层在所述数据线的长度方向上向两侧延伸预设长度。
优选地，还包括：
设置于所述栅极之上的有源层，
其中，所述第一间隔层和/或第二间隔层与所述有源层处于同一层，且所述第二间隔层与所述有源层相连。
优选地，还包括：
设置在所述有源层之上的欧姆接触层；
设置在所述欧姆接触层之上的源极和漏极；
设置在所述源极和漏极之上的钝化层；
设置在所述钝化层之上的像素电极，
其中，所述像素电极通过所述钝化层中的过孔与所述漏极电连接。
本发明还提出了一种显示装置，包括上述任一项所述的阵列基板。
本发明还提出了一种阵列基板制作方法，包括：
在基底上形成栅线和公共电极线；
在所述栅线上形成半导体层；
对所述半导体层进行处理，以在所述公共电极线上形成第一间隔层，所述第一间隔层在待形成的数据线的宽度方向上向至少一侧延伸预设长度，
和/或在所述栅线上形成第二间隔层，所述第二间隔层在待形成的数据线的宽度方向上向至少一侧延伸预设长度；
形成数据线，以使所述数据线在所述第一间隔层处与所述公共电极线重叠，和/或在所述第二间隔层处与所述栅线重叠。
优选地，在形成所述栅线时，在所述基底上形成栅极，
所述对所述半导体层进行处理还包括：
在所述栅极之上形成在所述数据线的宽度方向上向至少一侧延伸预设长度的第二间隔层，
所述形成数据线还包括：
使所述数据线在所述第二间隔层处与所述栅极重叠。
优选地，所述对所述半导体层进行处理还包括：
在所述栅极之上形成有源层，使所述有源层与所述第二间隔层相连。
优选地，还包括：
在所述有源层之上形成欧姆接触层；
在所述欧姆接触层之上形成源极和漏极；
在所述源极和漏极之上形成钝化层；
在所述钝化层中形成过孔；
在所述钝化层之上形成像素电极，使所述像素电极通过所述过孔与所述漏极电连接。
优选地，所述对所述半导体层进行处理包括：
对所述半导体层进行蚀刻。
根据上述技术方案，通过设置第一间隔层和/或第二间隔层，可以增加重叠部分公共电极线与数据线的间距，和/或重叠部分栅线与数据线的间距。通过增加上述间距可以在对数据线金属层进行曝光时，降低公共电极层金属和/或栅线层金属与数据线层金属对光反射率不同造成的数据线线宽，从而大大提高数据线线宽均匀性，减小窄线宽设计产品数据线发生Open(断路)的风险，提高产品良率。
附图说明
通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：
图1示出了现有技术中一种阵列基板的结构示意图；
图2示出了现有技术中另一种阵列基板的结构示意图；
图3示出了根据本发明一个实施例的阵列基板的结构示意图；
图4示出了图3中的阵列基板沿AA’的截面示意图；
图5示出了图3中的阵列基板沿BB’的截面示意图；
图6示出了图3中的阵列基板沿CC’的截面示意图；
图7示出了根据本发明又一个实施例的阵列基板的结构示意图；
图8示出了图7中的阵列基板沿DD’的截面示意图；
图9示出了图7中的阵列基板沿EE’的截面示意图；
图10示出了根据本发明一个实施例的阵列基板制作方法的示意流程图。
附图标号说明：
1-基底；2-栅极；3-公共电极线；4-数据线；5-栅线；6-有源层；7-欧姆接触层；8-源极；9-漏极；10-第一间隔层；11-钝化层；12-像素电极；13-栅绝缘层；20-第二间隔层。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
实施例一
如图3所示，根据本发明一个实施例的阵列基板，包括：
基底1；
设置于基底之上的栅线5、公共电极线3和数据线4；
设置于公共电极线3与数据线4的第一重叠区域，且位于公共电极线3和数据线4之间的第一间隔层10，第一间隔层10在数据线4的宽度方向上向至少一侧延伸预设长度；
和/或
设置于栅线5与数据线4的第二重叠区域，且位于栅线和5数据线4之间的第二间隔层20，第二重叠区域的第二间隔层20在数据线4的宽度方向上向至少一侧延伸预设长度。
第一间隔层10可以增加第一重叠区域的公共电极线3与数据线4的间距，具体如图5所示，在第一重叠区域公共电极线3与数据线4没有直接接触，两者的间距为第一间隔层10的厚度。通过增加公共电极线3与数据线4的第一重叠区域的间距，可以在形成数据线4过程中，对数据线层金属进行曝光时，降低公共电极层金属和数据线层金属对光反射率不同造成的数据线4线宽差异，从而大大提高数据线4线宽均匀性，减小数据线4在与公共电极线3重叠位置发生断路的风险，提高产品良率。
并且，通过设置第一间隔层10在数据线4的宽度方向上向至少一侧延伸预设长度，可以保证数据线4和公共电极线3在第一重叠区域的边缘也不存在直接对应的部分，并降低第一重叠区域附近的公共电极层金属对数据线层金属曝光造成的影响。从而进一步降低在第一重叠区域的数据线4的线宽与其他区域的数据线4的线宽的差异。
第二间隔层20可以增加第二重叠区域的栅线5与数据线4的间距，具体如图6所示，在第二重叠区域栅线5与数据线4没有直接接触，两者的间距为第二间隔层20的厚度。通过增加栅线5与数据线4的第二重叠区域的间距，可以在形成数据线4的过程中，对数据线层金属曝光时，降低栅线金属层和数据线层金属对光反射率不同造成的数据线4线宽差异。从而大大提高数据线4线宽均匀性，减小数据线4在与栅线5重叠位置发生断路的风险，提高产品良率。
另外，通过设置第二重叠区域的第二间隔层20在数据线4的宽度方向上向至少一侧延伸预设长度，保证数据线4和栅线5在第二重叠区域的边缘也不存在直接对应的部分，并降低第二重叠区域附近的栅线金属层对数据线层金属曝光造成的影响。从而进一步降低在第二重叠区域的数据线4的线宽与其他区域的数据线4的线宽的差异。
优选地，第一间隔层10在数据线4的宽度方向上向两侧延伸预设长度；和/或
第二重叠区域的第二间隔层20在数据线4的宽度方向上向两侧延伸预设长度。可以保证数据线4和公共电极线3在第一重叠区域沿数据线4宽度方向两侧的边缘都不存在直接对应的部分，以及数据线4和栅线5在第二重叠区域沿数据线4宽度方向两侧的边缘都不存在直接对应的部分，进一步降低在第一重叠区域和第二重叠区域的数据线4的线宽与其他区域的数据线4的线宽的差异。
优选地，第一间隔层10在数据线4的长度方向上向至少一侧延伸预设长度；和/或
第二重叠区域的第二间隔层20在数据线4的长度方向上向至少一侧延伸预设长度。
优选地，第一间隔层10在数据线4的长度方向上向两侧延伸预设长度；和/或
第二重叠区域的第二间隔层20在数据线4的长度方向上向两侧延伸预设长度。
可以保证数据线4和公共电极线3在第一重叠区域沿数据线4长度方向两侧的边缘都不存在直接对应的部分，以及数据线4和栅线5在第二重叠区域沿数据线4长度方向两侧的边缘都不存在直接对应的部分，并降低第一重叠区域附近的公共电极层金属对数据线层金属曝光造成的影响，进一步降低在第一重叠区域和第二重叠区域的数据线4的线宽与其他区域的数据线4的线宽的差异。
实施例二
如图7所示，优选地，根据本发明又一个实施例阵列基板还包括：
设置于基底1之上的栅极2，
第二间隔层20还设置于栅极2与数据线4的第三重叠区域，且位于栅极2和数据线4之间，
第三重叠区域的第二间隔层20在数据线4的宽度方向上向至少一侧延伸预设长度。
比较图7和图3可知，实施例二中的栅极2与数据线4存在重叠区域，直观表现为图7中的栅极2比图3中的栅极2大，不仅位于有源层6之下，还位于数据线4之下，具体截面图如图9所示。
由于阵列基板中的多个像素区域是由多条栅线5和多条数据线4界定出来的，而在每个像素中，驱动晶体管仅占很小的一部分区域。
在实施例一中，如图4所示，数据线4与驱动晶体管没有直接相连的部分，仅有间接相连的部分，即从数据线4引出的源极8搭接到驱动晶体管的有源层6。然而数据线4本身并不与驱动晶体管相连，源极8为了搭接到有源层6上，需要先上升到与有源层6相同的高度，即从数据线4延伸向驱动晶体管时需要先上升等同于栅绝缘层13厚度的高度，然后在栅绝缘层13上延伸一段距离之后，再上升等同于有源层6和欧姆接触层7厚度之和的高度，最终搭接到欧姆接触层7上。两次上升的高度较大，容易导致形成的有源层6在上升处发生断路。
根据实施例二，如图8所示，由于栅极2与数据线4存在重叠区域，而栅极2之上设置有栅绝缘层13，所以引出源极8的一段数据线4即位于栅绝缘层13之上，与有源层6处于相同高度，因此从该段数据线4引出的源极8在延伸到有源层6的过程中，无需再上升等同于栅绝缘层13厚度的高度，降低了断路风险，提高了产品良率。
第二间隔层20也可以增加第三重叠区域的栅极2与数据线4的间距，具体如图9所示，在第三重叠区域栅极2与数据线4没有直接接触，两者的间距为第二间隔层20的厚度。通过增加栅极2与数据线4的第三重叠区域的间距，可以在形成数据线4的过程中，对数据线层金属曝光时，降低栅极金属层(和栅线金属层处于同一层)和数据线层金属对光反射率不同造成的数据线4线宽差异。从而大大提高数据线4线宽均匀性，减小数据线4在与栅极2重叠位置发生断路的风险，提高产品良率。
另外，通过设置第三重叠区域的第二间隔层20在数据线4的宽度方向上向至少一侧延伸预设长度，保证数据线4和栅极2在第三重叠区域的边缘也不存在直接对应的部分，降低第三重叠区域附近的栅极金属层对数据线层金属曝光造成的影响。从而进一步降低在第三重叠区域的数据线4的线宽与其他区域的数据线4的线宽的差异。
优选地，第三重叠区域的第二间隔层20在数据线4的宽度方向上向两侧延伸预设长度。
第三重叠区域的第二间隔层20在数据线4的宽度方向上向两侧延伸预设长度。可以保证数据线4和栅极2在第三重叠区域沿数据线4宽度方向两侧的边缘都不存在直接对应的部分，进一步降低在第一重叠区域和第二重叠区域的数据线4的线宽与其他区域的数据线4的线宽的差异。
优选地，第三重叠区域的第二间隔层20在数据线4的长度方向上向至少一侧延伸预设长度。
优选地，第三重叠区域的第二间隔层20在数据线4的长度方向上向两侧延伸预设长度。
可以保证数据线4和栅极2在第三重叠区域沿数据线4长度方向两侧的边缘都不存在直接对应的部分，进一步降低在第三重叠区域的数据线4的线宽与其他区域的数据线4的线宽的差异。
优选地，还包括：
设置于栅极2之上的有源层6，
其中，第一间隔层10和/或第二间隔层20与有源层6处于同一层，且第二间隔层20与有源层6相连。
将有源层6与第一间隔层10和/或第二间隔层20设置在同一层，有利于简化工艺和降低成本。
并且由于第二间隔层20与有源层6相连，所以引出源极8的一段数据线4位于第二间隔层20之上，等同于位于有源层6之上，与欧姆接触层7处于相同高度，因此从该段数据线4引出的源极8在延伸到有源层6的过程中，无需再上升等同于有源层6厚度的高度，只需上升等同于欧姆接触层7厚度的高度，而欧姆接触层7一般是有源层6表面的一层薄膜，实际高度很低，因此可以极大减少源极8的上升高度，极大地降低断路风险，大幅度提高产品良率。
如图4和图8所示，优选地，还包括：
设置在有源层6之上的欧姆接触层7；
设置在欧姆接触层7之上的源极8和漏极9；
设置在源极8和漏极9之上的钝化层11；
设置在钝化层之上的像素电极12，
其中，像素电极12通过钝化层11中的过孔与漏极9电连接。通过过孔实现像素电极12与漏极9的电连接，结构简单，易于实现。
本发明还提出了一种显示装置，包括上述任一项的阵列基板。
需要说明的是，本实施例中的显示装置可以为：电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本发明还提出了一种阵列基板制作方法，包括：
S1，在基底1上形成栅线5和公共电极线3；
S2，在栅线5上形成半导体层；
S3，对半导体层进行处理，以在公共电极线3上形成第一间隔层10，，第一间隔层10在待形成的数据线4的宽度方向上向至少一侧延伸预设长度，和/或在栅线5上形成第二间隔层20，第二间隔层20在待形成的数据线4的宽度方向上向至少一侧延伸预设长度；
S4，形成数据线4，以使数据线4在第一间隔层10处与公共电极线3重叠，和/或在第二间隔层20处与栅线5重叠。
优选地，在形成栅线5时，在基底1上形成栅极2，
对半导体层进行处理还包括：
在栅极2之上形成在数据线4的宽度方向上向至少一侧延伸预设长度的第二间隔层20，
形成数据线4还包括：
使数据线4在第二间隔层20处与栅极2重叠。
优选地，对半导体层进行处理还包括：
在栅极2之上形成有源层6，使有源层6与第二间隔层20相连。
优选地，还包括：
在有源层6之上形成欧姆接触层7；
在欧姆接触层7之上形成源极8和漏极9；
在源极8和漏极9之上形成钝化层11；
在钝化层11中形成过孔；
在钝化层11之上形成像素电极12，使像素电极12通过过孔与漏极9电连接。
其中，上述流程所采用的形成工艺例如可包括：沉积、溅射等成膜工艺和刻蚀等构图工艺。
以上结合附图详细说明了本发明的技术方案，考虑到现有技术中，难以保证形成数据线的线宽均匀性。通过本申请的技术方案，可以通过第一间隔层增加公共电极线与数据线重叠部分的金属间距，该距离的增加可以降低在对数据线金属层进行曝光时，公共电极层金属和数据线层金属对光反射率不同造成的数据线线宽，从而大大提高数据线线宽均匀性，减小窄线宽设计产品数据线发生断路的风险，提高产品良率。
需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间惟一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。
在本发明中，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“多个”指两个或两个以上，除非另有明确的限定。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种阵列基板，其特征在于，包括：
基底；
设置于所述基底之上的栅极、栅线、公共电极线和数据线；
设置于所述栅线与所述数据线的第二重叠区域，且位于所述栅线和所述数据线之间的第二间隔层，所述第二重叠区域的第二间隔层在所述数据线的宽度方向上向至少一侧延伸预设长度；
其中，所述第二间隔层还设置于所述栅极与所述数据线的第三重叠区域，且位于所述栅极和所述数据线之间，所述第三重叠区域的第二间隔层在所述数据线的宽度方向上向至少一侧延伸预设长度。
2.根据权利要求1所述的阵列基板，其特征在于，
所述第二重叠区域的第二间隔层在所述数据线的宽度方向上向两侧延伸预设长度。
3.根据权利要求1所述的阵列基板，其特征在于，
所述第二重叠区域的第二间隔层在所述数据线的长度方向上向至少一侧延伸预设长度。
4.根据权利要求3所述的阵列基板，其特征在于，
所述第二重叠区域的第二间隔层在所述数据线的长度方向上向两侧延伸预设长度。
5.根据权利要求1所述的阵列基板，其特征在于，所述第三重叠区域的第二间隔层在所述数据线的宽度方向上向两侧延伸预设长度。
6.根据权利要求1所述的阵列基板，其特征在于，所述第三重叠区域的第二间隔层在所述数据线的长度方向上向至少一侧延伸预设长度。
7.根据权利要求6所述的阵列基板，其特征在于，所述第三重叠区域的第二间隔层在所述数据线的长度方向上向两侧延伸预设长度。
8.根据权利要求1所述的阵列基板，其特征在于，还包括：
设置于所述栅极之上的有源层，
其中，所述第二间隔层与所述有源层处于同一层，且所述第二间隔层与所述有源层相连。
9.根据权利要求8所述的阵列基板，其特征在于，还包括：
设置在所述有源层之上的欧姆接触层；
设置在所述欧姆接触层之上的源极和漏极；
设置在所述源极和漏极之上的钝化层；
设置在所述钝化层之上的像素电极，
其中，所述像素电极通过所述钝化层中的过孔与所述漏极电连接。
10.一种显示装置，其特征在于，包括权利要求1至9中任一项所述的阵列基板。
11.一种阵列基板制作方法，其特征在于，包括：
在基底上形成栅极、栅线和公共电极线；
在所述栅极和栅线上形成半导体层；
对所述半导体层进行处理，以在所述栅线和栅极上形成第二间隔层，所述栅线和栅极上的第二间隔层在待形成的数据线的宽度方向上向至少一侧延伸预设长度；
形成数据线，以使所述数据线在所述第二间隔层处与所述栅线和栅极重叠。
12.根据权利要求11所述的阵列基板制作方法，其特征在于，所述对所述半导体层进行处理还包括：
在所述栅极之上形成有源层，使所述有源层与所述第二间隔层相连。
13.根据权利要求12所述的阵列基板制作方法，其特征在于，还包括：
在所述有源层之上形成欧姆接触层；
在所述欧姆接触层之上形成源极和漏极；
在所述源极和漏极之上形成钝化层；
在所述钝化层中形成过孔；
在所述钝化层之上形成像素电极，使所述像素电极通过所述过孔与所述漏极电连接。
14.根据权利要求11至13中任一项所述的阵列基板制作方法，其特征在于，所述对所述半导体层进行处理包括：
对所述半导体层进行蚀刻。
CN201510293345.5A 2015-05-29 2015-05-29 阵列基板及其制作方法以及显示装置 Active CN104849930B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201510293345.5A CN104849930B (zh) 2015-05-29 2015-05-29 阵列基板及其制作方法以及显示装置
US15/036,939 US9773822B2 (en) 2015-05-29 2015-12-10 Array substrate, display device having the same, and manufacturing method thereof
PCT/CN2015/097048 WO2016192366A1 (en) 2015-05-29 2015-12-10 Array substrate, display device having the same, and manufacturing method thereof
EP15858105.8A EP3304190A4 (en) 2015-05-29 2015-12-10 Array substrate, display device having the same, and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510293345.5A CN104849930B (zh) 2015-05-29 2015-05-29 阵列基板及其制作方法以及显示装置

Publications (2)

Publication Number Publication Date
CN104849930A CN104849930A (zh) 2015-08-19
CN104849930B true CN104849930B (zh) 2017-10-13

Family

ID=53849686

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510293345.5A Active CN104849930B (zh) 2015-05-29 2015-05-29 阵列基板及其制作方法以及显示装置

Country Status (4)

Country Link
US (1) US9773822B2 (zh)
EP (1) EP3304190A4 (zh)
CN (1) CN104849930B (zh)
WO (1) WO2016192366A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104849930B (zh) * 2015-05-29 2017-10-13 合肥鑫晟光电科技有限公司 阵列基板及其制作方法以及显示装置
CN109270745B (zh) * 2018-10-08 2020-11-24 惠科股份有限公司 一种显示面板和显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100508000B1 (ko) * 2002-08-27 2005-08-17 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR100497569B1 (ko) * 2002-10-04 2005-06-28 엘지.필립스 엘시디 주식회사 횡전계방식 액정표시장치용 어레이기판
JP4468326B2 (ja) 2006-04-27 2010-05-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN101140938B (zh) * 2006-09-07 2010-05-12 中华映管股份有限公司 薄膜晶体管阵列基板及其制造方法
TWI366726B (en) * 2008-09-22 2012-06-21 Au Optronics Corp Pixel structure, display panel, electrical device and manufacturing method thereof
WO2011043217A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the same
CN102629573B (zh) * 2011-07-11 2014-03-12 北京京东方光电科技有限公司 一种薄膜晶体管液晶显示器阵列基板及制作方法
US20130106679A1 (en) * 2011-11-02 2013-05-02 Shenzhen China Star Optoelectronics Technology Co., Ltd. Lcd panel and method of manufacturing the same
CN104345511B (zh) * 2014-09-30 2017-09-15 南京中电熊猫液晶显示科技有限公司 像素结构及其制造方法、显示面板
CN104849930B (zh) 2015-05-29 2017-10-13 合肥鑫晟光电科技有限公司 阵列基板及其制作方法以及显示装置

Also Published As

Publication number Publication date
US20170104006A1 (en) 2017-04-13
US9773822B2 (en) 2017-09-26
EP3304190A1 (en) 2018-04-11
CN104849930A (zh) 2015-08-19
EP3304190A4 (en) 2018-12-05
WO2016192366A1 (en) 2016-12-08

Similar Documents

Publication Publication Date Title
CN104777653B (zh) 阵列基板、液晶显示面板和液晶显示装置
CN1573453B (zh) 显示装置及其制造方法
CN105116642B (zh) 阵列基板及其制作方法、显示装置
CN107015403A (zh) 阵列基板
US20010046027A1 (en) Liquid crystal display having stripe-shaped common electrodes formed above plate-shaped pixel electrodes
EP3088951B1 (en) Array substrate, preparation method thereof, motherboard comprising array substrate and display apparatus
CN104483788B (zh) 像素结构及其制造方法、阵列基板、显示面板和显示装置
CN106292084A (zh) 像素结构及其制作方法
US20170336681A1 (en) Pixel structure and manufacturing method thereof, array substrate and display panel
CN105319792B (zh) 阵列基板及液晶显示面板
CN105404062A (zh) 阵列基板和显示装置
US20210376046A1 (en) Display Substrate and Manufacturing Method Thereof, and Display Apparatus
CN104409462A (zh) 阵列基板及其制造方法、显示装置
JP2019510246A (ja) アレイ基板及び表示装置
CN103235456B (zh) 阵列基板及其制造方法和显示装置
CN104849930B (zh) 阵列基板及其制作方法以及显示装置
CN111258140A (zh) 一种显示基板、显示面板及显示装置
EP2784575B1 (en) Manufacturing method for electronic paper active substrate
CN204905257U (zh) 阵列基板、显示装置
CN104201178B (zh) 阵列基板及其制备方法、显示装置
CN105870132A (zh) Tft阵列基板及其制作方法
CN109143696A (zh) 一种像素结构及显示装置
CN106098709B (zh) 阵列基板、显示装置
CN104049428B (zh) 一种阵列基板及其制作方法和显示装置
CN104882453B (zh) 阵列基板及其制作方法、显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant