JP2002184995A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002184995A JP2002184995A JP2000378100A JP2000378100A JP2002184995A JP 2002184995 A JP2002184995 A JP 2002184995A JP 2000378100 A JP2000378100 A JP 2000378100A JP 2000378100 A JP2000378100 A JP 2000378100A JP 2002184995 A JP2002184995 A JP 2002184995A
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Abstract
(57)【要約】
【課題】 製造時間を短縮可能で且つ製造歩留まりの高
い半導体装置の製造方法を提供する。 【解決手段】 基板上に半導体層を形成し、半導体層に
イオンをドーピングし、イオンがドーピングした半導体
層を加熱して、イオンを活性化し、活性化の後、半導体
層を水素化する。活性化は、トランスファチャンバ20を
介して複数のチャンバを接続した処理装置の第１チャン
バ15，16，17，18内で行い、水素化は処理装置の第２チ
ャンバ21内で行う。
い半導体装置の製造方法を提供する。 【解決手段】 基板上に半導体層を形成し、半導体層に
イオンをドーピングし、イオンがドーピングした半導体
層を加熱して、イオンを活性化し、活性化の後、半導体
層を水素化する。活性化は、トランスファチャンバ20を
介して複数のチャンバを接続した処理装置の第１チャン
バ15，16，17，18内で行い、水素化は処理装置の第２チ
ャンバ21内で行う。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置など
に用いられる半導体装置の製造方法に関する。
に用いられる半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の中で、例えば薄膜トランジ
スタは、多結晶シリコンなどの半導体層にチャネル領
域、ソース領域、及びドレイン領域を有しており、この
ソース領域及びドレイン領域にはIII族もしくはＶ族の
元素を主とするイオンがドーピングされている。そし
て、このドーピングされたイオンは熱により活性化され
る必要があるが、従来は、イオンドーピング工程の後、
洗浄を行い、活性化用の炉に被処理基板を移して活性化
を行っていた。そして、活性化の後に、半導体層内に存
存するダングリングボンドを終端するための水素化工程
が必要なのだが、この水素化工程は通常プラズマＣＶＤ
(Chemical Vapor Deposition)装置で行うため、被処理
基板を活性化用の炉から一旦外部に出し、ＡＧＶ(Autom
ated Guided Vehicle)等で被処理基板をプラズマＣＶＤ
装置に移動して水素化を行っていた。
スタは、多結晶シリコンなどの半導体層にチャネル領
域、ソース領域、及びドレイン領域を有しており、この
ソース領域及びドレイン領域にはIII族もしくはＶ族の
元素を主とするイオンがドーピングされている。そし
て、このドーピングされたイオンは熱により活性化され
る必要があるが、従来は、イオンドーピング工程の後、
洗浄を行い、活性化用の炉に被処理基板を移して活性化
を行っていた。そして、活性化の後に、半導体層内に存
存するダングリングボンドを終端するための水素化工程
が必要なのだが、この水素化工程は通常プラズマＣＶＤ
(Chemical Vapor Deposition)装置で行うため、被処理
基板を活性化用の炉から一旦外部に出し、ＡＧＶ(Autom
ated Guided Vehicle)等で被処理基板をプラズマＣＶＤ
装置に移動して水素化を行っていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た半導体装置の製造方法においては、活性化用の炉から
被処置基板が大気に晒されてプラズマＣＶＤ装置に移動
していたため、移動中にパーティクルなどが付着する可
能性があり、このパーティクルによる不良のために製造
歩留まりを上げることが困難であった。
た半導体装置の製造方法においては、活性化用の炉から
被処置基板が大気に晒されてプラズマＣＶＤ装置に移動
していたため、移動中にパーティクルなどが付着する可
能性があり、このパーティクルによる不良のために製造
歩留まりを上げることが困難であった。
【０００４】また、活性化されてから水素化までの間に
時間がかかりその間に被処理基板の温度が下がってしま
うため、水素化を開始する時には再度基板温度を上げる
時間が必要となり、製造時間を長く取らざるを得なかっ
た。
時間がかかりその間に被処理基板の温度が下がってしま
うため、水素化を開始する時には再度基板温度を上げる
時間が必要となり、製造時間を長く取らざるを得なかっ
た。
【０００５】本発明は、上記課題に鑑みなされたもの
で、製造時間を短縮可能で製造歩留まりのよい半導体装
置の製造方法を提供することを目的とする。
で、製造時間を短縮可能で製造歩留まりのよい半導体装
置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、基板上に半導
体層を形成する工程と、半導体層にイオンをドーピング
する工程と、イオンがドーピングされた半導体層を加熱
して、イオンを活性化する工程と、活性化する工程の
後、半導体層を水素化する工程と、を有する半導体装置
の製造方法において、活性化する工程は、トランスファ
チャンバを介して複数のチャンバが接続された処理装置
の第１チャンバ内で行われ、水素化する工程は、処理装
置の第２チャンバ内で行われることを特徴とする半導体
装置の製造方法である。
体層を形成する工程と、半導体層にイオンをドーピング
する工程と、イオンがドーピングされた半導体層を加熱
して、イオンを活性化する工程と、活性化する工程の
後、半導体層を水素化する工程と、を有する半導体装置
の製造方法において、活性化する工程は、トランスファ
チャンバを介して複数のチャンバが接続された処理装置
の第１チャンバ内で行われ、水素化する工程は、処理装
置の第２チャンバ内で行われることを特徴とする半導体
装置の製造方法である。
【０００７】
【発明の実施の形態】以下に本発明の実施の形態を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【０００８】図１は、本実施の形態で用いられる処理装
置としてのプラズマＣＶＤ装置であり、図２はこのプラ
ズマＣＶＤ装置内の加熱チャンバ21の構造を詳しく示し
たものである。
置としてのプラズマＣＶＤ装置であり、図２はこのプラ
ズマＣＶＤ装置内の加熱チャンバ21の構造を詳しく示し
たものである。
【０００９】まず、プラズマＣＶＤ装置の説明を行う。
プラズマＣＶＤ装置は、ガラス基板などの被処理基板が
複数枚載置されるカセットステーション11と、このカセ
ットステーション11に対して９０°ずれた位置に連結し
て配置された洗浄室14と、カセットステーション11に対
向する位置に連結して配置されたロードロック室12，13
とを有し、さらに、このロードロック室12，13に接続さ
れたトランスファチャンバ20を介し複数のチャンバが接
続されている。この複数のチャンバは、第１チャンバと
して被処理基板加熱用の加熱チャンバ21と、第２チャン
バとして実際にプラズマ処理により水素化及び成膜等を
行うための４つのプロセスチャンバ15，16，17，18とで
構成されている。
プラズマＣＶＤ装置は、ガラス基板などの被処理基板が
複数枚載置されるカセットステーション11と、このカセ
ットステーション11に対して９０°ずれた位置に連結し
て配置された洗浄室14と、カセットステーション11に対
向する位置に連結して配置されたロードロック室12，13
とを有し、さらに、このロードロック室12，13に接続さ
れたトランスファチャンバ20を介し複数のチャンバが接
続されている。この複数のチャンバは、第１チャンバと
して被処理基板加熱用の加熱チャンバ21と、第２チャン
バとして実際にプラズマ処理により水素化及び成膜等を
行うための４つのプロセスチャンバ15，16，17，18とで
構成されている。
【００１０】また、加熱チャンバ21は、図２に示すよう
に、内部に被処理基板が設置される略直方体状の加熱空
間22を有しており、この加熱空間22の一側面には、開閉
可能なゲートバルブ23が取り付けられている。このゲー
トバルブ23の内側面には、反射板としてリフレクタ24が
取り付けられており、また、加熱空間22内には複数の水
冷ブロック25が取り付けられている。さらに、加熱空間
22には、上下方向に沿って離間された状態で例えば７校
のホットプレート４がそれぞれ水平に配置されている。
に、内部に被処理基板が設置される略直方体状の加熱空
間22を有しており、この加熱空間22の一側面には、開閉
可能なゲートバルブ23が取り付けられている。このゲー
トバルブ23の内側面には、反射板としてリフレクタ24が
取り付けられており、また、加熱空間22内には複数の水
冷ブロック25が取り付けられている。さらに、加熱空間
22には、上下方向に沿って離間された状態で例えば７校
のホットプレート４がそれぞれ水平に配置されている。
【００１１】次に、本実施の形態における半導体装置と
しての薄膜トランジスタの構造を図３を用いて説明す
る。
しての薄膜トランジスタの構造を図３を用いて説明す
る。
【００１２】ガラス基板100上にアンダーコート層101が
形成され、このアンダーコート層101上に薄膜トランジ
スタが形成されている。
形成され、このアンダーコート層101上に薄膜トランジ
スタが形成されている。
【００１３】薄膜トランジスタの構成は、まず、島状の
半導体層102がアンダーコート層101上に形成されてお
り、さらにこの半導体層102を覆ってゲート絶縁膜103が
形成されている。さらに、ゲート絶縁膜103を介して半
導体層102と対向する位置にゲート電極104が形成されて
いる。さらに、このゲート電極104を覆って層間絶縁膜1
05が形成されており、この層間絶縁膜105及びゲート絶
縁膜103にはコンタクトホールが設けられている。そし
て、このコンタクトホールを介してソース電極106S及び
ドレイン電極106Dが半導体層102にコンタクトしてい
る。なお、ソース電極106S及びドレイン電極106Dがコン
タクトしている半導体層102の領域はリンが高濃度にド
ーピングされたソース領域102S及びドレイン領域102Dで
あり、このソース領域102S及びドレイン領域102Dに挟ま
れた半導体層102の領域はチヤネル領域102Cとなる。
半導体層102がアンダーコート層101上に形成されてお
り、さらにこの半導体層102を覆ってゲート絶縁膜103が
形成されている。さらに、ゲート絶縁膜103を介して半
導体層102と対向する位置にゲート電極104が形成されて
いる。さらに、このゲート電極104を覆って層間絶縁膜1
05が形成されており、この層間絶縁膜105及びゲート絶
縁膜103にはコンタクトホールが設けられている。そし
て、このコンタクトホールを介してソース電極106S及び
ドレイン電極106Dが半導体層102にコンタクトしてい
る。なお、ソース電極106S及びドレイン電極106Dがコン
タクトしている半導体層102の領域はリンが高濃度にド
ーピングされたソース領域102S及びドレイン領域102Dで
あり、このソース領域102S及びドレイン領域102Dに挟ま
れた半導体層102の領域はチヤネル領域102Cとなる。
【００１４】次に、この薄膜トランジスタの製造方法を
説明する。
説明する。
【００１５】まず、ノンアニールガラスからなるガラス
基板100にプラズマＣＶＤ法により、アンダーコート層1
01としてのシリコン窒化膜と、後に半導体層102となる
アモルファスシリコン(ａ−Ｓｉ)膜をそれぞれ５０ｎｍ
の厚さで連続して成膜する。
基板100にプラズマＣＶＤ法により、アンダーコート層1
01としてのシリコン窒化膜と、後に半導体層102となる
アモルファスシリコン(ａ−Ｓｉ)膜をそれぞれ５０ｎｍ
の厚さで連続して成膜する。
【００１６】次に、このａ−Ｓｉ膜に対して波長３０８
ｎｍのエキシマレーザを照射し、ポリシリコン(ｐ−Ｓ
ｉ)膜とする。
ｎｍのエキシマレーザを照射し、ポリシリコン(ｐ−Ｓ
ｉ)膜とする。
【００１７】そして、このｐ−Ｓｉ膜をＣＤＥ(Chemica
l Dry Etching)法により島状にパターニングし、薄膜ト
ランジスタの半導体層102とする。
l Dry Etching)法により島状にパターニングし、薄膜ト
ランジスタの半導体層102とする。
【００１８】次に、ＴＥＯＳ(テトラエトキシシラン)を
原料としたプラズマＣＶＤ法を用いて、この半導体層10
2を覆うように全面にシリコン酸化膜を１５０ｎｍの厚
さで成膜し、ゲート絶縁膜103とする。
原料としたプラズマＣＶＤ法を用いて、この半導体層10
2を覆うように全面にシリコン酸化膜を１５０ｎｍの厚
さで成膜し、ゲート絶縁膜103とする。
【００１９】そして、このゲート絶縁膜103上にモリブ
デン・タングステン(ＭｏＷ)合金膜をスパッタ法を用い
て３００ｎｍの厚さに成膜し、フォトリソグラフィ法を
用いてパターニングしゲート電極104とする。
デン・タングステン(ＭｏＷ)合金膜をスパッタ法を用い
て３００ｎｍの厚さに成膜し、フォトリソグラフィ法を
用いてパターニングしゲート電極104とする。
【００２０】次に、このゲート電極104をパターニング
したときのレジストマスクを残したまま、半導体層102
にリンイオンをドーピングする。このドーピングは、ホ
スフィンガスをプラズマによりイオン化したものをドー
ズ量３×１０１５/ｃｍ２、加速電圧８０ｋｅＶで行
う。このドーピングにより半導体層102にソース領域102
S及びドレイン領域102Dが形成され、ゲート電極104下の
領域はチャネル領域102Cとなる。
したときのレジストマスクを残したまま、半導体層102
にリンイオンをドーピングする。このドーピングは、ホ
スフィンガスをプラズマによりイオン化したものをドー
ズ量３×１０１５/ｃｍ２、加速電圧８０ｋｅＶで行
う。このドーピングにより半導体層102にソース領域102
S及びドレイン領域102Dが形成され、ゲート電極104下の
領域はチャネル領域102Cとなる。
【００２１】次に、上記した状態の構造物が形成された
被処理基板としてのガラス基板100を図１に示すプラズ
マＣＶＤ装置に移動させる。ガラス基板100は、まずカ
セットステーション11に載置され、このカセットステー
ション11から洗浄室14へ移動される。洗浄室14で洗浄さ
れたガラス基板100は、ロードロック室12へ移される。
そしてロードロック室12からトランスファチャンバ20を
介して加熱チャンバ21へ移動されて、この加熱チャンバ
21内でソース領域102S及びドレイン領域102Dにドーピン
グされたイオンの活性化を行う。具体的には、ガラス基
板100を加熱チャンバ21内のホットプレート４上に載置
し、４５０℃〜５５０℃の温度で３００秒〜４２０秒間
加熱する。このとき、加熱チャンバ21内は零素雰囲気と
し、１５０Ｐａ〜１５００Ｐａの圧力に調整する。ここ
で、活性化の温度は、４５０℃未満の場合には、ソース
領域102S及びドレイン領域102Dにドーピングされたイオ
ンが充分に活性化されず、また、５５０℃より高い場合
には、ガラス基板100がシュリンクしてしまうという不
具合が起きるため、４５０℃以上５５０℃化の範囲が好
ましく、５００℃以上５３０℃以下の範囲がより好まし
い。また、活性化時の圧力は、１５０Ｐａ未満の場合、
加熱チャンバ21内の温度が均一になりづらく、大型基板
の場合には活性化率の面内ムラが発生する可能性があ
り、また１５００Ｐａより高くなると、加熱チャンバ21
がその高圧に耐えられなくなる可能性があり、高価な装
置を使用せざるを得なくなる。従って、活性化時の圧力
は１５０Ｐａ以上１５００Ｐａ以下が好ましい。
被処理基板としてのガラス基板100を図１に示すプラズ
マＣＶＤ装置に移動させる。ガラス基板100は、まずカ
セットステーション11に載置され、このカセットステー
ション11から洗浄室14へ移動される。洗浄室14で洗浄さ
れたガラス基板100は、ロードロック室12へ移される。
そしてロードロック室12からトランスファチャンバ20を
介して加熱チャンバ21へ移動されて、この加熱チャンバ
21内でソース領域102S及びドレイン領域102Dにドーピン
グされたイオンの活性化を行う。具体的には、ガラス基
板100を加熱チャンバ21内のホットプレート４上に載置
し、４５０℃〜５５０℃の温度で３００秒〜４２０秒間
加熱する。このとき、加熱チャンバ21内は零素雰囲気と
し、１５０Ｐａ〜１５００Ｐａの圧力に調整する。ここ
で、活性化の温度は、４５０℃未満の場合には、ソース
領域102S及びドレイン領域102Dにドーピングされたイオ
ンが充分に活性化されず、また、５５０℃より高い場合
には、ガラス基板100がシュリンクしてしまうという不
具合が起きるため、４５０℃以上５５０℃化の範囲が好
ましく、５００℃以上５３０℃以下の範囲がより好まし
い。また、活性化時の圧力は、１５０Ｐａ未満の場合、
加熱チャンバ21内の温度が均一になりづらく、大型基板
の場合には活性化率の面内ムラが発生する可能性があ
り、また１５００Ｐａより高くなると、加熱チャンバ21
がその高圧に耐えられなくなる可能性があり、高価な装
置を使用せざるを得なくなる。従って、活性化時の圧力
は１５０Ｐａ以上１５００Ｐａ以下が好ましい。
【００２２】次に、活性化を終えた後、ガラス基板100
を加熱チャンバ21からトランスファチャンバ20を介して
プロセスチャンバ15に移動する。そして半導体層102内
に存在するダングリングボンドを終端するため水素化を
行う。水素化時の条件としては、水素ガスの流量を１０
００ｓｃｃｍ、電力を２０００Ｗ、チャンバ内温度を３
５０℃、としてプラズマを発生させ、これをガラス基板
100に５０秒間晒すことにより、半導体層102内に水素を
導入する。
を加熱チャンバ21からトランスファチャンバ20を介して
プロセスチャンバ15に移動する。そして半導体層102内
に存在するダングリングボンドを終端するため水素化を
行う。水素化時の条件としては、水素ガスの流量を１０
００ｓｃｃｍ、電力を２０００Ｗ、チャンバ内温度を３
５０℃、としてプラズマを発生させ、これをガラス基板
100に５０秒間晒すことにより、半導体層102内に水素を
導入する。
【００２３】次に、この水素化の後、水素化を行ったチ
ャンバと同じプロセスチャンバ15内でシリコン酸化膜か
らなる層間絶縁膜105を成膜する。このときの条件とし
ては、ＳｉＨ４ガス、Ｎ２Ｏガス、Ａｒガスをそれぞれ
１６０ｓｃｃｍ、３０００ｓｃｃｍ、５０００ｓｃｃｍ
の流量でプロセスチャンバ15内に導入し、チャンバ内圧
力１６０Ｐａ、電力７００Ｗ、チャンバ内温度３５０℃
とする。そして、層間絶縁膜105の成膜終了後、ガラス
基板100はトランスファチャンバ20を介してロードロッ
ク室13に移され、さらにカセットステーション11に載置
されて、ＡＧＶによりプラズマＣＶＤ装置から排出され
る。
ャンバと同じプロセスチャンバ15内でシリコン酸化膜か
らなる層間絶縁膜105を成膜する。このときの条件とし
ては、ＳｉＨ４ガス、Ｎ２Ｏガス、Ａｒガスをそれぞれ
１６０ｓｃｃｍ、３０００ｓｃｃｍ、５０００ｓｃｃｍ
の流量でプロセスチャンバ15内に導入し、チャンバ内圧
力１６０Ｐａ、電力７００Ｗ、チャンバ内温度３５０℃
とする。そして、層間絶縁膜105の成膜終了後、ガラス
基板100はトランスファチャンバ20を介してロードロッ
ク室13に移され、さらにカセットステーション11に載置
されて、ＡＧＶによりプラズマＣＶＤ装置から排出され
る。
【００２４】次に、フォトリソグラフィ法を用いて、こ
の層間絶縁膜105及びゲート絶縁膜103にコンタクトホー
ルを形成する。
の層間絶縁膜105及びゲート絶縁膜103にコンタクトホー
ルを形成する。
【００２５】さらに、層間絶縁膜105上にスパッタ法を
用いて、Ｍо／Ａｌ／Ｍоの３層をそれぞれ５０ｎｍ、
３００ｎｍ、５０ｎｍの厚さに堆積し、これをフォトリ
ソグラフィ法を用いてパターニングし、ソース電極106S
及びドレイン電極106Dを形成する。
用いて、Ｍо／Ａｌ／Ｍоの３層をそれぞれ５０ｎｍ、
３００ｎｍ、５０ｎｍの厚さに堆積し、これをフォトリ
ソグラフィ法を用いてパターニングし、ソース電極106S
及びドレイン電極106Dを形成する。
【００２６】このようにして所望の薄膜トランジスタを
得ることができる。
得ることができる。
【００２７】なお、本実施の形態においては、水素化時
のチャンバ内温度を３５０℃としたが、実際には、上述
した活性化を終えた高温状態のガラス基板100がタイム
ラグなくプロセスチャンバ15に移動されるので、ガラス
基板100は高温の状態で水素化されることになり、冷え
た状態のガラス基板をプロセスチャンバに移動してから
水素化を始めるプロセスに比べて、水素化効率が向上
し、より短時間で所望量の水素化を終えることが可能と
なる。さらには、活性化を終えた後のガラス基板100が
装置間で搬送されることなく、即ち一度も大気に晒され
ずに水素化を開始することできるので、パーティクル等
の付着がなく、水素化前に洗浄をする必要がなく清潔な
状態とすることができ、洗浄工程の削減とともに、製造
歩留まりの向上にもつながることになる。また、活性化
をホットプレート４による直接加熱としているため、活
性化時間をより短縮することが可能となる。また、活性
化時間の短縮に伴い、ガラス基板100として、従来使用
していた高価なアニールガラスではなく、安価なノンア
ニールガラスを利用することが可能となる。
のチャンバ内温度を３５０℃としたが、実際には、上述
した活性化を終えた高温状態のガラス基板100がタイム
ラグなくプロセスチャンバ15に移動されるので、ガラス
基板100は高温の状態で水素化されることになり、冷え
た状態のガラス基板をプロセスチャンバに移動してから
水素化を始めるプロセスに比べて、水素化効率が向上
し、より短時間で所望量の水素化を終えることが可能と
なる。さらには、活性化を終えた後のガラス基板100が
装置間で搬送されることなく、即ち一度も大気に晒され
ずに水素化を開始することできるので、パーティクル等
の付着がなく、水素化前に洗浄をする必要がなく清潔な
状態とすることができ、洗浄工程の削減とともに、製造
歩留まりの向上にもつながることになる。また、活性化
をホットプレート４による直接加熱としているため、活
性化時間をより短縮することが可能となる。また、活性
化時間の短縮に伴い、ガラス基板100として、従来使用
していた高価なアニールガラスではなく、安価なノンア
ニールガラスを利用することが可能となる。
【００２８】
【発明の効果】本発明によれば、半導体装置の製造方法
において、活性化と水素化を同じ処理装置で行うため、
製造時間の短縮、歩留まりの向上を図ることが可能とな
る。
において、活性化と水素化を同じ処理装置で行うため、
製造時間の短縮、歩留まりの向上を図ることが可能とな
る。
【図１】本発明の実施の形態で用いるプラズマＣＶＤ装
置の概略図である。
置の概略図である。
【図２】図１で示したプラズマＣＶＤ装置における加熱
チャンバの概略図である。
チャンバの概略図である。
【図３】本発明の実施の形態で製造された薄膜トランジ
スタの断面概略図である。
スタの断面概略図である。
４ ホットプレート 15，16，17，18 第２チャンバとしてのプロセスチャ
ンバ 20 トランスファチャンバ 21 第１チャンバとしての加熱チャンバ 100 ガラス基板 102 半導体層 103 ゲート絶縁膜
ンバ 20 トランスファチャンバ 21 第１チャンバとしての加熱チャンバ 100 ガラス基板 102 半導体層 103 ゲート絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F110 CC02 DD02 DD14 EE06 EE44 FF02 FF30 GG02 GG13 GG25 HJ01 HJ04 HJ18 HJ23 HL03 HL04 HL12 NN02 NN23 NN35 PP03 QQ09 QQ25
Claims (7)
- 【請求項１】 基板上に半導体層を形成する工程と、 前記半導体層にイオンをドーピングする工程と、 前記イオンがドーピングされた半導体層を加熱して、前
記イオンを活性化する工程と、 前記活性化する工程の後、前記半導体層を水素化する工
程と、を有する半導体装置の製造方法において、 前記活性化する工程は、トランスファチャンバを介して
複数のチャンバが接続された処理装置の第１チャンバ内
で行われ、 前記水素化する工程は、前記処理装置の第２チャンバ内
で行われることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記水素化された半導体層を覆って絶縁
膜を成膜する工程をさらに有し、前記絶縁膜を成膜する
工程は、前記第２のチャンバ内で行われることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記処理装置はプラズマＣＶＤ装置であ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】 前記活性化する工程は、前記第１チャン
バ内に設置されたホットプレート上に前記基板を載置し
て行われることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項５】 前記活性化する工程は、１５０Ｐａ以上
１５００Ｐａ以下の圧力で行われることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項６】 前記活性化する工程は、４５０℃以上５
５０℃以下の温度で行われることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項７】 前記半導体層は、多結晶シリコンからな
ることを特徴とする請求項１記載の半導体装置の製造方
法。
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