JPH05343685A - シリコン薄膜トランジスタの製造方法 - Google Patents
シリコン薄膜トランジスタの製造方法Info
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- JPH05343685A JPH05343685A JP14571492A JP14571492A JPH05343685A JP H05343685 A JPH05343685 A JP H05343685A JP 14571492 A JP14571492 A JP 14571492A JP 14571492 A JP14571492 A JP 14571492A JP H05343685 A JPH05343685 A JP H05343685A
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- Japan
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- tft
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Abstract
(57)【要約】
【目的】 シリコン薄膜トランジスタの製造方法に関
し、ガラスなどの非晶質基板上に良好な結晶性をもつシ
リコン膜を低温で形成することを可能にし、高いキャリ
ヤ移動度をもったＴＦＴを容易に実現できるようにす
る。 【構成】 ガラスなどからなる透明絶縁性基板１の上に
少なくとも表面がＩＴＯからなるゲート電極２を形成し
てから、原子層堆積法を適用し、ゲート電極２を覆うと
共にＡｌ面が表出され且つ（０１２）面に配向している
酸化アルミニウムからなるゲート絶縁膜２を形成し、そ
のＡｌ面上に結晶性が良好なシリコンからなる動作半導
体層４をガラスなどからなる透明絶縁性基板１が軟化し
ない程度の低い温度で形成する。
し、ガラスなどの非晶質基板上に良好な結晶性をもつシ
リコン膜を低温で形成することを可能にし、高いキャリ
ヤ移動度をもったＴＦＴを容易に実現できるようにす
る。 【構成】 ガラスなどからなる透明絶縁性基板１の上に
少なくとも表面がＩＴＯからなるゲート電極２を形成し
てから、原子層堆積法を適用し、ゲート電極２を覆うと
共にＡｌ面が表出され且つ（０１２）面に配向している
酸化アルミニウムからなるゲート絶縁膜２を形成し、そ
のＡｌ面上に結晶性が良好なシリコンからなる動作半導
体層４をガラスなどからなる透明絶縁性基板１が軟化し
ない程度の低い温度で形成する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ或い
はエレクトロ・ルミネッセンス（ｅｌｅｃｔｒｏ ｌｕ
ｍｉｎｅｓｃｅｎｃｅ：ＥＬ）などを駆動する為の薄膜
トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔ
ｏｒ：ＴＦＴ）を製造するのに好適な方法に関する。
はエレクトロ・ルミネッセンス（ｅｌｅｃｔｒｏ ｌｕ
ｍｉｎｅｓｃｅｎｃｅ：ＥＬ）などを駆動する為の薄膜
トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔ
ｏｒ：ＴＦＴ）を製造するのに好適な方法に関する。
【０００２】現在、ＴＦＴで駆動する液晶ディスプレイ
やＥＬは、大型のものを製造する為に種々な努力が払わ
れているところであるが、その性能や製造歩留りを大き
く左右しているのがＴＦＴであり、従って、特性良好な
ＴＦＴを再現性良く得られるようにすることが必要であ
り、特に、高いキャリヤ移動度をもつＴＦＴを低温で製
造できれば好ましい。
やＥＬは、大型のものを製造する為に種々な努力が払わ
れているところであるが、その性能や製造歩留りを大き
く左右しているのがＴＦＴであり、従って、特性良好な
ＴＦＴを再現性良く得られるようにすることが必要であ
り、特に、高いキャリヤ移動度をもつＴＦＴを低温で製
造できれば好ましい。
【０００３】
【従来の技術】従来、多用されているＴＦＴは、その活
性層を非晶質シリコンや多結晶シリコンを用いている。
性層を非晶質シリコンや多結晶シリコンを用いている。
【０００４】
【発明が解決しようとする課題】通常、活性層を非晶質
シリコンや多結晶シリコンで構成したＴＦＴはキャリヤ
移動度が小さい旨の欠点がある。ＴＦＴのキャリヤ移動
度を高める為には、結晶性が良好なシリコンを用いる必
要があり、そのようなシリコンを成長させるには、ガラ
スの軟化点以上の温度を必要とし、従って、結晶性が良
好なシリコンからなるＴＦＴを液晶ディスプレイやＥＬ
と組み合わせることは困難である。
シリコンや多結晶シリコンで構成したＴＦＴはキャリヤ
移動度が小さい旨の欠点がある。ＴＦＴのキャリヤ移動
度を高める為には、結晶性が良好なシリコンを用いる必
要があり、そのようなシリコンを成長させるには、ガラ
スの軟化点以上の温度を必要とし、従って、結晶性が良
好なシリコンからなるＴＦＴを液晶ディスプレイやＥＬ
と組み合わせることは困難である。
【０００５】本発明は、ガラスなどの非晶質基板上に良
好な結晶性をもつシリコン膜を低温で形成することを可
能にし、高いキャリヤ移動度をもったＴＦＴを容易に実
現できるようにする。
好な結晶性をもつシリコン膜を低温で形成することを可
能にし、高いキャリヤ移動度をもったＴＦＴを容易に実
現できるようにする。
【０００６】
【課題を解決するための手段】一般に、面指数が（０１
２）であるサファイア上には、面指数が（１００）であ
るシリコンを容易にエピタキシャル成長させ得ることが
知られている。本発明では、この原理を応用し、先ず、
原子層デポジション（ａｔｏｍｉｃｌａｙｅｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＡＬＤ）法を適用することに依って、
面指数（０１２）に優先配向したサファイア膜を形成
し、その上に面指数（１００）の結晶性良好なシリコン
膜をエピタキシャル成長させるものである。尚、ここで
成長されるシリコン膜はグレイン・サイズが大きな多結
晶シリコン膜である。
２）であるサファイア上には、面指数が（１００）であ
るシリコンを容易にエピタキシャル成長させ得ることが
知られている。本発明では、この原理を応用し、先ず、
原子層デポジション（ａｔｏｍｉｃｌａｙｅｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＡＬＤ）法を適用することに依って、
面指数（０１２）に優先配向したサファイア膜を形成
し、その上に面指数（１００）の結晶性良好なシリコン
膜をエピタキシャル成長させるものである。尚、ここで
成長されるシリコン膜はグレイン・サイズが大きな多結
晶シリコン膜である。
【０００７】また、サファイア上にシリコンをエピタキ
シャル成長させるには、清浄なＡｌ面を表出させること
が必要であり、通常、その為の前処理として１３００
〔℃〕程度の加熱処理を必要としているのであるが、本
発明では、ＡＬＤ法で形成するサファイア膜の最終層を
Ａｌとし、その酸化を防ぐ為、真空を破ることなく連続
してシリコン膜のエピタキシャル成長を行うようにすれ
ば、前記のような高温の熱処理を行って清浄なＡｌ面を
表出させることは不要であり、従って、低温で結晶性良
好なシリコン膜を成長させることが可能である。
シャル成長させるには、清浄なＡｌ面を表出させること
が必要であり、通常、その為の前処理として１３００
〔℃〕程度の加熱処理を必要としているのであるが、本
発明では、ＡＬＤ法で形成するサファイア膜の最終層を
Ａｌとし、その酸化を防ぐ為、真空を破ることなく連続
してシリコン膜のエピタキシャル成長を行うようにすれ
ば、前記のような高温の熱処理を行って清浄なＡｌ面を
表出させることは不要であり、従って、低温で結晶性良
好なシリコン膜を成長させることが可能である。
【０００８】更にまた、ＡＬＤ膜は初期の形成過程が下
地に強く影響されることが知られているので、多くの実
験と検討を重ねたところ、下地としてＩＴＯ（ｉｎｄｉ
ｕｍｔｉｎ ｏｘｉｄｅ）膜を用いると面指数が（０１
２）に配向したＡｌ2 Ｏ3膜が得られることが判った。
尚、ＩＴＯ膜上に良質なＡｌ2 Ｏ3 膜が成長し易い理由
は判っていない。
地に強く影響されることが知られているので、多くの実
験と検討を重ねたところ、下地としてＩＴＯ（ｉｎｄｉ
ｕｍｔｉｎ ｏｘｉｄｅ）膜を用いると面指数が（０１
２）に配向したＡｌ2 Ｏ3膜が得られることが判った。
尚、ＩＴＯ膜上に良質なＡｌ2 Ｏ3 膜が成長し易い理由
は判っていない。
【０００９】図１は積層されたＩＴＯ膜及びＡｌ2 Ｏ3
膜に関するＸ線回折パターンを表す線図であり、縦軸に
はＸ線回折強度を、また、横軸にはＸ線の入射角度θを
それぞれ採ってある。
膜に関するＸ線回折パターンを表す線図であり、縦軸に
はＸ線回折強度を、また、横軸にはＸ線の入射角度θを
それぞれ採ってある。
【００１０】このデータを得た試料は、厚さ２００〔ｎ
ｍ〕のＩＴＯ膜上に厚さ４００〔ｎｍ〕のＡｌ2 Ｏ3 膜
を積層したものであって、図に見られるＰＡは面指数
（０１２）に配向したα−Ａｌ2 Ｏ3 の存在を、また、
ＰＩ1 ，ＰＩ2 ，ＰＩ3 はＩＴＯの存在をそれぞれ示し
ている。
ｍ〕のＩＴＯ膜上に厚さ４００〔ｎｍ〕のＡｌ2 Ｏ3 膜
を積層したものであって、図に見られるＰＡは面指数
（０１２）に配向したα−Ａｌ2 Ｏ3 の存在を、また、
ＰＩ1 ，ＰＩ2 ，ＰＩ3 はＩＴＯの存在をそれぞれ示し
ている。
【００１１】前記したようなことから、本発明に依るシ
リコン薄膜トランジスタの製造方法に於いては、 （１）ガラスなどからなる透明絶縁性基板（例えばガラ
スなど非晶質材料からなる透明絶縁性基板１）上に少な
くとも表面がＩＴＯからなるゲート電極（例えばＣｒ膜
及びＩＴＯ膜からなるゲート電極２）を形成する工程
と、次いで、原子層堆積法を適用し前記ゲート電極を覆
い且つＡｌ面が表出されてなる酸化アルミニウムからな
るゲート絶縁膜（例えばＡｌ2 Ｏ3 からなるゲート絶縁
膜３）を形成する工程と、次いで、前記ゲート絶縁膜の
Ａｌ面上にシリコンからなる動作半導体層（例えばシリ
コンからなる動作半導体層４）を形成する工程とが含ま
れてなることを特徴とする。
リコン薄膜トランジスタの製造方法に於いては、 （１）ガラスなどからなる透明絶縁性基板（例えばガラ
スなど非晶質材料からなる透明絶縁性基板１）上に少な
くとも表面がＩＴＯからなるゲート電極（例えばＣｒ膜
及びＩＴＯ膜からなるゲート電極２）を形成する工程
と、次いで、原子層堆積法を適用し前記ゲート電極を覆
い且つＡｌ面が表出されてなる酸化アルミニウムからな
るゲート絶縁膜（例えばＡｌ2 Ｏ3 からなるゲート絶縁
膜３）を形成する工程と、次いで、前記ゲート絶縁膜の
Ａｌ面上にシリコンからなる動作半導体層（例えばシリ
コンからなる動作半導体層４）を形成する工程とが含ま
れてなることを特徴とする。
【００１２】
【作用】前記手段を採ることに依り、ガラスなどの非晶
質基板が軟化することがない低温で結晶性良好なシリコ
ン膜を形成することができ、従って、液晶ディスプレイ
やＥＬなどを駆動するＴＦＴのキャリヤ移動度を向上さ
せることが可能であり、その結果、品質良好な高速表示
を実現することができる。
質基板が軟化することがない低温で結晶性良好なシリコ
ン膜を形成することができ、従って、液晶ディスプレイ
やＥＬなどを駆動するＴＦＴのキャリヤ移動度を向上さ
せることが可能であり、その結果、品質良好な高速表示
を実現することができる。
【００１３】図２乃至図６は本発明一実施例を解説する
為の工程要所に於けるＴＦＴを表す要部切断側面図であ
り、以下、これ等の図を参照しつつ詳細に説明する。
為の工程要所に於けるＴＦＴを表す要部切断側面図であ
り、以下、これ等の図を参照しつつ詳細に説明する。
【００１４】図２参照 ２−（１） スパッタリング法を適用することに依り、ガラスからな
る透明絶縁性基板１上に厚さ例えば７０〔ｎｍ〕のクロ
ム（Ｃｒ）膜、及び、厚さ例えば５０〔ｎｍ〕のＩＴＯ
膜を順に積層形成する。 ２−（２） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チャントを（ＨＣｌ＋ＨＮＯ3 ）混合液（ＩＴＯ用）及
び（硝酸２アンモニウムセリウム＋過塩素酸）混合液
（Ｃｒ用）とするウエット・エッチング法を適用するこ
とに依り、前記工程２−（１）で形成したＩＴＯ膜及び
Ｃｒ膜のパターニングを行ってゲート電極２を形成す
る。
る透明絶縁性基板１上に厚さ例えば７０〔ｎｍ〕のクロ
ム（Ｃｒ）膜、及び、厚さ例えば５０〔ｎｍ〕のＩＴＯ
膜を順に積層形成する。 ２−（２） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チャントを（ＨＣｌ＋ＨＮＯ3 ）混合液（ＩＴＯ用）及
び（硝酸２アンモニウムセリウム＋過塩素酸）混合液
（Ｃｒ用）とするウエット・エッチング法を適用するこ
とに依り、前記工程２−（１）で形成したＩＴＯ膜及び
Ｃｒ膜のパターニングを行ってゲート電極２を形成す
る。
【００１５】図３参照 ３−（１） ＡＬＤ法を適用する為、ゲート電極２が形成された透明
絶縁性基板１をＡＬＤ装置にセットし、次いで、透明絶
縁性基板１を４００〔℃〕に加熱し、Ａｌ（ＣＨ3 ）3
とＨ2 Ｏとをパージ時間をおいて交互に供給する。この
場合、Ａｌ（ＣＨ3 ）3 とＨ2 Ｏの供給時間は、それぞ
れ１〔秒〕、そして、パージ時間は５〔秒〕とした。こ
の操作を９００回繰り返して厚さ３００〔ｎｍ〕のＡｌ
2 Ｏ3 からなるゲート絶縁膜３を形成する。尚、最後の
ガス供給はＡｌ（ＣＨ3 ）3 とすることで、ゲート絶縁
膜３の最上面をＡｌ面にしておかなければならない。
絶縁性基板１をＡＬＤ装置にセットし、次いで、透明絶
縁性基板１を４００〔℃〕に加熱し、Ａｌ（ＣＨ3 ）3
とＨ2 Ｏとをパージ時間をおいて交互に供給する。この
場合、Ａｌ（ＣＨ3 ）3 とＨ2 Ｏの供給時間は、それぞ
れ１〔秒〕、そして、パージ時間は５〔秒〕とした。こ
の操作を９００回繰り返して厚さ３００〔ｎｍ〕のＡｌ
2 Ｏ3 からなるゲート絶縁膜３を形成する。尚、最後の
ガス供給はＡｌ（ＣＨ3 ）3 とすることで、ゲート絶縁
膜３の最上面をＡｌ面にしておかなければならない。
【００１６】図４参照 ４−（１） 引き続き、真空を破ることなく、プラズマ化学気相堆積
（ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄ
ｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）法を適用することに
依り、厚さ例えば１００〔ｎｍ〕のシリコンからなる動
作半導体層４、及び、厚さ例えば１００〔ｎｍ〕のＳｉ
Ｏ2 膜を形成する。
（ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄ
ｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）法を適用することに
依り、厚さ例えば１００〔ｎｍ〕のシリコンからなる動
作半導体層４、及び、厚さ例えば１００〔ｎｍ〕のＳｉ
Ｏ2 膜を形成する。
【００１７】この場合に於けるシリコンからなる動作半
導体層の形成条件は、 基板温度：４００〔℃〕 ＳｉＨ4 流量：１０〔ｓｃｃｍ〕 Ｈ2 流量：５００〔ｓｃｃｍ〕 圧力：０．５〔Ｔｏｒｒ〕 放電電力：２００〔Ｗ〕 放電時間：３０〔分〕 であり、ＳｉＯ2 膜の形成条件は、
導体層の形成条件は、 基板温度：４００〔℃〕 ＳｉＨ4 流量：１０〔ｓｃｃｍ〕 Ｈ2 流量：５００〔ｓｃｃｍ〕 圧力：０．５〔Ｔｏｒｒ〕 放電電力：２００〔Ｗ〕 放電時間：３０〔分〕 であり、ＳｉＯ2 膜の形成条件は、
【００１８】 基板温度：４００〔℃〕 ＳｉＨ4 流量：２〔ｓｃｃｍ〕 Ｎ2 Ｏ流量：２００〔ｓｃｃｍ〕 圧力：０．２〔Ｔｏｒｒ〕 放電電力：５０〔Ｗ〕 放電時間：２０〔分〕 であった。尚、ここでは、シリコンからなる動作半導体
層４とＳｉＯ2 膜を形成する技法としてＰ−ＣＶＤ法を
適用したが、これは、スパッタリング法や減圧ＣＶＤ法
（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）などに代
替しても良い。
層４とＳｉＯ2 膜を形成する技法としてＰ−ＣＶＤ法を
適用したが、これは、スパッタリング法や減圧ＣＶＤ法
（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）などに代
替しても良い。
【００１９】図５参照 ５−（１） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを例えば（ＨＦ＋ＮＨ4 Ｆ）混合液とする
ウエット・エッチング法を適用することに依り、前記工
程４−（１）で形成したＳｉＯ2 膜のパターニングを行
ってチャネル保護膜５とする。
エッチャントを例えば（ＨＦ＋ＮＨ4 Ｆ）混合液とする
ウエット・エッチング法を適用することに依り、前記工
程４−（１）で形成したＳｉＯ2 膜のパターニングを行
ってチャネル保護膜５とする。
【００２０】５−（２） イオン注入法を適用することに依り、ドーズ量を１×１
０16〔cm-2〕、加速エネルギを３０〔ｋｅＶ〕とし、チ
ャネル保護膜５をマスクに燐（Ｐ）の打ち込みを行って
ｎ+ −ソース電極コンタクト領域６Ｓ及びｎ+ −ドレイ
ン電極コンタクト領域６Ｄを形成する。尚、実際には、
このｎ+ −ソース電極コンタクト領域６Ｓ及びｎ+ −ド
レイン電極コンタクト領域６Ｄは、適切な段階で温度を
例えば４００〔℃〕、時間を例えば１〔時間〕とする不
純物活性化の熱処理を行って初めて動作可能となること
は云うまでもない。
０16〔cm-2〕、加速エネルギを３０〔ｋｅＶ〕とし、チ
ャネル保護膜５をマスクに燐（Ｐ）の打ち込みを行って
ｎ+ −ソース電極コンタクト領域６Ｓ及びｎ+ −ドレイ
ン電極コンタクト領域６Ｄを形成する。尚、実際には、
このｎ+ −ソース電極コンタクト領域６Ｓ及びｎ+ −ド
レイン電極コンタクト領域６Ｄは、適切な段階で温度を
例えば４００〔℃〕、時間を例えば１〔時間〕とする不
純物活性化の熱処理を行って初めて動作可能となること
は云うまでもない。
【００２１】図６参照 ６−（１） スパッタリング法を適用することに依り、厚さ例えば５
００〔Å〕のモリブデン（Ｍｏ）膜を形成する。 ６−（２） リソグラフィ技術に於けるレジスト・プロセスとエッチ
ング・ガスをＳＦ6とするドライ・エッチング法とを適
用することに依り、前記工程６−（１）で形成したＭｏ
膜のパターニングを行ってソース電極７Ｓ及びドレイン
電極７Ｄを形成する。
００〔Å〕のモリブデン（Ｍｏ）膜を形成する。 ６−（２） リソグラフィ技術に於けるレジスト・プロセスとエッチ
ング・ガスをＳＦ6とするドライ・エッチング法とを適
用することに依り、前記工程６−（１）で形成したＭｏ
膜のパターニングを行ってソース電極７Ｓ及びドレイン
電極７Ｄを形成する。
【００２２】このような工程を経て製造されたＴＦＴ
は、そのシリコンからなる動作半導体層４が、ガラスの
透明絶縁性基板１を軟化させない温度である４００
〔℃〕の温度で成長させたものでありながら、電界効果
移動度として５０〔cm2 ／ｖｓ〕を得ることができた。
は、そのシリコンからなる動作半導体層４が、ガラスの
透明絶縁性基板１を軟化させない温度である４００
〔℃〕の温度で成長させたものでありながら、電界効果
移動度として５０〔cm2 ／ｖｓ〕を得ることができた。
【００２３】
【発明の効果】本発明に依るシリコンＴＦＴの製造方法
に於いては、透明絶縁性基板上に表面がＩＴＯからなる
ゲート電極を形成し、ＡＬＤ法を適用しゲート電極を覆
い且つＡｌ面が表出されてなる酸化アルミニウムからな
るゲート絶縁膜を形成し、ゲート絶縁膜のＡｌ面上にシ
リコンからなる動作半導体層を形成する。
に於いては、透明絶縁性基板上に表面がＩＴＯからなる
ゲート電極を形成し、ＡＬＤ法を適用しゲート電極を覆
い且つＡｌ面が表出されてなる酸化アルミニウムからな
るゲート絶縁膜を形成し、ゲート絶縁膜のＡｌ面上にシ
リコンからなる動作半導体層を形成する。
【００２４】前記構成を採ることに依り、ガラスなどの
非晶質基板が軟化することがない低い温度で結晶性良好
なシリコン膜を形成することができ、従って、液晶ディ
スプレイやＥＬなどを駆動するＴＦＴのキャリヤ移動度
を向上させることが可能であり、その結果、品質良好な
高速表示を実現することができる。
非晶質基板が軟化することがない低い温度で結晶性良好
なシリコン膜を形成することができ、従って、液晶ディ
スプレイやＥＬなどを駆動するＴＦＴのキャリヤ移動度
を向上させることが可能であり、その結果、品質良好な
高速表示を実現することができる。
【図１】積層されたＩＴＯ膜及びＡｌ2 Ｏ3 膜に関する
Ｘ線回折パターンを表す線図である。
Ｘ線回折パターンを表す線図である。
【図２】本発明一実施例を解説する為の工程要所に於け
るＴＦＴを表す要部切断側面図である。
るＴＦＴを表す要部切断側面図である。
【図３】本発明一実施例を解説する為の工程要所に於け
るＴＦＴを表す要部切断側面図である。
るＴＦＴを表す要部切断側面図である。
【図４】本発明一実施例を解説する為の工程要所に於け
るＴＦＴを表す要部切断側面図である。
るＴＦＴを表す要部切断側面図である。
【図５】本発明一実施例を解説する為の工程要所に於け
るＴＦＴを表す要部切断側面図である。
るＴＦＴを表す要部切断側面図である。
【図６】本発明一実施例を解説する為の工程要所に於け
るＴＦＴを表す要部切断側面図である。
るＴＦＴを表す要部切断側面図である。
１ 透明絶縁性基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 動作半導体層 ５ チャネル保護膜 ６Ｓ ソース電極コンタクト領域 ６Ｄ ドレイン電極コンタクト領域 ７Ｓ ソース電極 ７Ｄ ドレイン電極
Claims (1)
- 【請求項１】ガラスなどからなる透明絶縁性基板上に少
なくとも表面がＩＴＯからなるゲート電極を形成する工
程と、 次いで、原子層堆積法を適用し前記ゲート電極を覆い且
つＡｌ面が表出されてなる酸化アルミニウムからなるゲ
ート絶縁膜を形成する工程と、 次いで、前記ゲート絶縁膜のＡｌ面上にシリコンからな
る動作半導体層を形成する工程とが含まれてなることを
特徴とするシリコン薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14571492A JPH05343685A (ja) | 1992-06-05 | 1992-06-05 | シリコン薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14571492A JPH05343685A (ja) | 1992-06-05 | 1992-06-05 | シリコン薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343685A true JPH05343685A (ja) | 1993-12-24 |
Family
ID=15391432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14571492A Withdrawn JPH05343685A (ja) | 1992-06-05 | 1992-06-05 | シリコン薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343685A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567145B1 (en) * | 1999-03-26 | 2003-05-20 | Hitachi, Ltd. | Liquid crystal display device having conductive lines formed with amorphous oxide conductive layer on metal layer and method of fabrication thereof |
| US7732325B2 (en) | 2002-01-26 | 2010-06-08 | Applied Materials, Inc. | Plasma-enhanced cyclic layer deposition process for barrier layers |
| US7781326B2 (en) | 2001-02-02 | 2010-08-24 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US10280509B2 (en) | 2001-07-16 | 2019-05-07 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
-
1992
- 1992-06-05 JP JP14571492A patent/JPH05343685A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567145B1 (en) * | 1999-03-26 | 2003-05-20 | Hitachi, Ltd. | Liquid crystal display device having conductive lines formed with amorphous oxide conductive layer on metal layer and method of fabrication thereof |
| US7781326B2 (en) | 2001-02-02 | 2010-08-24 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US10280509B2 (en) | 2001-07-16 | 2019-05-07 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
| US7732325B2 (en) | 2002-01-26 | 2010-06-08 | Applied Materials, Inc. | Plasma-enhanced cyclic layer deposition process for barrier layers |
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Legal Events
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