JP3149041B2 - スタガ型薄膜トランジスタの製造方法 - Google Patents
スタガ型薄膜トランジスタの製造方法Info
- Publication number
- JP3149041B2 JP3149041B2 JP14571592A JP14571592A JP3149041B2 JP 3149041 B2 JP3149041 B2 JP 3149041B2 JP 14571592 A JP14571592 A JP 14571592A JP 14571592 A JP14571592 A JP 14571592A JP 3149041 B2 JP3149041 B2 JP 3149041B2
- Authority
- JP
- Japan
- Prior art keywords
- drain electrode
- source electrode
- group
- forming
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイを駆
動するのに用いるマトリクスを構成するスタガ型薄膜ト
ランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏ
ｒ：ＴＦＴ）を製造する方法の改良に関する。
動するのに用いるマトリクスを構成するスタガ型薄膜ト
ランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏ
ｒ：ＴＦＴ）を製造する方法の改良に関する。
【０００２】現在、ＴＦＴマトリクス駆動液晶ディスプ
レイは、小型テレビジョンなどで実用化されていて、今
後、ラップ・トップ型パーソナル・コンピュータのディ
スプレイや大型テレビジョンへの需要が多くなるものと
見込まれている。
レイは、小型テレビジョンなどで実用化されていて、今
後、ラップ・トップ型パーソナル・コンピュータのディ
スプレイや大型テレビジョンへの需要が多くなるものと
見込まれている。
【０００３】ところで、液晶ディスプレイを駆動してい
るＴＦＴマトリクスに於けるＴＦＴを構造上からする
と、逆スタガ型とスタガ型とに分けられ、このうち、ス
タガ型は構造が単純であることから、製造する場合の工
程数が少なく、従って、製造歩留りを向上させることが
比較的容易であることが知られているのであるが、その
製造の容易性に随伴する問題があるので、それを解決し
なければならない。
るＴＦＴマトリクスに於けるＴＦＴを構造上からする
と、逆スタガ型とスタガ型とに分けられ、このうち、ス
タガ型は構造が単純であることから、製造する場合の工
程数が少なく、従って、製造歩留りを向上させることが
比較的容易であることが知られているのであるが、その
製造の容易性に随伴する問題があるので、それを解決し
なければならない。
【０００４】
【従来の技術】図３乃至図６は従来例を解説する為の工
程要所に於けるスタガ型ＴＦＴを表す要部切断側面図で
ある。
程要所に於けるスタガ型ＴＦＴを表す要部切断側面図で
ある。
【０００５】図３参照 ３−（１） スパッタリング法を適用することに依り、ＳｉＯ2 から
なる透明絶縁性基板１上に厚さが例えば５００〔Å〕の
ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）膜を形成
する。
なる透明絶縁性基板１上に厚さが例えば５００〔Å〕の
ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）膜を形成
する。
【０００６】３−（２） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チャントを塩酸系エッチング液とするウエット・エッチ
ング法を適用することに依り、前記工程３−（１）で形
成したＩＴＯ膜をパターニングし、ソース電極２Ｓ及び
ドレイン電極２Ｄを形成する。
チャントを塩酸系エッチング液とするウエット・エッチ
ング法を適用することに依り、前記工程３−（１）で形
成したＩＴＯ膜をパターニングし、ソース電極２Ｓ及び
ドレイン電極２Ｄを形成する。
【０００７】図４参照 ４−（１） ソース電極２Ｓ及びドレイン電極２Ｄが形成された透明
絶縁性基板１を平行平板型プラズマＣＶＤ（ｐｌａｓｍ
ａ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔ
ｉｏｎ：Ｐ−ＣＶＤ）装置内に配置し、１〔％〕ＰＨ3
／Ａｒを２００〔ｓｃｃｍ〕、圧力０．２〔Ｔｏｒ
ｒ〕、基板温度２５０〔℃〕、高周波パワー１００Ｗの
プラズマ雰囲気中に曝し、ＩＴＯ膜からなるソース電極
２Ｓ並びにドレイン電極２Ｄ上にのみ燐（Ｐ）を被着さ
せる。
絶縁性基板１を平行平板型プラズマＣＶＤ（ｐｌａｓｍ
ａ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔ
ｉｏｎ：Ｐ−ＣＶＤ）装置内に配置し、１〔％〕ＰＨ3
／Ａｒを２００〔ｓｃｃｍ〕、圧力０．２〔Ｔｏｒ
ｒ〕、基板温度２５０〔℃〕、高周波パワー１００Ｗの
プラズマ雰囲気中に曝し、ＩＴＯ膜からなるソース電極
２Ｓ並びにドレイン電極２Ｄ上にのみ燐（Ｐ）を被着さ
せる。
【０００８】４−（２） ２０〔％〕ＳｉＨ4 ／Ｈ2 を２００〔ｓｃｃｍ〕、圧力
を０．５〔Ｔｏｒｒ〕、基板温度を２５０〔℃〕、高周
波パワーを５０〔Ｗ〕とする条件でＰ−ＣＶＤ法を適用
することに依り、厚さが５００〔Å〕のａ−Ｓｉ：Ｈか
らなる動作半導体層４を成長させる。
を０．５〔Ｔｏｒｒ〕、基板温度を２５０〔℃〕、高周
波パワーを５０〔Ｗ〕とする条件でＰ−ＣＶＤ法を適用
することに依り、厚さが５００〔Å〕のａ−Ｓｉ：Ｈか
らなる動作半導体層４を成長させる。
【０００９】この際、前記工程Ｂ−（１）でＩＴＯ膜か
らなるソース電極２Ｓ及びドレイン電極２Ｄに被着した
Ｐは、ａ−Ｓｉ：Ｈからなる動作半導体層４の成膜中に
取り込まれ、従って、ＩＴＯ膜からなるソース電極２Ｓ
並びにドレイン電極２Ｄとａ−Ｓｉ：Ｈからなる動作半
導体層４との界面には、Ｐがドーピングされたｎ+ −ａ
−Ｓｉ：Ｈからなるオーミック・コンタクト層３が薄
く、しかも、確実に生成される。
らなるソース電極２Ｓ及びドレイン電極２Ｄに被着した
Ｐは、ａ−Ｓｉ：Ｈからなる動作半導体層４の成膜中に
取り込まれ、従って、ＩＴＯ膜からなるソース電極２Ｓ
並びにドレイン電極２Ｄとａ−Ｓｉ：Ｈからなる動作半
導体層４との界面には、Ｐがドーピングされたｎ+ −ａ
−Ｓｉ：Ｈからなるオーミック・コンタクト層３が薄
く、しかも、確実に生成される。
【００１０】４−（３） 引き続いて、２０〔％〕ＳｉＨ4 ／Ｈ2 を２００〔ｓｃ
ｃｍ〕、ＮＨ3 を４５０〔ｓｃｃｍ〕、圧力を１〔Ｔｏ
ｒｒ〕、基板温度を２５０〔℃〕、高周波パワーを５０
〔Ｗ〕とする条件でＰ−ＣＶＤ法を適用することに依
り、厚さが３０００〔Å〕のＳｉＮx からなるゲート絶
縁膜５を成長させる。
ｃｍ〕、ＮＨ3 を４５０〔ｓｃｃｍ〕、圧力を１〔Ｔｏ
ｒｒ〕、基板温度を２５０〔℃〕、高周波パワーを５０
〔Ｗ〕とする条件でＰ−ＣＶＤ法を適用することに依
り、厚さが３０００〔Å〕のＳｉＮx からなるゲート絶
縁膜５を成長させる。
【００１１】図５参照 ５−（１） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＦ4 ＋Ｏ2 とするＲＩＥ法を適用す
ることに依り、ゲート絶縁膜５及び動作半導体層４及び
オーミック・コンタクト層３をパターニングする。これ
で、各ＴＦＴ間の素子分離が完了する。
ッチング・ガスをＣＦ4 ＋Ｏ2 とするＲＩＥ法を適用す
ることに依り、ゲート絶縁膜５及び動作半導体層４及び
オーミック・コンタクト層３をパターニングする。これ
で、各ＴＦＴ間の素子分離が完了する。
【００１２】図６参照 ６−（１） スパッタリング法を適用することに依り、厚さ３０００
〔Å〕のＡｌ膜を形成する。
〔Å〕のＡｌ膜を形成する。
【００１３】６−（２） リソグラフィ技術に於けるレジスト・プロセス及びリン
酸系エッチング液をエッチャントとするウエット・エッ
チング法を適用することに依り、前記工程６−（１）に
於いて形成したＡｌ膜のパターニングを行ってゲート電
極６を形成する。前記のような工程を経ることでスタガ
型ＴＦＴが完成する。
酸系エッチング液をエッチャントとするウエット・エッ
チング法を適用することに依り、前記工程６−（１）に
於いて形成したＡｌ膜のパターニングを行ってゲート電
極６を形成する。前記のような工程を経ることでスタガ
型ＴＦＴが完成する。
【００１４】
【発明が解決しようとする課題】前記説明した従来の技
術に於いては、図４について説明した工程で、ＩＴＯ膜
からなるソース電極２Ｓ及びドレイン電極２Ｄとａ−Ｓ
ｉ：Ｈからなる動作半導体層４との界面には、良好なコ
ンタクト特性を示すｎ+ −ａ−Ｓｉ：Ｈからなるオーミ
ック・コンタクト層３の生成を可能にしている。このｎ
+ −ａ−Ｓｉ：Ｈからなるオーミック・コンタクト層３
の生成は、云うまでもなく、ＩＴＯ膜からなるソース電
極２Ｓ及びドレイン電極２Ｄに被着されたＰに起因する
ものである。
術に於いては、図４について説明した工程で、ＩＴＯ膜
からなるソース電極２Ｓ及びドレイン電極２Ｄとａ−Ｓ
ｉ：Ｈからなる動作半導体層４との界面には、良好なコ
ンタクト特性を示すｎ+ −ａ−Ｓｉ：Ｈからなるオーミ
ック・コンタクト層３の生成を可能にしている。このｎ
+ −ａ−Ｓｉ：Ｈからなるオーミック・コンタクト層３
の生成は、云うまでもなく、ＩＴＯ膜からなるソース電
極２Ｓ及びドレイン電極２Ｄに被着されたＰに起因する
ものである。
【００１５】ところで、一般に、ＰはＩＴＯ膜からなる
ソース電極２Ｓ及びドレイン電極２Ｄにのみ被着すると
されているが、実際には、極微量ではあるがＳｉＯ2 か
らなる透明絶縁性基板１上にも被着し、それが問題を引
き起こすことになる。図７は従来の技術に於ける問題点
を説明する為のスタガ型ＴＦＴを表す要部切断側面図で
あり、図３乃至図６に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。
ソース電極２Ｓ及びドレイン電極２Ｄにのみ被着すると
されているが、実際には、極微量ではあるがＳｉＯ2 か
らなる透明絶縁性基板１上にも被着し、それが問題を引
き起こすことになる。図７は従来の技術に於ける問題点
を説明する為のスタガ型ＴＦＴを表す要部切断側面図で
あり、図３乃至図６に於いて用いた記号と同記号は同部
分を表すか或いは同じ意味を持つものとする。
【００１６】図に於いて、３ＡはＳｉＯ2 からなる透明
絶縁性基板１上に極微量被着されたＰに起因して生成さ
れたｎ−ａ−Ｓｉからなる導電性部分を示している。図
示の導電性部分３Ａは、オーミック・コンタクト層３に
比較すれば不純物濃度は低いのであるが、オフ電流の上
昇を招来するに充分な程度の電流を流すに足るものであ
る。
絶縁性基板１上に極微量被着されたＰに起因して生成さ
れたｎ−ａ−Ｓｉからなる導電性部分を示している。図
示の導電性部分３Ａは、オーミック・コンタクト層３に
比較すれば不純物濃度は低いのであるが、オフ電流の上
昇を招来するに充分な程度の電流を流すに足るものであ
る。
【００１７】本発明は、簡単な手段で、ソース電極及び
ドレイン電極間の透明絶縁性基板上に導電性部分が生成
されないようにし、その結果、チャネル領域にリーク電
流が流れることを防止する。
ドレイン電極間の透明絶縁性基板上に導電性部分が生成
されないようにし、その結果、チャネル領域にリーク電
流が流れることを防止する。
【００１８】
【課題を解決するための手段】図１はソース電極及びド
レイン電極間の透明絶縁性基板上に於けるＰの有無に起
因するＴＦＴ特性の変化を説明する為の線図であり、縦
軸にはドレイン・ソース間電流Ｉd 〔Ａ〕を、そして、
横軸にはゲート電圧Ｖg 〔Ｖ〕をそれぞれ採ってある。
レイン電極間の透明絶縁性基板上に於けるＰの有無に起
因するＴＦＴ特性の変化を説明する為の線図であり、縦
軸にはドレイン・ソース間電流Ｉd 〔Ａ〕を、そして、
横軸にはゲート電圧Ｖg 〔Ｖ〕をそれぞれ採ってある。
【００１９】図では、ソース電極及びドレイン電極間の
透明絶縁性基板上に於けるＰの存在比を３〔％〕、２
〔％〕、１〔％〕、０〔％〕である場合のＴＦＴ特性の
変化を示していて、Ｐの被着量が少なくなるほどオフ電
流は減少することが顕著に表れていて、Ｐの存在比が１
〔％〕以下であれば、ゲート電圧Ｖg ＝−１０〔Ｖ〕に
於いて、実用上から好ましいと考えられる１×１０-13
〔Ａ〕以下のオフ電流値を達成することができる。
透明絶縁性基板上に於けるＰの存在比を３〔％〕、２
〔％〕、１〔％〕、０〔％〕である場合のＴＦＴ特性の
変化を示していて、Ｐの被着量が少なくなるほどオフ電
流は減少することが顕著に表れていて、Ｐの存在比が１
〔％〕以下であれば、ゲート電圧Ｖg ＝−１０〔Ｖ〕に
於いて、実用上から好ましいと考えられる１×１０-13
〔Ａ〕以下のオフ電流値を達成することができる。
【００２０】さて、本発明者等は、多くの実験を行った
結果、オーミック・コンタクト層を生成させる為、ＩＴ
Ｏ膜からなるソース電極及びドレイン電極にＰの被着を
行う際、透明絶縁性基板にもＰが被着してしまうのは、
酸素（Ｏ）の存在下で発生することを確認した。
結果、オーミック・コンタクト層を生成させる為、ＩＴ
Ｏ膜からなるソース電極及びドレイン電極にＰの被着を
行う際、透明絶縁性基板にもＰが被着してしまうのは、
酸素（Ｏ）の存在下で発生することを確認した。
【００２１】図２は１〔％〕ＰＨ3 ／Ａｒ雰囲気に曝し
た後にＸ線光電子分光法（ＸＰＳ）を適用して得られた
ＳｉＯ2 からなる透明絶縁性基板上に於けるＰの光電子
スペクトルを表す線図であり、縦軸には光電子スペクト
ル強度〔Ａ．Ｕ．〕を、そして、横軸には結合エネルギ
〔ｅＶ〕をそれぞれ採ってある。
た後にＸ線光電子分光法（ＸＰＳ）を適用して得られた
ＳｉＯ2 からなる透明絶縁性基板上に於けるＰの光電子
スペクトルを表す線図であり、縦軸には光電子スペクト
ル強度〔Ａ．Ｕ．〕を、そして、横軸には結合エネルギ
〔ｅＶ〕をそれぞれ採ってある。
【００２２】ＸＰＳは、試料にＸ線を照射し、その際、
放出される電子のエネルギを測定することで元の原子の
結合状態を知ることができるものであり、図２では、１
３４〔ｅＶ〕〜１３５〔ｅＶ〕のところにピークが見ら
れ、これはＰと酸素（Ｏ）が結合していることを示すも
のである。尚、この場合に於ける酸素（Ｏ）は、プラズ
マ雰囲気中の水蒸気や酸素（Ｏ）から供給されるか、或
いは、透明絶縁性基板がＳｉＯ2 の場合には、その酸素
（Ｏ）が供給されるものである。
放出される電子のエネルギを測定することで元の原子の
結合状態を知ることができるものであり、図２では、１
３４〔ｅＶ〕〜１３５〔ｅＶ〕のところにピークが見ら
れ、これはＰと酸素（Ｏ）が結合していることを示すも
のである。尚、この場合に於ける酸素（Ｏ）は、プラズ
マ雰囲気中の水蒸気や酸素（Ｏ）から供給されるか、或
いは、透明絶縁性基板がＳｉＯ2 の場合には、その酸素
（Ｏ）が供給されるものである。
【００２３】このデータをもとにＰの値を定量すると、
全原子に対して約３〔％〕のＰが存在している。ここ
で、全原子とは、Ｓｉ，Ｏ，Ｐを指し、そして、Ｓｉが
入っているのは、透明絶縁性基板がＳｉＯ2 であること
に依る。この場合、Ｐは他の元素、即ち、Ｓｉとは結合
していないことは明らかである。
全原子に対して約３〔％〕のＰが存在している。ここ
で、全原子とは、Ｓｉ，Ｏ，Ｐを指し、そして、Ｓｉが
入っているのは、透明絶縁性基板がＳｉＯ2 であること
に依る。この場合、Ｐは他の元素、即ち、Ｓｉとは結合
していないことは明らかである。
【００２４】このような知見から、透明絶縁性基板に対
するＰの被着は、酸素（Ｏ）の存在下で発生すること、
従って、その対策としては、例えば、平行平板型Ｐ−Ｃ
ＶＤ装置にてＰＨ3 ／Ａｒプラズマ処理をしてＰの被着
を行うに際し、プラズマ雰囲気中に於ける残留している
水蒸気分圧及び酸素分圧の合計をＰＨ3 分圧の１／１０
００以下（例えば２×１０-6〔Ｔｏｒｒ〕以下）にする
か、或いは、Ｐの被着を行ってから（Ｐ＋Ｏ）の除去を
行うか、また、透明絶縁性基板がＳｉＯ2 からなるもの
である場合には、プラズマ雰囲気中のイオン性分子が衝
突してＳｉＯ2に於けるＯとＳｉとの結合を切ることが
ないような手段を採るなどして、ソース電極及びドレイ
ン電極間の透明絶縁性基板上に於けるＰの存在比を１
〔％〕以下にする必要がある。
するＰの被着は、酸素（Ｏ）の存在下で発生すること、
従って、その対策としては、例えば、平行平板型Ｐ−Ｃ
ＶＤ装置にてＰＨ3 ／Ａｒプラズマ処理をしてＰの被着
を行うに際し、プラズマ雰囲気中に於ける残留している
水蒸気分圧及び酸素分圧の合計をＰＨ3 分圧の１／１０
００以下（例えば２×１０-6〔Ｔｏｒｒ〕以下）にする
か、或いは、Ｐの被着を行ってから（Ｐ＋Ｏ）の除去を
行うか、また、透明絶縁性基板がＳｉＯ2 からなるもの
である場合には、プラズマ雰囲気中のイオン性分子が衝
突してＳｉＯ2に於けるＯとＳｉとの結合を切ることが
ないような手段を採るなどして、ソース電極及びドレイ
ン電極間の透明絶縁性基板上に於けるＰの存在比を１
〔％〕以下にする必要がある。
【００２５】このようなことから、本発明に依るスタガ
型ＴＦＴの製造方法に於いては、 （１）透明絶縁性基板（例えばＳｉＯ2 からなる透明絶
縁性基板１）上にチャネル領域が形成されるべき間隙を
維持して各エッジが対向するソース電極（例えばＩＴＯ
からなるソース電極２Ｓ）及びドレイン電極（例えばＩ
ＴＯからなるドレイン電極２Ｄ）を形成する工程と、次
いで、三族或いは五族の元素を含むプラズマに曝して前
記ソース電極及び前記ドレイン電極上に三族或いは五族
の元素を被着させる工程と、次いで、還元性ガスのプラ
ズマに曝して透明絶縁性基板上の三族或いは五族の元素
を除去してから動作半導体層（例えばａ−Ｓｉからなる
動作半導体層４）を積層形成すると共に前記ソース電極
及び前記ドレイン電極に被着された三族或いは五族の元
素を前記動作半導体層中に混入してオーミック・コンタ
クト層（例えばｎ+ ａ−Ｓｉからなるオーミック・コン
タクト層３）を生成させる工程と、次いで、前記動作半
導体層上にゲート絶縁膜（例えばＳｉＮx からなるゲー
ト絶縁膜５）を積層形成してからゲート電極（例えばＡ
ｌ膜からなるゲート電極６）を形成して完成させる工程
とが含まれてなることを特徴とするか、或いは、
型ＴＦＴの製造方法に於いては、 （１）透明絶縁性基板（例えばＳｉＯ2 からなる透明絶
縁性基板１）上にチャネル領域が形成されるべき間隙を
維持して各エッジが対向するソース電極（例えばＩＴＯ
からなるソース電極２Ｓ）及びドレイン電極（例えばＩ
ＴＯからなるドレイン電極２Ｄ）を形成する工程と、次
いで、三族或いは五族の元素を含むプラズマに曝して前
記ソース電極及び前記ドレイン電極上に三族或いは五族
の元素を被着させる工程と、次いで、還元性ガスのプラ
ズマに曝して透明絶縁性基板上の三族或いは五族の元素
を除去してから動作半導体層（例えばａ−Ｓｉからなる
動作半導体層４）を積層形成すると共に前記ソース電極
及び前記ドレイン電極に被着された三族或いは五族の元
素を前記動作半導体層中に混入してオーミック・コンタ
クト層（例えばｎ+ ａ−Ｓｉからなるオーミック・コン
タクト層３）を生成させる工程と、次いで、前記動作半
導体層上にゲート絶縁膜（例えばＳｉＮx からなるゲー
ト絶縁膜５）を積層形成してからゲート電極（例えばＡ
ｌ膜からなるゲート電極６）を形成して完成させる工程
とが含まれてなることを特徴とするか、或いは、
【００２６】（２）透明絶縁性基板上にチャネル領域が
形成されるべき間隙を維持して各エッジが対向するソー
ス電極及びドレイン電極を形成する工程と、次いで、三
族或いは五族の元素を含むプラズマに曝して前記ソース
電極及び前記ドレイン電極上に三族或いは五族の元素を
被着させる工程と、次いで、透明絶縁性基板上の三族或
いは五族の元素を除去することが可能な温度に加熱（例
えば３５０〔℃〕以上）する工程と、次いで、動作半導
体層を積層形成すると共に前記ソース電極及び前記ドレ
イン電極に被着された三族或いは五族の元素を前記動作
半導体層中に混入してオーミック・コンタクト層を生成
させる工程と次いで、前記動作半導体層上にゲート絶縁
膜を積層形成してからゲート電極を形成して完成させる
工程とが含まれてなることを特徴とするか、或いは、
形成されるべき間隙を維持して各エッジが対向するソー
ス電極及びドレイン電極を形成する工程と、次いで、三
族或いは五族の元素を含むプラズマに曝して前記ソース
電極及び前記ドレイン電極上に三族或いは五族の元素を
被着させる工程と、次いで、透明絶縁性基板上の三族或
いは五族の元素を除去することが可能な温度に加熱（例
えば３５０〔℃〕以上）する工程と、次いで、動作半導
体層を積層形成すると共に前記ソース電極及び前記ドレ
イン電極に被着された三族或いは五族の元素を前記動作
半導体層中に混入してオーミック・コンタクト層を生成
させる工程と次いで、前記動作半導体層上にゲート絶縁
膜を積層形成してからゲート電極を形成して完成させる
工程とが含まれてなることを特徴とするか、或いは、
【００２７】（３）酸素（Ｏ）を含む材料からなってい
る透明絶縁性基板上にチャネル領域が形成されるべき間
隙を維持して各エッジが対向するソース電極及びドレイ
ン電極を形成する工程と、次いで、三族元素或いは五族
元素のラジカル種のみを用いて前記ソース電極及び前記
ドレイン電極上に三族或いは五族の元素を被着させる工
程と、次いで、動作半導体層を積層形成すると共に前記
ソース電極及び前記ドレイン電極に被着された三族或い
は五族の元素を前記動作半導体層中に混入してオーミッ
ク・コンタクト層を生成させる工程と次いで、前記動作
半導体層上にゲート絶縁膜を積層形成してからゲート電
極を形成して完成させる工程とが含まれてなることを特
徴とする。
る透明絶縁性基板上にチャネル領域が形成されるべき間
隙を維持して各エッジが対向するソース電極及びドレイ
ン電極を形成する工程と、次いで、三族元素或いは五族
元素のラジカル種のみを用いて前記ソース電極及び前記
ドレイン電極上に三族或いは五族の元素を被着させる工
程と、次いで、動作半導体層を積層形成すると共に前記
ソース電極及び前記ドレイン電極に被着された三族或い
は五族の元素を前記動作半導体層中に混入してオーミッ
ク・コンタクト層を生成させる工程と次いで、前記動作
半導体層上にゲート絶縁膜を積層形成してからゲート電
極を形成して完成させる工程とが含まれてなることを特
徴とする。
【００２８】
【作用】前記手段を採ることに依り、ソース電極並びに
ドレイン電極間に表出されている透明絶縁性基板上に於
けるＰの存在比を１〔％〕以下にすることができ、従っ
て、実用上で支障を来すようなオフ電流を流すｎ−ａ−
Ｓｉ：Ｈが生成されることはなくなり、オン・オフ比は
充分に高くなるので、液晶ディスプレイに用いた場合に
は、その表示特性は良好なものとなり、製造歩留りは向
上する。
ドレイン電極間に表出されている透明絶縁性基板上に於
けるＰの存在比を１〔％〕以下にすることができ、従っ
て、実用上で支障を来すようなオフ電流を流すｎ−ａ−
Ｓｉ：Ｈが生成されることはなくなり、オン・オフ比は
充分に高くなるので、液晶ディスプレイに用いた場合に
は、その表示特性は良好なものとなり、製造歩留りは向
上する。
【００２９】
【実施例】実施例を説明するに先立って、本発明者が行
った基礎的な実験について説明する。前記した通り、Ｉ
ＴＯ膜にＰを被着させる場合、酸素（Ｏ）が存在しなけ
れば良いのであるから、ＩＴＯ膜からなるソース電極及
びドレイン電極が形成された透明絶縁性基板をＰ−ＣＶ
Ｄ装置にセットするに際し、従来から多用されている手
段を利用し、可能な限り、酸素（Ｏ）のパージにつとめ
ることは有効である。
った基礎的な実験について説明する。前記した通り、Ｉ
ＴＯ膜にＰを被着させる場合、酸素（Ｏ）が存在しなけ
れば良いのであるから、ＩＴＯ膜からなるソース電極及
びドレイン電極が形成された透明絶縁性基板をＰ−ＣＶ
Ｄ装置にセットするに際し、従来から多用されている手
段を利用し、可能な限り、酸素（Ｏ）のパージにつとめ
ることは有効である。
【００３０】それには、例えば、平行平板型Ｐ−ＣＶＤ
装置に透明絶縁性基板を導入するに際し、 放電を行うチャンバとは別の仕込み専用のチャンバ
を経由する 超高真空仕様のチャンバを用いてＰＨ3 ／Ａｒプラ
ズマ処理をする 大排気量の排気装置を使用する などの手段を採って、
装置に透明絶縁性基板を導入するに際し、 放電を行うチャンバとは別の仕込み専用のチャンバ
を経由する 超高真空仕様のチャンバを用いてＰＨ3 ／Ａｒプラ
ズマ処理をする 大排気量の排気装置を使用する などの手段を採って、
【００３１】 １〔％〕ＰＨ3 ／Ａｒ：２００〔ｓｃｃｍ〕 圧力：０．２〔Ｔｏｒｒ〕 基板温度：２５０〔℃〕 高周波パワー：１００〔Ｗ〕
【００３２】のプラズマ雰囲気中に残留している水蒸気
分圧及び酸素分圧の合計をＰＨ3 分圧の１／１０００以
下とし、ソース電極及びドレイン電極間の透明絶縁性基
板上に被着したＰの存在比を１〔％〕以下にすることが
可能である。
分圧及び酸素分圧の合計をＰＨ3 分圧の１／１０００以
下とし、ソース電極及びドレイン電極間の透明絶縁性基
板上に被着したＰの存在比を１〔％〕以下にすることが
可能である。
【００３３】この後、Ｐ−ＣＶＤ法を適用し、 ２０〔％〕ＳｉＨ4 ／Ｈ2 ：２００〔ｓｃｃｍ〕 圧力：０．５〔Ｔｏｒｒ〕 基板温度：２５０〔℃〕 高周波パワー：５０〔Ｗ〕 なる条件で、ａ−Ｓｉ：Ｈからなる動作半導体層４を厚
さ例えば５００〔Å〕に成長させた。
さ例えば５００〔Å〕に成長させた。
【００３４】このａ−Ｓｉ：Ｈの成長段階で、ＩＴＯ膜
からなるソース電極２Ｓ及びドレイン電極２Ｄ上に被着
しているＰはａ−Ｓｉ：Ｈ中に取り込まれ、ソース電極
２Ｓ及びドレイン電極２Ｄと接している界面には、ｎ+
ａ−Ｓｉからなるオーミック・コンタクト層３が生成さ
れ、そして、ソース電極２Ｓ及びドレイン電極２Ｄ間の
透明絶縁性基板１上には、Ｐの被着が殆どないことか
ら、そこに導電性部分が生成されることはない。
からなるソース電極２Ｓ及びドレイン電極２Ｄ上に被着
しているＰはａ−Ｓｉ：Ｈ中に取り込まれ、ソース電極
２Ｓ及びドレイン電極２Ｄと接している界面には、ｎ+
ａ−Ｓｉからなるオーミック・コンタクト層３が生成さ
れ、そして、ソース電極２Ｓ及びドレイン電極２Ｄ間の
透明絶縁性基板１上には、Ｐの被着が殆どないことか
ら、そこに導電性部分が生成されることはない。
【００３５】次いで、同じくＰ−ＣＶＤ法を適用し、 ２０〔％〕ＳｉＨ4 ／Ｈ2 ：２００〔ｓｃｃｍ〕 ＮＨ3 ：４５０〔ｓｃｃｍ〕 圧力：１．０〔Ｔｏｒｒ〕 基板温度：２５０〔℃〕 高周波パワー：５０〔Ｗ〕 なる条件で、ＳｉＮx からなるゲート絶縁膜５を厚さ例
えば３０００〔Å〕に連続成長させた。
えば３０００〔Å〕に連続成長させた。
【００３６】この後、通常の技法を適用して完成させた
スタガ型ＴＦＴに於けるオフ電流の値は、実用上問題が
ないとされる値、即ち１×１０-13 〔Ａ〕を充分に下回
るものにすることができた。
スタガ型ＴＦＴに於けるオフ電流の値は、実用上問題が
ないとされる値、即ち１×１０-13 〔Ａ〕を充分に下回
るものにすることができた。
【００３７】前記したように、透明絶縁性基板に対する
Ｐの被着が酸素（Ｏ）の存在下で行われていることが判
れば、その対策としては、酸素（Ｏ）のパージを充分に
行えば良く、これに依って本発明の目的は達成すること
ができ、しかも、それは、前記，，に記述した従
来の技術を応用して実現することができる。
Ｐの被着が酸素（Ｏ）の存在下で行われていることが判
れば、その対策としては、酸素（Ｏ）のパージを充分に
行えば良く、これに依って本発明の目的は達成すること
ができ、しかも、それは、前記，，に記述した従
来の技術を応用して実現することができる。
【００３８】然しながら、そのような手段を採っていた
のでは、条件を達成するのに手間が掛かったり、或い
は、大規模の高価な装置が必要である。従って、もっと
簡単な手段で透明絶縁性基板にＰが被着されるのを防止
することができれば望ましく、また、オフ電流の厳しい
抑止を必要とする場合には、前記，，に見られる
ような手段を施してから、更に、Ｐの存在を低減する手
段を講ずることも必要となる。
のでは、条件を達成するのに手間が掛かったり、或い
は、大規模の高価な装置が必要である。従って、もっと
簡単な手段で透明絶縁性基板にＰが被着されるのを防止
することができれば望ましく、また、オフ電流の厳しい
抑止を必要とする場合には、前記，，に見られる
ような手段を施してから、更に、Ｐの存在を低減する手
段を講ずることも必要となる。
【００３９】本発明に於ける第一実施例を説明する。平
行平板型Ｐ−ＣＶＤ装置を用いてＰの被着を行って、ａ
−Ｓｉからなる動作半導体層４の形成と同時にｎ+ ａ−
Ｓｉからなるオーミック・コンタクト層３の生成を行う
際、先ず、
行平板型Ｐ−ＣＶＤ装置を用いてＰの被着を行って、ａ
−Ｓｉからなる動作半導体層４の形成と同時にｎ+ ａ−
Ｓｉからなるオーミック・コンタクト層３の生成を行う
際、先ず、
【００４０】（１） ＩＴＯ膜からなるソース電極２Ｓ
及びドレイン電極２Ｄが形成された透明絶縁性基板１を
平行平板型Ｐ−ＣＶＤ装置内にセットし、 １〔％〕ＰＨ3 ／Ａｒ：２００〔ｓｃｃｍ〕 圧力：０．２〔Ｔｏｒｒ〕 基板温度：２５０〔℃〕 高周波パワー：１００〔Ｗ〕 のプラズマ雰囲気に曝し、ソース電極２Ｓ及びドレイン
電極２ＤにＰを被着させる。この際、酸素（Ｏ）のパー
ジに前記，，に記述したような対策を採らなけれ
ば、透明絶縁性基板１の表面には、（Ｐ＋Ｏ）が被着さ
れる。
及びドレイン電極２Ｄが形成された透明絶縁性基板１を
平行平板型Ｐ−ＣＶＤ装置内にセットし、 １〔％〕ＰＨ3 ／Ａｒ：２００〔ｓｃｃｍ〕 圧力：０．２〔Ｔｏｒｒ〕 基板温度：２５０〔℃〕 高周波パワー：１００〔Ｗ〕 のプラズマ雰囲気に曝し、ソース電極２Ｓ及びドレイン
電極２ＤにＰを被着させる。この際、酸素（Ｏ）のパー
ジに前記，，に記述したような対策を採らなけれ
ば、透明絶縁性基板１の表面には、（Ｐ＋Ｏ）が被着さ
れる。
【００４１】（２） 次いで、 Ｈ2 ：２００〔ｓｃｃｍ〕 圧力：０．５〔Ｔｏｒｒ〕 基板温度：２５０〔℃〕 高周波パワー：２００〔Ｗ〕 時間：約１〔分〕 の条件でＨ2 プラズマに曝す。
【００４２】このようにすると、ソース電極２Ｓ及びド
レイン電極２Ｄ間の透明絶縁性基板１上に被着されたＰ
の存在比を１〔％〕以下にすることが可能である。ここ
で、Ｈ2 プラズマに曝した場合、（Ｐ＋Ｏ）は良好に除
去されるが、（Ｐ＋Ｉｎ）は除去されない。従って、ソ
ース電極２Ｓ及びドレイン電極２Ｄ上に被着されたＰ
は、そのままの状態を維持するものである。
レイン電極２Ｄ間の透明絶縁性基板１上に被着されたＰ
の存在比を１〔％〕以下にすることが可能である。ここ
で、Ｈ2 プラズマに曝した場合、（Ｐ＋Ｏ）は良好に除
去されるが、（Ｐ＋Ｉｎ）は除去されない。従って、ソ
ース電極２Ｓ及びドレイン電極２Ｄ上に被着されたＰ
は、そのままの状態を維持するものである。
【００４３】（３） 次いで、Ｐ−ＣＶＤ法を適用し、 ２０〔％〕ＳｉＨ4 ／Ｈ2 ：２００〔ｓｃｃｍ〕 圧力：０．５〔Ｔｏｒｒ〕 基板温度：２５０〔℃〕 高周波パワー：５０〔Ｗ〕 の条件で、厚さ例えば５００〔Å〕のａ−Ｓｉ：Ｈから
なる動作半導体層４を成長する。
なる動作半導体層４を成長する。
【００４４】このａ−Ｓｉ：Ｈの成長段階で、ＩＴＯ膜
からなるソース電極２Ｓ及びドレイン電極２Ｄ上に被着
しているＰはａ−Ｓｉ：Ｈ中に取り込まれ、ソース電極
２Ｓ並びにドレイン電極２Ｄと接している界面には、ｎ
+ −ａ−Ｓｉからなるオーミック・コンタクト層３が生
成され、そして、この場合には、ソース電極２Ｓ並びに
ドレイン電極２Ｄ間の透明絶縁性基板１上には、Ｐの被
着が殆どないことから、そこに導電性部分が生成される
ことはない。
からなるソース電極２Ｓ及びドレイン電極２Ｄ上に被着
しているＰはａ−Ｓｉ：Ｈ中に取り込まれ、ソース電極
２Ｓ並びにドレイン電極２Ｄと接している界面には、ｎ
+ −ａ−Ｓｉからなるオーミック・コンタクト層３が生
成され、そして、この場合には、ソース電極２Ｓ並びに
ドレイン電極２Ｄ間の透明絶縁性基板１上には、Ｐの被
着が殆どないことから、そこに導電性部分が生成される
ことはない。
【００４５】（４） 次いで、同じくＰ−ＣＶＤ法を適
用し、 ２０〔％〕ＳｉＨ4 ／Ｈ2 ：２００〔ｓｃｃｍ〕 ＮＨ3 ：４５０〔ｓｃｃｍ〕 圧力：１．０〔Ｔｏｒｒ〕 基板温度：２５０〔℃〕 高周波パワー：５０〔Ｗ〕 なる条件で、厚さ例えば３０００〔Å〕のＳｉＮx から
なるゲート絶縁膜５を連続成長する。
用し、 ２０〔％〕ＳｉＨ4 ／Ｈ2 ：２００〔ｓｃｃｍ〕 ＮＨ3 ：４５０〔ｓｃｃｍ〕 圧力：１．０〔Ｔｏｒｒ〕 基板温度：２５０〔℃〕 高周波パワー：５０〔Ｗ〕 なる条件で、厚さ例えば３０００〔Å〕のＳｉＮx から
なるゲート絶縁膜５を連続成長する。
【００４６】（５） この後、通常の技法を適用して完
成させる。このようにして得られたスタガ型ＴＦＴに於
けるオフ電流の値は、実用上の目安である１×１０-13
〔Ａ〕以下となることは云うまでもない。
成させる。このようにして得られたスタガ型ＴＦＴに於
けるオフ電流の値は、実用上の目安である１×１０-13
〔Ａ〕以下となることは云うまでもない。
【００４７】本発明に於ける第二実施例を説明する。平
行平板型Ｐ−ＣＶＤ装置を用いてＰの被着を行って、ａ
−Ｓｉからなる動作半導体層４の形成と同時にｎ+ ａ−
Ｓｉからなるオーミック・コンタクト層３の生成を行う
際、先ず、
行平板型Ｐ−ＣＶＤ装置を用いてＰの被着を行って、ａ
−Ｓｉからなる動作半導体層４の形成と同時にｎ+ ａ−
Ｓｉからなるオーミック・コンタクト層３の生成を行う
際、先ず、
【００４８】（１） ＩＴＯ膜からなるソース電極２Ｓ
及びドレイン電極２Ｄが形成された透明絶縁性基板１を
平行平板型Ｐ−ＣＶＤ装置内にセットし、 １〔％〕ＰＨ3 ／Ａｒ：２００〔ｓｃｃｍ〕 圧力：０．２〔Ｔｏｒｒ〕 基板温度：２５０〔℃〕 高周波パワー：１００〔Ｗ〕 のプラズマ雰囲気に曝し、ソース電極２Ｓ及びドレイン
電極２ＤにＰを被着させる。
及びドレイン電極２Ｄが形成された透明絶縁性基板１を
平行平板型Ｐ−ＣＶＤ装置内にセットし、 １〔％〕ＰＨ3 ／Ａｒ：２００〔ｓｃｃｍ〕 圧力：０．２〔Ｔｏｒｒ〕 基板温度：２５０〔℃〕 高周波パワー：１００〔Ｗ〕 のプラズマ雰囲気に曝し、ソース電極２Ｓ及びドレイン
電極２ＤにＰを被着させる。
【００４９】（２） 次いで、 基板温度：３５０〔℃〕 時間：約３０〔分〕 の条件で加熱処理を施す。
【００５０】このようにすると、ソース電極２Ｓ及びド
レイン電極２Ｄ間の透明絶縁性基板１上に被着された
（Ｐ＋Ｏ）は昇華するので、第一実施例と同様、その存
在比を１〔％〕以下に抑えることが可能である。尚、こ
の加熱処理を施した場合、（Ｐ＋Ｉｎ）は昇華しないの
で、ソース電極２Ｓとドレイン電極２Ｄ上に被着された
Ｐは、そのままの状態を維持するものである。
レイン電極２Ｄ間の透明絶縁性基板１上に被着された
（Ｐ＋Ｏ）は昇華するので、第一実施例と同様、その存
在比を１〔％〕以下に抑えることが可能である。尚、こ
の加熱処理を施した場合、（Ｐ＋Ｉｎ）は昇華しないの
で、ソース電極２Ｓとドレイン電極２Ｄ上に被着された
Ｐは、そのままの状態を維持するものである。
【００５１】（３） 次いで、Ｐ−ＣＶＤ法を適用し、 ２０〔％〕ＳｉＨ4 ／Ｈ2 ：２００〔ｓｃｃｍ〕 圧力：０．５〔Ｔｏｒｒ〕 基板温度：２５０〔℃〕 高周波パワー：５０〔Ｗ〕 の条件で、厚さ例えば５００〔Å〕のａ−Ｓｉ：Ｈから
なる動作半導体層４を成長する。
なる動作半導体層４を成長する。
【００５２】このａ−Ｓｉ：Ｈの成長段階で、ＩＴＯ膜
からなるソース電極２Ｓ及びドレイン電極２Ｄ上に被着
しているＰはａ−Ｓｉ：Ｈ中に取り込まれ、ソース電極
２Ｓ及びドレイン電極２Ｄと接している界面には、ｎ+
ａ−Ｓｉからなるオーミック・コンタクト層３が生成さ
れ、そして、この場合、ソース電極２Ｓ及びドレイン電
極２Ｄ間の透明絶縁性基板１上には、Ｐの被着が殆どな
いことから、そこに導電性部分が生成されることはな
い。
からなるソース電極２Ｓ及びドレイン電極２Ｄ上に被着
しているＰはａ−Ｓｉ：Ｈ中に取り込まれ、ソース電極
２Ｓ及びドレイン電極２Ｄと接している界面には、ｎ+
ａ−Ｓｉからなるオーミック・コンタクト層３が生成さ
れ、そして、この場合、ソース電極２Ｓ及びドレイン電
極２Ｄ間の透明絶縁性基板１上には、Ｐの被着が殆どな
いことから、そこに導電性部分が生成されることはな
い。
【００５３】（４） 次いで、同じくＰ−ＣＶＤ法を適
用し、 ２０〔％〕ＳｉＨ4 ／Ｈ2 ：２００〔ｓｃｃｍ〕 ＮＨ3 ：４５０〔ｓｃｃｍ〕 圧力：１．０〔Ｔｏｒｒ〕 基板温度：２５０〔℃〕 高周波パワー：５０〔Ｗ〕 なる条件で、厚さ例えば３０００〔Å〕のＳｉＮx から
なるゲート絶縁膜５を連続成長する。
用し、 ２０〔％〕ＳｉＨ4 ／Ｈ2 ：２００〔ｓｃｃｍ〕 ＮＨ3 ：４５０〔ｓｃｃｍ〕 圧力：１．０〔Ｔｏｒｒ〕 基板温度：２５０〔℃〕 高周波パワー：５０〔Ｗ〕 なる条件で、厚さ例えば３０００〔Å〕のＳｉＮx から
なるゲート絶縁膜５を連続成長する。
【００５４】（５） この後、通常の技法を適用して完
成させる。このようにして得られたスタガ型ＴＦＴに於
けるオフ電流の値は、第一実施例と同様、実用上の目安
である１×１０-13 〔Ａ〕以下となる。
成させる。このようにして得られたスタガ型ＴＦＴに於
けるオフ電流の値は、第一実施例と同様、実用上の目安
である１×１０-13 〔Ａ〕以下となる。
【００５５】ところで、前記何れの実施例に於いても、
透明絶縁性基板１はＳｉＯ2 からなっているものとして
説明されているが、実際には、その材料に由来する問題
が存在することは前記した通りである。即ち、ＳｉＯ2
からなる透明絶縁性基板１をＰＨ3 ／Ａｒプラズマ処理
を行った場合、イオン性分子が衝突することでＳｉＯ2
に於けるＳｉと酸素（Ｏ）との結合が切れ、遊離した酸
素（Ｏ）がＰと結合する現象が現れる。
透明絶縁性基板１はＳｉＯ2 からなっているものとして
説明されているが、実際には、その材料に由来する問題
が存在することは前記した通りである。即ち、ＳｉＯ2
からなる透明絶縁性基板１をＰＨ3 ／Ａｒプラズマ処理
を行った場合、イオン性分子が衝突することでＳｉＯ2
に於けるＳｉと酸素（Ｏ）との結合が切れ、遊離した酸
素（Ｏ）がＰと結合する現象が現れる。
【００５６】本発明に於ける第三実施例は、そのような
ＰＨ3 ／Ａｒプラズマ処理時に於けるＳｉＯ2 のダメー
ジに対処することができる。即ち、ＳｉＯ2 からなる透
明絶縁性基板１をＰＨ3 ／Ａｒプラズマに曝す際、イオ
ン性元素の直接被爆を受けることがないμ波−ＣＶＤ装
置、或いはプラズマの発生場所と基板装着場所とが隔離
されているリモート・プラズマＣＶＤ装置、或いはＰＨ
3 ／Ａｒをレーザ光などで分解する光ＣＶＤ装置に依
り、ＰＨ3 のラジカル種のみを用いて処理することで、
ソース電極２Ｓ及びドレイン電極２Ｄ間の透明絶縁性基
板１を構成するＳｉＯ2 にダメージを与えないようにす
る。
ＰＨ3 ／Ａｒプラズマ処理時に於けるＳｉＯ2 のダメー
ジに対処することができる。即ち、ＳｉＯ2 からなる透
明絶縁性基板１をＰＨ3 ／Ａｒプラズマに曝す際、イオ
ン性元素の直接被爆を受けることがないμ波−ＣＶＤ装
置、或いはプラズマの発生場所と基板装着場所とが隔離
されているリモート・プラズマＣＶＤ装置、或いはＰＨ
3 ／Ａｒをレーザ光などで分解する光ＣＶＤ装置に依
り、ＰＨ3 のラジカル種のみを用いて処理することで、
ソース電極２Ｓ及びドレイン電極２Ｄ間の透明絶縁性基
板１を構成するＳｉＯ2 にダメージを与えないようにす
る。
【００５７】このようにすれば、ＳｉＯ2 から酸素
（Ｏ）が遊離することはないから、透明絶縁性基板１に
対するＰの被着は起こらない。従って、この後、前記他
の実施例と同様にして、スタガ型ＴＦＴを完成させれば
良い。この第三実施例は、第一実施例や第二実施例と併
用すると有効であり、若し、平行平板型プラズマＣＶＤ
装置に対し、外部から酸素（Ｏ）の供給がある場合に
は、単独で所期の目的を達成することは不可能である。
（Ｏ）が遊離することはないから、透明絶縁性基板１に
対するＰの被着は起こらない。従って、この後、前記他
の実施例と同様にして、スタガ型ＴＦＴを完成させれば
良い。この第三実施例は、第一実施例や第二実施例と併
用すると有効であり、若し、平行平板型プラズマＣＶＤ
装置に対し、外部から酸素（Ｏ）の供給がある場合に
は、単独で所期の目的を達成することは不可能である。
【００５８】また、オフ電流の制限が厳しいスタガ型Ｔ
ＦＴを製造する場合には、時間や手間が掛かっても、前
記，，に記述したような手段を施した後、更に、
第一実施例乃至第三実施例に見られる手段を講ずること
が有効である。
ＦＴを製造する場合には、時間や手間が掛かっても、前
記，，に記述したような手段を施した後、更に、
第一実施例乃至第三実施例に見られる手段を講ずること
が有効である。
【００５９】
【発明の効果】本発明に依るスタガ型ＴＦＴの製造方法
では、透明絶縁性基板上にソース電極及びドレイン電極
を形成し、三族或いは五族の元素を含むプラズマに曝す
か、又は、それ等元素のラジカル種に曝してソース電極
及びドレイン電極上に三族或いは五族の元素を被着さ
せ、還元性ガスのプラズマに曝すか、又は、加熱して透
明絶縁性基板上の三族或いは五族の元素を除去してから
動作半導体層を形成すると共に三族或いは五族の元素を
動作半導体層中に混入してオーミック・コンタクト層を
生成させ、動作半導体層上にゲート絶縁膜を形成してか
らゲート電極を形成して完成させるようにしている。
では、透明絶縁性基板上にソース電極及びドレイン電極
を形成し、三族或いは五族の元素を含むプラズマに曝す
か、又は、それ等元素のラジカル種に曝してソース電極
及びドレイン電極上に三族或いは五族の元素を被着さ
せ、還元性ガスのプラズマに曝すか、又は、加熱して透
明絶縁性基板上の三族或いは五族の元素を除去してから
動作半導体層を形成すると共に三族或いは五族の元素を
動作半導体層中に混入してオーミック・コンタクト層を
生成させ、動作半導体層上にゲート絶縁膜を形成してか
らゲート電極を形成して完成させるようにしている。
【００６０】前記構成を採ることに依り、ソース電極並
びにドレイン電極間に表出されている透明絶縁性基板上
に於けるＰの存在比を１〔％〕以下にすることができ、
従って、実用上で支障を来すようなオフ電流を流すｎ−
ａ−Ｓｉ：Ｈが生成されることはなくなり、オン・オフ
比は充分に高くなるので、液晶ディスプレイに用いた場
合には、その表示特性は良好なものとなり、製造歩留り
は向上する。
びにドレイン電極間に表出されている透明絶縁性基板上
に於けるＰの存在比を１〔％〕以下にすることができ、
従って、実用上で支障を来すようなオフ電流を流すｎ−
ａ−Ｓｉ：Ｈが生成されることはなくなり、オン・オフ
比は充分に高くなるので、液晶ディスプレイに用いた場
合には、その表示特性は良好なものとなり、製造歩留り
は向上する。
【図１】ソース電極及びドレイン電極間の透明絶縁性基
板上に於けるＰの有無に起因するＴＦＴ特性の変化を説
明する為の線図である。
板上に於けるＰの有無に起因するＴＦＴ特性の変化を説
明する為の線図である。
【図２】１〔％〕ＰＨ3 ／Ａｒ雰囲気に曝した後にＸ線
光電子分光法（ＸＰＳ）を適用して得られたＳｉＯ2 か
らなる透明絶縁性基板上に於けるＰの光電子スペクトル
を表す線図である。
光電子分光法（ＸＰＳ）を適用して得られたＳｉＯ2 か
らなる透明絶縁性基板上に於けるＰの光電子スペクトル
を表す線図である。
【図３】従来例を解説する為の工程要所に於けるスタガ
型ＴＦＴを表す要部切断側面図である。
型ＴＦＴを表す要部切断側面図である。
【図４】従来例を解説する為の工程要所に於けるスタガ
型ＴＦＴを表す要部切断側面図である。
型ＴＦＴを表す要部切断側面図である。
【図５】従来例を解説する為の工程要所に於けるスタガ
型ＴＦＴを表す要部切断側面図である。
型ＴＦＴを表す要部切断側面図である。
【図６】従来例を解説する為の工程要所に於けるスタガ
型ＴＦＴを表す要部切断側面図である。
型ＴＦＴを表す要部切断側面図である。
【図７】従来の技術に於ける問題点を説明する為のスタ
ガ型ＴＦＴを表す要部切断側面図である。
ガ型ＴＦＴを表す要部切断側面図である。
１ 透明絶縁性基板 ２Ｓ ソース電極 ２Ｄ ドレイン電極 ３ オーミック・コンタクト層 ４ 動作半導体層 ５ ゲート絶縁膜 ６ ゲート電極
フロントページの続き (72)発明者 筧 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭62−81064（ＪＰ，Ａ) 特開 昭59−181064（ＪＰ，Ａ) 特開 平４−334065（ＪＰ，Ａ) 特開 平４−213430（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/1368
Claims (3)
- 【請求項１】透明絶縁性基板上にチャネル領域が形成さ
れるべき間隙を維持して各エッジが対向するソース電極
及びドレイン電極を形成する工程と、 次いで、三族或いは五族の元素を含むプラズマに曝して
前記ソース電極及び前記ドレイン電極上に三族或いは五
族の元素を被着させる工程と、 次いで、還元性ガスのプラズマに曝して透明絶縁性基板
上の三族或いは五族の元素を除去してから動作半導体層
を積層形成すると共に前記ソース電極及び前記ドレイン
電極に被着された三族或いは五族の元素を前記動作半導
体層中に混入してオーミック・コンタクト層を生成させ
る工程と次いで、前記動作半導体層上にゲート絶縁膜を
積層形成してからゲート電極を形成して完成させる工程
とが含まれてなることを特徴とするスタガ型薄膜トラン
ジスタの製造方法。 - 【請求項２】透明絶縁性基板上にチャネル領域が形成さ
れるべき間隙を維持して各エッジが対向するソース電極
及びドレイン電極を形成する工程と、 次いで、三族或いは五族の元素を含むプラズマに曝して
前記ソース電極及び前記ドレイン電極上に三族或いは五
族の元素を被着させる工程と、 次いで、透明絶縁性基板上の三族或いは五族の元素を除
去することが可能な温度に加熱する工程と、 次いで、動作半導体層を積層形成すると共に前記ソース
電極及び前記ドレイン電極に被着された三族或いは五族
の元素を前記動作半導体層中に混入してオーミック・コ
ンタクト層を生成させる工程と次いで、前記動作半導体
層上にゲート絶縁膜を積層形成してからゲート電極を形
成して完成させる工程とが含まれてなることを特徴とす
るスタガ型薄膜トランジスタの製造方法。 - 【請求項３】酸素（Ｏ）を含む材料からなっている透明
絶縁性基板上にチャネル領域が形成されるべき間隙を維
持して各エッジが対向するソース電極及びドレイン電極
を形成する工程と、 次いで、三族元素或いは五族元素のラジカル種のみを用
いて前記ソース電極及び前記ドレイン電極上に三族或い
は五族の元素を被着させる工程と、 次いで、動作半導体層を積層形成すると共に前記ソース
電極及び前記ドレイン電極に被着された三族或いは五族
の元素を前記動作半導体層中に混入してオーミック・コ
ンタクト層を生成させる工程と次いで、前記動作半導体
層上にゲート絶縁膜を積層形成してからゲート電極を形
成して完成させる工程とが含まれてなることを特徴とす
るスタガ型薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14571592A JP3149041B2 (ja) | 1992-06-05 | 1992-06-05 | スタガ型薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14571592A JP3149041B2 (ja) | 1992-06-05 | 1992-06-05 | スタガ型薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343427A JPH05343427A (ja) | 1993-12-24 |
| JP3149041B2 true JP3149041B2 (ja) | 2001-03-26 |
Family
ID=15391456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14571592A Expired - Lifetime JP3149041B2 (ja) | 1992-06-05 | 1992-06-05 | スタガ型薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149041B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE602004006620T2 (de) * | 2003-05-20 | 2008-01-24 | Polymer Vision Ltd. | Eine fet anordnung und eine methode zur herstellung einer fet anordnung |
-
1992
- 1992-06-05 JP JP14571592A patent/JP3149041B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05343427A (ja) | 1993-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100327086B1 (ko) | 박막 반도체 장치의 제조방법, 박막 반도체 장치,액정표시장치 및 전자기기 | |
| JP2762968B2 (ja) | 電界効果型薄膜トランジスタの製造方法 | |
| JP3146113B2 (ja) | 薄膜トランジスタの製造方法および液晶表示装置 | |
| KR20120028247A (ko) | 박막 트랜지스터 | |
| US6146929A (en) | Method for manufacturing semiconductor device using multiple steps continuously without exposing substrate to the atmosphere | |
| JPH0640550B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH09197435A (ja) | 液晶表示装置、及びその製造方法 | |
| JP3149041B2 (ja) | スタガ型薄膜トランジスタの製造方法 | |
| JPH09139503A (ja) | 逆スタガ型薄膜トランジスタおよびその製造方法と、それを用いた液晶表示装置 | |
| JP3593363B2 (ja) | 半導体薄膜を具備するアクティブマトリックス型液晶表示装置の製造方法 | |
| JP2002299238A (ja) | 多結晶性半導体薄膜の形成方法、及び半導体装置の製造方法 | |
| JP2002294451A (ja) | 多結晶性半導体薄膜の形成方法、半導体装置の製造方法、並びにこれらの方法の実施に使用する装置 | |
| JP3204735B2 (ja) | 水素化アモルファスシリコン薄膜トランジスタの製造方法 | |
| JP2002299265A (ja) | 多結晶性半導体薄膜の形成方法及び半導体装置の製造方法 | |
| JP2002151693A (ja) | ボトムゲート薄膜トランジスタとその製造方法およびエッチング装置と窒化装置 | |
| JP3452679B2 (ja) | 薄膜トランジスタの製造方法、薄膜トランジスタおよび液晶表示装置 | |
| JPH07283147A (ja) | 薄膜形成方法 | |
| JP3055782B2 (ja) | 薄膜トランジスタの製造方 | |
| JP2002293687A (ja) | 多結晶性ダイヤモンド薄膜及びその形成方法、半導体装置及びその製造方法、これらの方法の実施に使用する装置、並びに電気光学装置 | |
| JP2002198311A (ja) | 多結晶性半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置 | |
| JPH05343685A (ja) | シリコン薄膜トランジスタの製造方法 | |
| JPS5965479A (ja) | 薄膜トランジスタとその製造方法 | |
| JPH07297404A (ja) | 薄膜トランジスタの製造方法 | |
| JP4248987B2 (ja) | アレイ基板の製造方法 | |
| JPH05144841A (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001121 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080119 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100119 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120119 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130119 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130119 Year of fee payment: 12 |