JPH07283147A - 薄膜形成方法 - Google Patents
薄膜形成方法Info
- Publication number
- JPH07283147A JPH07283147A JP7673794A JP7673794A JPH07283147A JP H07283147 A JPH07283147 A JP H07283147A JP 7673794 A JP7673794 A JP 7673794A JP 7673794 A JP7673794 A JP 7673794A JP H07283147 A JPH07283147 A JP H07283147A
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- cleaning
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Abstract
(57)【要約】
【目的】 薄膜トランジスタなどの薄膜を効率よく成膜
することを目的とする。 【構成】 プラズマエッチングによりクリーニング可能
な複数の反応室１３〜１６を備える枚葉式プラズマ成膜
装置を用い、複数の反応室においてそれぞれ一定数の基
板上に成膜をおこなったのちに周期的に反応室のクリー
ニングをおこない、複数の反応室を使用して同一基板上
に異なる種類の膜を積層形成する薄膜形成方法におい
て、反応室のクリーニングの周期を規定する成膜基板の
枚数を成膜する薄膜の種類により異ならしめた。 【効果】 装置全体の積層形成のスループットを向上さ
せることができる。
することを目的とする。 【構成】 プラズマエッチングによりクリーニング可能
な複数の反応室１３〜１６を備える枚葉式プラズマ成膜
装置を用い、複数の反応室においてそれぞれ一定数の基
板上に成膜をおこなったのちに周期的に反応室のクリー
ニングをおこない、複数の反応室を使用して同一基板上
に異なる種類の膜を積層形成する薄膜形成方法におい
て、反応室のクリーニングの周期を規定する成膜基板の
枚数を成膜する薄膜の種類により異ならしめた。 【効果】 装置全体の積層形成のスループットを向上さ
せることができる。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜形成方法に係
り、特にアクティブマトリックス型液晶表示素子のスイ
ッチング素子として用いられる薄膜トランジスタの製造
に有効な薄膜形成方法に関する。
り、特にアクティブマトリックス型液晶表示素子のスイ
ッチング素子として用いられる薄膜トランジスタの製造
に有効な薄膜形成方法に関する。
【０００２】
【従来の技術】液晶を用いた表示素子は、テレビ表示や
グラフィックディスプレイなどを指向した大容量、高密
度化の点から、たとえばラビングによる配向処理が施さ
れた２枚の基板を、配向方向が互いに９０°をなすよう
に平行に対向配置し、この対向基板間にネマチックタイ
プの液晶組成物を挟持させた、いわゆるツイストネマチ
ック型（ＴＮ型）のアクティブマトリックス型液晶表示
素子が注目されている。このアクティブマトリックス型
液晶表示素子では、クロストークのない高コントラスト
の表示が得られるように各画素の駆動および制御を半導
体スイッチング素子でおこなう方式が採用されている。
その半導体スイッチング素子としては、透過型の表示が
可能であり、また大面積化が容易であるなどの理由か
ら、透明絶縁基板上に形成された非晶質シリコン（ａ−
Ｓi ）系の薄膜トランジスタ（ＴＦＴ）が用いられてい
る。しかもこのａ−Ｓi 系のＴＦＴには、活性層である
ａ−Ｓi 膜を挟んで、下層にゲート電極、上層にソース
電極およびドレイン電極を配置した逆スタガード構造が
多く用いられている。
グラフィックディスプレイなどを指向した大容量、高密
度化の点から、たとえばラビングによる配向処理が施さ
れた２枚の基板を、配向方向が互いに９０°をなすよう
に平行に対向配置し、この対向基板間にネマチックタイ
プの液晶組成物を挟持させた、いわゆるツイストネマチ
ック型（ＴＮ型）のアクティブマトリックス型液晶表示
素子が注目されている。このアクティブマトリックス型
液晶表示素子では、クロストークのない高コントラスト
の表示が得られるように各画素の駆動および制御を半導
体スイッチング素子でおこなう方式が採用されている。
その半導体スイッチング素子としては、透過型の表示が
可能であり、また大面積化が容易であるなどの理由か
ら、透明絶縁基板上に形成された非晶質シリコン（ａ−
Ｓi ）系の薄膜トランジスタ（ＴＦＴ）が用いられてい
る。しかもこのａ−Ｓi 系のＴＦＴには、活性層である
ａ−Ｓi 膜を挟んで、下層にゲート電極、上層にソース
電極およびドレイン電極を配置した逆スタガード構造が
多く用いられている。
【０００３】従来、このａ−Ｓi 系のＴＦＴの窒化シリ
コン（Ｓi Ｎx ）膜、ａ−Ｓi 膜、燐（Ｐ）ドープａ−
Ｓi 膜などは、一度に６〜８枚のガラス絶縁基板をトレ
イに搭載し、このトレイを搬送して連続処理するインラ
イン式プラズマＣＶＤ装置により形成されている。
コン（Ｓi Ｎx ）膜、ａ−Ｓi 膜、燐（Ｐ）ドープａ−
Ｓi 膜などは、一度に６〜８枚のガラス絶縁基板をトレ
イに搭載し、このトレイを搬送して連続処理するインラ
イン式プラズマＣＶＤ装置により形成されている。
【０００４】
【発明が解決しようとする課題】上記のように、アクテ
ィブマトリックス型液晶表示素子は、半導体スイッチン
グ素子としてａ−Ｓi 系のＴＦＴが用いられている。従
来、このａ−Ｓi 系のＴＦＴのＳi Ｎx 膜、ａ−Ｓi
膜、Ｐドープａ−Ｓi 膜などは、一度に６〜８枚のガラ
ス絶縁基板を搭載したトレイを搬送して連続処理するイ
ンライン式プラズマＣＶＤ装置により形成されている。
しかしこのインライン式プラズマＣＶＤ装置は、量産性
にはすぐれているが、装置が巨大で大きな設置スペース
が必要である。また搬送トレイにも膜が付着し、この付
着膜が剥がれてパーティクルの原因となり、歩留を低下
させる。さらに装置内壁に付着した膜の剥がれを防止す
るために、定期的に装置を冷却して、クリーニングをお
こなう必要があるため、装置の稼働率が低い、などの問
題がある。
ィブマトリックス型液晶表示素子は、半導体スイッチン
グ素子としてａ−Ｓi 系のＴＦＴが用いられている。従
来、このａ−Ｓi 系のＴＦＴのＳi Ｎx 膜、ａ−Ｓi
膜、Ｐドープａ−Ｓi 膜などは、一度に６〜８枚のガラ
ス絶縁基板を搭載したトレイを搬送して連続処理するイ
ンライン式プラズマＣＶＤ装置により形成されている。
しかしこのインライン式プラズマＣＶＤ装置は、量産性
にはすぐれているが、装置が巨大で大きな設置スペース
が必要である。また搬送トレイにも膜が付着し、この付
着膜が剥がれてパーティクルの原因となり、歩留を低下
させる。さらに装置内壁に付着した膜の剥がれを防止す
るために、定期的に装置を冷却して、クリーニングをお
こなう必要があるため、装置の稼働率が低い、などの問
題がある。
【０００５】ところで、半導体素子製造の分野では、ト
レイを用いることなく基板のみを搬送し、一つの反応室
で１度に１枚の基板を処理する枚葉プロセスが主流とな
っている。通常この枚葉プロセスでは、成膜とプラズマ
エッチングによる反応室のクリーニングとを交互に周期
的におこなっている。
レイを用いることなく基板のみを搬送し、一つの反応室
で１度に１枚の基板を処理する枚葉プロセスが主流とな
っている。通常この枚葉プロセスでは、成膜とプラズマ
エッチングによる反応室のクリーニングとを交互に周期
的におこなっている。
【０００６】そこで、近年、大型ガラス絶縁基板を用い
るａ−Ｓi 系のＴＦＴの製造に、この枚葉プロセスを導
入する開発が進められている。この枚葉プロセスでは、
処理装置が小型化でき、設置スペースを小さくすること
が可能である。またトレイを用いることなく基板のみを
搬送することにより、パーティクルの発生を抑制でき
る。さらにプラズマエッチングにより反応室をクリーニ
ングすることにより、パーティクルを低減できるばかり
でなく、装置の稼働率の大幅な向上が見込まれる。
るａ−Ｓi 系のＴＦＴの製造に、この枚葉プロセスを導
入する開発が進められている。この枚葉プロセスでは、
処理装置が小型化でき、設置スペースを小さくすること
が可能である。またトレイを用いることなく基板のみを
搬送することにより、パーティクルの発生を抑制でき
る。さらにプラズマエッチングにより反応室をクリーニ
ングすることにより、パーティクルを低減できるばかり
でなく、装置の稼働率の大幅な向上が見込まれる。
【０００７】ところで、ａ−Ｓi 系のＴＦＴの主要構造
の一つに、ゲート絶縁膜、真性ａ−Ｓi 膜、Ｐドープａ
−Ｓi 膜を、チャネル保護膜を用いることなく連続形成
するタイプがある。このようなＴＦＴの真性ａ−Ｓi 膜
およびＰドープａ−Ｓi 膜の成膜は、真性ａ−Ｓi 膜の
Ｐ汚染を防ぐため、それぞれ別の反応室で成膜する必要
がある。したがって枚葉式プラズマＣＶＤ装置でゲート
絶縁膜、真性ａ−Ｓi膜、Ｐドープａ−Ｓi 膜を連続し
て積層形成する場合、最も効率的な形成方法としては、
ゲート絶縁膜と真性ａ−Ｓi 膜とを同一反応室で連続し
て成膜したのち、別の反応室でＰドープａ−Ｓi 膜を成
膜するようにするとよい。この場合、この種のＴＦＴ
は、真性ａ−Ｓi 膜は、０．３μm 程度の膜厚が必要で
あり、これに対して、Ｐドープａ−Ｓi 膜の膜厚は、
０．０５μm 程度と薄い。したがって枚葉式プラズマＣ
ＶＤ装置に複数の反応室を設け、そのうち、多くの反応
室をゲート絶縁膜と真性ａ−Ｓi 膜の成膜に割当て、そ
れよりも少ない反応室をＰドープａ−Ｓi 膜の成膜に割
当てることにより、枚葉式プラズマＣＶＤ装置の稼働率
を向上させることができる。
の一つに、ゲート絶縁膜、真性ａ−Ｓi 膜、Ｐドープａ
−Ｓi 膜を、チャネル保護膜を用いることなく連続形成
するタイプがある。このようなＴＦＴの真性ａ−Ｓi 膜
およびＰドープａ−Ｓi 膜の成膜は、真性ａ−Ｓi 膜の
Ｐ汚染を防ぐため、それぞれ別の反応室で成膜する必要
がある。したがって枚葉式プラズマＣＶＤ装置でゲート
絶縁膜、真性ａ−Ｓi膜、Ｐドープａ−Ｓi 膜を連続し
て積層形成する場合、最も効率的な形成方法としては、
ゲート絶縁膜と真性ａ−Ｓi 膜とを同一反応室で連続し
て成膜したのち、別の反応室でＰドープａ−Ｓi 膜を成
膜するようにするとよい。この場合、この種のＴＦＴ
は、真性ａ−Ｓi 膜は、０．３μm 程度の膜厚が必要で
あり、これに対して、Ｐドープａ−Ｓi 膜の膜厚は、
０．０５μm 程度と薄い。したがって枚葉式プラズマＣ
ＶＤ装置に複数の反応室を設け、そのうち、多くの反応
室をゲート絶縁膜と真性ａ−Ｓi 膜の成膜に割当て、そ
れよりも少ない反応室をＰドープａ−Ｓi 膜の成膜に割
当てることにより、枚葉式プラズマＣＶＤ装置の稼働率
を向上させることができる。
【０００８】しかしこのようにすると、ゲート絶縁膜お
よび真性ａ−Ｓi 膜の成膜とのバランスにより、Ｐドー
プａ−Ｓi 膜については、数少ない反応室を多数の基板
を処理しなければならず、プラズマエッチングによる反
応室のクリーニングをゲート絶縁膜および真性ａ−Ｓi
膜を成膜する反応室の基板の処理枚数と同じ頻度でおこ
なっていては、装置の稼働率が低下し、生産に支障をき
たす。
よび真性ａ−Ｓi 膜の成膜とのバランスにより、Ｐドー
プａ−Ｓi 膜については、数少ない反応室を多数の基板
を処理しなければならず、プラズマエッチングによる反
応室のクリーニングをゲート絶縁膜および真性ａ−Ｓi
膜を成膜する反応室の基板の処理枚数と同じ頻度でおこ
なっていては、装置の稼働率が低下し、生産に支障をき
たす。
【０００９】この発明は、上記問題点に鑑みてなされた
ものであり、枚葉式プラズマＣＶＤ装置（枚葉式プラズ
マ成膜装置）を用いて、薄膜トランジスタなどを構成す
る薄膜を効率よく成膜できる薄膜形成方法を得ることを
目的とする。
ものであり、枚葉式プラズマＣＶＤ装置（枚葉式プラズ
マ成膜装置）を用いて、薄膜トランジスタなどを構成す
る薄膜を効率よく成膜できる薄膜形成方法を得ることを
目的とする。
【００１０】
【課題を解決するための手段】プラズマエッチングによ
りクリーニング可能な複数の反応室を備える枚葉式プラ
ズマ成膜装置を用い、その複数の反応室においてそれぞ
れ一定数の基板上に成膜をおこなったのちに周期的に反
応室のクリーニングをおこない、複数の反応室を使用し
て同一基板上に異なる種類の薄膜を積層形成する薄膜形
成方法において、反応室のクリーニングの周期を規定す
る成膜基板の枚数を成膜する薄膜の種類により異ならし
めた。
りクリーニング可能な複数の反応室を備える枚葉式プラ
ズマ成膜装置を用い、その複数の反応室においてそれぞ
れ一定数の基板上に成膜をおこなったのちに周期的に反
応室のクリーニングをおこない、複数の反応室を使用し
て同一基板上に異なる種類の薄膜を積層形成する薄膜形
成方法において、反応室のクリーニングの周期を規定す
る成膜基板の枚数を成膜する薄膜の種類により異ならし
めた。
【００１１】また、同一基板上に膜厚の異なる複数種類
の薄膜を積層形成する場合、反応室のクリーニングの周
期を規定する成膜基板の枚数を膜厚の厚い膜を成膜する
場合に対して膜厚の薄い膜を成膜する場合に多くした。
の薄膜を積層形成する場合、反応室のクリーニングの周
期を規定する成膜基板の枚数を膜厚の厚い膜を成膜する
場合に対して膜厚の薄い膜を成膜する場合に多くした。
【００１２】さらに、膜厚の薄い膜を成膜する反応室数
に対して膜厚の厚い膜を成膜する反応室数を多くした。
に対して膜厚の厚い膜を成膜する反応室数を多くした。
【００１３】
【作用】上記のように、プラズマエッチングによりクリ
ーニング可能な複数の反応室を備える枚葉式プラズマ成
膜装置を用いて、同一基板上に異なる種類の薄膜を積層
形成する場合、あるいは同一基板上に膜厚の異なる複数
種類の薄膜を積層形成する場合、たとえばａ−Ｓi 系の
ＴＦＴの真性ａ−Ｓi 膜とＰドープａ−Ｓi 膜を異なる
反応室で成膜する場合、真性ａ−Ｓi 膜を成膜する反応
室のクリーニングするまでの処理枚数とＰドープａ−Ｓ
i 膜を成膜する反応室のクリーニングするまでの処理枚
数とを、膜厚の厚い前者に対して膜厚の薄い後者を多く
して、反応室のクリーニングの頻度を少なくすると、後
者の成膜の処理能力が向上し、少ない反応室で多数の基
板を処理することができる。
ーニング可能な複数の反応室を備える枚葉式プラズマ成
膜装置を用いて、同一基板上に異なる種類の薄膜を積層
形成する場合、あるいは同一基板上に膜厚の異なる複数
種類の薄膜を積層形成する場合、たとえばａ−Ｓi 系の
ＴＦＴの真性ａ−Ｓi 膜とＰドープａ−Ｓi 膜を異なる
反応室で成膜する場合、真性ａ−Ｓi 膜を成膜する反応
室のクリーニングするまでの処理枚数とＰドープａ−Ｓ
i 膜を成膜する反応室のクリーニングするまでの処理枚
数とを、膜厚の厚い前者に対して膜厚の薄い後者を多く
して、反応室のクリーニングの頻度を少なくすると、後
者の成膜の処理能力が向上し、少ない反応室で多数の基
板を処理することができる。
【００１４】
【実施例】以下、図面を参照してこの発明を実施例に基
づいて説明する。
づいて説明する。
【００１５】図１にその一実施例に係るアクティブマト
リックス型液晶表示素子のスイッチング素子として用い
られるＴＦＴを示す。このＴＦＴは、ガラス絶縁基板１
の一主面上に形成されたモリブデン−タンタル（Ｍo −
Ｔa ）からなる所定形状のゲート電極２と、このゲート
電極２を覆うようにガラス絶縁基板１上に形成された膜
厚０．３μm の酸化シリコン（Ｓi Ｏx ）膜からなるゲ
ート絶縁膜３と、上記ゲート電極２に対応してこのゲー
ト絶縁膜３上に形成された膜厚０．０５μm の窒化シリ
コン（Ｓi Ｎx ）膜４と、このＳi Ｎx 膜４上に形成さ
れた膜厚０．３μm の真性非晶質シリコン（ａ−Ｓi ）
膜５（半導体膜）と、このａ−Ｓi 膜５上のチャネル領
域以外の部分に形成された膜厚０．０５μm の燐ドープ
非晶質シリコン（Ｐドープａ−Ｓi ）膜６（低抵抗半導
体膜）と、このＰドープａ−Ｓi膜６上のソース領域お
よびドレイン領域にそれぞれ形成されたクロム（Ｃr ）
またはアルミニウム（Ａl ）などからなるソース電極７
およびドレイン電極８と、上記チャネル領域のａ−Ｓi
膜５、ソース電極７およびドレイン電極８を覆う膜厚
０．３μm のＳi Ｎx 膜からなる絶縁保護膜９とから構
成されている。そのソース電極７は、ゲート絶縁膜３上
に積層形成されたＩＴＯ（Indium Tin Oxide）からなる
画素電極１０に接続されている。
リックス型液晶表示素子のスイッチング素子として用い
られるＴＦＴを示す。このＴＦＴは、ガラス絶縁基板１
の一主面上に形成されたモリブデン−タンタル（Ｍo −
Ｔa ）からなる所定形状のゲート電極２と、このゲート
電極２を覆うようにガラス絶縁基板１上に形成された膜
厚０．３μm の酸化シリコン（Ｓi Ｏx ）膜からなるゲ
ート絶縁膜３と、上記ゲート電極２に対応してこのゲー
ト絶縁膜３上に形成された膜厚０．０５μm の窒化シリ
コン（Ｓi Ｎx ）膜４と、このＳi Ｎx 膜４上に形成さ
れた膜厚０．３μm の真性非晶質シリコン（ａ−Ｓi ）
膜５（半導体膜）と、このａ−Ｓi 膜５上のチャネル領
域以外の部分に形成された膜厚０．０５μm の燐ドープ
非晶質シリコン（Ｐドープａ−Ｓi ）膜６（低抵抗半導
体膜）と、このＰドープａ−Ｓi膜６上のソース領域お
よびドレイン領域にそれぞれ形成されたクロム（Ｃr ）
またはアルミニウム（Ａl ）などからなるソース電極７
およびドレイン電極８と、上記チャネル領域のａ−Ｓi
膜５、ソース電極７およびドレイン電極８を覆う膜厚
０．３μm のＳi Ｎx 膜からなる絶縁保護膜９とから構
成されている。そのソース電極７は、ゲート絶縁膜３上
に積層形成されたＩＴＯ（Indium Tin Oxide）からなる
画素電極１０に接続されている。
【００１６】このＴＦＴ製造は、図２（ａ）に示すよう
に、まずガラス絶縁基板１の一主面上にスパッター法に
よりＭo −Ｔa からなる金属膜を成膜し、フォトリソグ
ラフィ法により所定形状のゲート電極２を形成する。つ
ぎにこのゲート電極２の形成されたガラス絶縁基板１を
４００℃に加熱し、常圧熱ＣＶＤ法により上記ゲート電
極２を覆うようにガラス絶縁基板１上に膜厚０．３μm
のＳi Ｏx 膜からなるゲート絶縁膜３を形成する。
に、まずガラス絶縁基板１の一主面上にスパッター法に
よりＭo −Ｔa からなる金属膜を成膜し、フォトリソグ
ラフィ法により所定形状のゲート電極２を形成する。つ
ぎにこのゲート電極２の形成されたガラス絶縁基板１を
４００℃に加熱し、常圧熱ＣＶＤ法により上記ゲート電
極２を覆うようにガラス絶縁基板１上に膜厚０．３μm
のＳi Ｏx 膜からなるゲート絶縁膜３を形成する。
【００１７】つぎに後述する枚葉式プラズマＣＶＤ装置
により、図２（ｂ）に示すように、上記ゲート電極２お
よびゲート絶縁膜３の形成されたガラス絶縁基板１を３
５０℃に加熱し、同一反応室でゲート絶縁膜３上に膜厚
０．０５μm のＳi Ｎx 膜４を成膜し、ついでこのＳi
Ｎx 膜４上に膜厚０．３μm のａ−Ｓi 膜５を成膜す
る。ついでこのＳi Ｎx 膜４およびａ−Ｓi 膜５の形成
されたガラス絶縁基板１を真空を破ることなく別の反応
室に移して、図２（ｃ）に示すように、上記ａ−Ｓi 膜
５上に膜厚０．０５μm のＰドープａ−Ｓi 膜６を成膜
する。
により、図２（ｂ）に示すように、上記ゲート電極２お
よびゲート絶縁膜３の形成されたガラス絶縁基板１を３
５０℃に加熱し、同一反応室でゲート絶縁膜３上に膜厚
０．０５μm のＳi Ｎx 膜４を成膜し、ついでこのＳi
Ｎx 膜４上に膜厚０．３μm のａ−Ｓi 膜５を成膜す
る。ついでこのＳi Ｎx 膜４およびａ−Ｓi 膜５の形成
されたガラス絶縁基板１を真空を破ることなく別の反応
室に移して、図２（ｃ）に示すように、上記ａ−Ｓi 膜
５上に膜厚０．０５μm のＰドープａ−Ｓi 膜６を成膜
する。
【００１８】そして上記ゲート絶縁膜３上に順次積層成
膜されたＳi Ｎx 膜４、ａ−Ｓi 膜５およびＰドープａ
−Ｓi 膜６を、フォトリソグラフィ法により、図２
（ｄ）に示すように、チャネル領域、ソース領域、ドレ
イン領域をもつ所定形状に加工する。その後、スパッタ
ー法によりＩＴＯからなる透明導電膜を成膜し、この透
明導電膜をフォトリソグラフィ法により加工して、ゲー
ト絶縁膜３上の所定位置に画素電極１０を形成する。
膜されたＳi Ｎx 膜４、ａ−Ｓi 膜５およびＰドープａ
−Ｓi 膜６を、フォトリソグラフィ法により、図２
（ｄ）に示すように、チャネル領域、ソース領域、ドレ
イン領域をもつ所定形状に加工する。その後、スパッタ
ー法によりＩＴＯからなる透明導電膜を成膜し、この透
明導電膜をフォトリソグラフィ法により加工して、ゲー
ト絶縁膜３上の所定位置に画素電極１０を形成する。
【００１９】つぎに上記画素電極１０などの形成された
ガラス絶縁基板１上に、スパッター法によりＣr または
Ａl などからなる金属膜を成膜する。そしてこの金属膜
をフォトリソグラフィ法により加工して、図２（ｅ）に
示すように、ソース領域に画素電極１０に接続されたソ
ース電極７を形成するとともに、ドレイン領域にドレイ
ン電極８を形成する。その後、図２（ｆ）に示すよう
に、このソース電極７およびドレイン電極８をマスクと
して、これら電極７，８間のチャネル領域にあるＰドー
プａ−Ｓi 膜６をエッチングにより除去する。その後、
上記ソース電極７およびドレイン電極８の形成されたガ
ラス絶縁基板１上に、プラズマＣＶＤ法により膜厚０．
３μm のＳi Ｎx 膜を成膜し、このＳi Ｎ膜をフォトリ
ソグラフィ法により加工して、図１に示したように、ソ
ース電極７、ドレイン電極８およびこれら電極７，８間
のチャネル領域を覆う絶縁保護膜９を形成する。
ガラス絶縁基板１上に、スパッター法によりＣr または
Ａl などからなる金属膜を成膜する。そしてこの金属膜
をフォトリソグラフィ法により加工して、図２（ｅ）に
示すように、ソース領域に画素電極１０に接続されたソ
ース電極７を形成するとともに、ドレイン領域にドレイ
ン電極８を形成する。その後、図２（ｆ）に示すよう
に、このソース電極７およびドレイン電極８をマスクと
して、これら電極７，８間のチャネル領域にあるＰドー
プａ−Ｓi 膜６をエッチングにより除去する。その後、
上記ソース電極７およびドレイン電極８の形成されたガ
ラス絶縁基板１上に、プラズマＣＶＤ法により膜厚０．
３μm のＳi Ｎx 膜を成膜し、このＳi Ｎ膜をフォトリ
ソグラフィ法により加工して、図１に示したように、ソ
ース電極７、ドレイン電極８およびこれら電極７，８間
のチャネル領域を覆う絶縁保護膜９を形成する。
【００２０】ところで、上記Ｓi Ｎx 膜４、ａ−Ｓi 膜
５およびＰドープａ−Ｓi 膜６の成膜には、図３に一例
として示す枚葉式プラズマＣＶＤ装置が用いられる。こ
の枚葉式プラズマＣＶＤ装置は、中央にガラス絶縁基板
を搬送する搬送機構が設けられた真空の共通室１２を備
え、この共通室１２を取囲むように、その周囲に４つの
反応室１３〜１６と１つの加熱室１７と２つの搬出入室
１８，１９とが配置されたている。その各反応室１３〜
１６内には、図４に示すように、高周波電源２１に接続
された高周波電極２２および接地電極２３が対向して配
置されている。ガラス絶縁基板１は、この接地電極２３
の高周波電極２２との対向面に固定される。またこの接
地電極２３には、固定されたガラス絶縁基板１を所定温
度に加熱するヒーター２４が設けられている。また各反
応室１３〜１６には、シラン（Ｓi Ｈ3 ）、水素
（Ｈ2 ）、アンモニヤガス（ＮＨ3 ）、窒素（Ｎ2 ）、
フォスフィン（ＰＨ3 ）、弗化窒素（ＮＦ3 ）、アルゴ
ン（Ａr ）などの成膜またはクリーニング用ガスを供給
するガス供給装置２５、および反応室１３〜１６内を排
気するためのルーツブロワーポンプおよびドライポンプ
からなる排気装置２６が付設されている。一方、共通室
１２、加熱室１７および搬出入室１８，１９には、それ
ぞれＮ2 ガスを供給するガス供給装置および排気装置が
付設されている。
５およびＰドープａ−Ｓi 膜６の成膜には、図３に一例
として示す枚葉式プラズマＣＶＤ装置が用いられる。こ
の枚葉式プラズマＣＶＤ装置は、中央にガラス絶縁基板
を搬送する搬送機構が設けられた真空の共通室１２を備
え、この共通室１２を取囲むように、その周囲に４つの
反応室１３〜１６と１つの加熱室１７と２つの搬出入室
１８，１９とが配置されたている。その各反応室１３〜
１６内には、図４に示すように、高周波電源２１に接続
された高周波電極２２および接地電極２３が対向して配
置されている。ガラス絶縁基板１は、この接地電極２３
の高周波電極２２との対向面に固定される。またこの接
地電極２３には、固定されたガラス絶縁基板１を所定温
度に加熱するヒーター２４が設けられている。また各反
応室１３〜１６には、シラン（Ｓi Ｈ3 ）、水素
（Ｈ2 ）、アンモニヤガス（ＮＨ3 ）、窒素（Ｎ2 ）、
フォスフィン（ＰＨ3 ）、弗化窒素（ＮＦ3 ）、アルゴ
ン（Ａr ）などの成膜またはクリーニング用ガスを供給
するガス供給装置２５、および反応室１３〜１６内を排
気するためのルーツブロワーポンプおよびドライポンプ
からなる排気装置２６が付設されている。一方、共通室
１２、加熱室１７および搬出入室１８，１９には、それ
ぞれＮ2 ガスを供給するガス供給装置および排気装置が
付設されている。
【００２１】この枚葉式プラズマＣＶＤ装置によるＳi
Ｎx 膜、ａ−Ｓi 膜およびＰドープａ−Ｓi 膜の成膜
は、ガラス絶縁基板をいずれか一方の搬出入室１８また
は１９に搬入し、共通室１２を経て加熱室１７に搬送し
て加熱する。約３０分加熱したのち、再び共通室１２を
経て、たとえば反応室１３に搬送する。そしてこの反応
室１３の接地電極２３上でガラス絶縁基板を３３０℃に
加熱して、順次膜厚０．０３μm のＳi Ｎx 膜および膜
厚０．３μm のａ−Ｓi 膜を成膜する。つぎにこのＳi
Ｎx 膜およびａ−Ｓi 膜の積層成膜されたガラス絶縁基
板を、共通室１２を経て、たとえば反応室１６に搬送す
る。そしてこの反応室１６の接地電極２３上でガラス絶
縁基板を３００℃に加熱して、膜厚０．０５μm のＰド
ープａ−Ｓi 膜を成膜する。このＰドープａ−Ｓi 膜の
成膜されたガラス絶縁基板は、その後、共通室１２を経
て、いずれか一方の搬出入室１８または１９に搬出され
る。
Ｎx 膜、ａ−Ｓi 膜およびＰドープａ−Ｓi 膜の成膜
は、ガラス絶縁基板をいずれか一方の搬出入室１８また
は１９に搬入し、共通室１２を経て加熱室１７に搬送し
て加熱する。約３０分加熱したのち、再び共通室１２を
経て、たとえば反応室１３に搬送する。そしてこの反応
室１３の接地電極２３上でガラス絶縁基板を３３０℃に
加熱して、順次膜厚０．０３μm のＳi Ｎx 膜および膜
厚０．３μm のａ−Ｓi 膜を成膜する。つぎにこのＳi
Ｎx 膜およびａ−Ｓi 膜の積層成膜されたガラス絶縁基
板を、共通室１２を経て、たとえば反応室１６に搬送す
る。そしてこの反応室１６の接地電極２３上でガラス絶
縁基板を３００℃に加熱して、膜厚０．０５μm のＰド
ープａ−Ｓi 膜を成膜する。このＰドープａ−Ｓi 膜の
成膜されたガラス絶縁基板は、その後、共通室１２を経
て、いずれか一方の搬出入室１８または１９に搬出され
る。
【００２２】このように枚葉式プラズマＣＶＤ装置によ
りＳi Ｎx 膜、ａ−Ｓi 膜およびＰドープａ−Ｓi 膜を
成膜する場合、上記枚葉式プラズマＣＶＤ装置では、４
つの反応室１３〜１６のうち、３つの反応室１３、１
４，１５をＳi Ｎx 膜およびａ−Ｓi 膜の成膜に使用
し、１つの反応室１６をＰドープａ−Ｓi 膜の成膜に使
用し、これら各反応室１３〜１６において、並列的にガ
ラス絶縁基板に上記各薄膜を成膜する。これは、Ｓi Ｎ
x 膜とａ−Ｓi 膜との積層膜厚が０．３５μm と、Ｐド
ープａ−Ｓi 膜の膜厚０．０５μm に対して７倍も厚
く、Ｐドープａ−Ｓi膜の成膜時間にくらべ、Ｓi Ｎx
膜およびａ−Ｓi 膜の成膜に時間が長くかかるためであ
る。
りＳi Ｎx 膜、ａ−Ｓi 膜およびＰドープａ−Ｓi 膜を
成膜する場合、上記枚葉式プラズマＣＶＤ装置では、４
つの反応室１３〜１６のうち、３つの反応室１３、１
４，１５をＳi Ｎx 膜およびａ−Ｓi 膜の成膜に使用
し、１つの反応室１６をＰドープａ−Ｓi 膜の成膜に使
用し、これら各反応室１３〜１６において、並列的にガ
ラス絶縁基板に上記各薄膜を成膜する。これは、Ｓi Ｎ
x 膜とａ−Ｓi 膜との積層膜厚が０．３５μm と、Ｐド
ープａ−Ｓi 膜の膜厚０．０５μm に対して７倍も厚
く、Ｐドープａ−Ｓi膜の成膜時間にくらべ、Ｓi Ｎx
膜およびａ−Ｓi 膜の成膜に時間が長くかかるためであ
る。
【００２３】上記各反応室１３〜１６は、所定枚数のガ
ラス絶縁基板に薄膜を成膜したのち、クリーニングをお
こなうが、この各反応室１３〜１６のクリーニングは、
それぞれ反応室１３〜１６から成膜を終了したガラス絶
縁基板を搬出したのち、反応室１３〜１６内にガス供給
装置２４からＮＦ3 、Ａr などのクリーニング用ガスを
導入し、高周波電極２２および対向する接地電極２３間
にプラズマ放電を発生させて、反応室１３〜１６内に付
着したＳi Ｎx 、ａ−Ｓi 、Ｐドープａ−Ｓiをエッチ
ングすることによりおこなわれる。このクリーニング用
ガスとして導入されるＡr は、プラズマ放電を安定化
し、プラズマ放電の電子密度を高めて、ＮＦ3 の分解効
率を向上させるためである。このＮＦ3 とＡr を用いた
プラズマ放電によるエッチング後、ガラス絶縁基板を搬
入することなく、反応室１３〜１６の内壁をＳi Ｎx 膜
などコーティングしてクリーニングを終了する。
ラス絶縁基板に薄膜を成膜したのち、クリーニングをお
こなうが、この各反応室１３〜１６のクリーニングは、
それぞれ反応室１３〜１６から成膜を終了したガラス絶
縁基板を搬出したのち、反応室１３〜１６内にガス供給
装置２４からＮＦ3 、Ａr などのクリーニング用ガスを
導入し、高周波電極２２および対向する接地電極２３間
にプラズマ放電を発生させて、反応室１３〜１６内に付
着したＳi Ｎx 、ａ−Ｓi 、Ｐドープａ−Ｓiをエッチ
ングすることによりおこなわれる。このクリーニング用
ガスとして導入されるＡr は、プラズマ放電を安定化
し、プラズマ放電の電子密度を高めて、ＮＦ3 の分解効
率を向上させるためである。このＮＦ3 とＡr を用いた
プラズマ放電によるエッチング後、ガラス絶縁基板を搬
入することなく、反応室１３〜１６の内壁をＳi Ｎx 膜
などコーティングしてクリーニングを終了する。
【００２４】このような反応室１３〜１６のクリーニン
グは、数分の時間がかかる。したがって枚葉式プラズマ
ＣＶＤ装置の稼働率を向上させるためには、クリーニン
グの頻度をできるだけ少なくすることが望まれる。特に
上記Ｓi Ｎx 膜、ａ−Ｓi 膜およびＰドープａ−Ｓi 膜
の成膜のように、Ｓi Ｎx 膜およびａ−Ｓi 膜の成膜に
３つの反応室１３，１４，１５を使用し、Ｐドープａ−
Ｓi 膜の成膜を１つの反応室１６を使用しておこなう場
合は、このＰドープａ−Ｓi 膜を成膜する反応室１６
は、他の反応室１３，１４，１５の３倍の枚数のガラス
絶縁基板に薄膜を成膜しなければならないため、クリー
ニングの頻度をできるだけ少なくすることが必要であ
る。
グは、数分の時間がかかる。したがって枚葉式プラズマ
ＣＶＤ装置の稼働率を向上させるためには、クリーニン
グの頻度をできるだけ少なくすることが望まれる。特に
上記Ｓi Ｎx 膜、ａ−Ｓi 膜およびＰドープａ−Ｓi 膜
の成膜のように、Ｓi Ｎx 膜およびａ−Ｓi 膜の成膜に
３つの反応室１３，１４，１５を使用し、Ｐドープａ−
Ｓi 膜の成膜を１つの反応室１６を使用しておこなう場
合は、このＰドープａ−Ｓi 膜を成膜する反応室１６
は、他の反応室１３，１４，１５の３倍の枚数のガラス
絶縁基板に薄膜を成膜しなければならないため、クリー
ニングの頻度をできるだけ少なくすることが必要であ
る。
【００２５】いま、たとえば反応室１３，１４，１５に
ついては、３枚のガラス絶縁基板にＳi Ｎx 膜とａ−Ｓ
i 膜を積層成膜するごとにクリーニングをにおこなうと
する。これに対して、反応室１６については、１８枚の
ガラス絶縁基板にＰドープａ−Ｓi 膜を成膜するごとに
クリーニングをにおこなうとする。このように反応室１
６のクリーニングするまでの成膜枚数を各反応室１３，
１４，１５の成膜枚数の６倍に伸ばしても、積算膜厚
は、各反応室１３，１４，１５の積算膜厚よりも少なく
て済む。
ついては、３枚のガラス絶縁基板にＳi Ｎx 膜とａ−Ｓ
i 膜を積層成膜するごとにクリーニングをにおこなうと
する。これに対して、反応室１６については、１８枚の
ガラス絶縁基板にＰドープａ−Ｓi 膜を成膜するごとに
クリーニングをにおこなうとする。このように反応室１
６のクリーニングするまでの成膜枚数を各反応室１３，
１４，１５の成膜枚数の６倍に伸ばしても、積算膜厚
は、各反応室１３，１４，１５の積算膜厚よりも少なく
て済む。
【００２６】表１に、Ｐドープａ−Ｓi 膜を成膜する反
応室１６のクリーニングの頻度と単位時間あたりの積層
膜形成能力、すなわちスループット（throughput）の値
との関係を示す。この表１の関係は、表２に示す反応室
１３，１４，１５で成膜されるＳi Ｎx 膜、ａ−Ｓi 膜
および反応室１６で成膜されるＰドープａ−Ｓi 膜の成
膜速度、各反応室１３〜１６のエッチング（クリーニン
グ）速度、ガラス絶縁基板の搬送に要する時間、反応ガ
スの調圧時間、クリーニング後のコーティングに要する
時間を基礎に求めたものである。この表１からわかるよ
うに、クリーニングの頻度を、ガラス絶縁基板３枚につ
き１回とすると、毎時２０枚のガラス絶縁基板に成膜で
きるが、１８枚につき１回とすると、毎時２６枚のガラ
ス絶縁基板に成膜することができるようになる。
応室１６のクリーニングの頻度と単位時間あたりの積層
膜形成能力、すなわちスループット（throughput）の値
との関係を示す。この表１の関係は、表２に示す反応室
１３，１４，１５で成膜されるＳi Ｎx 膜、ａ−Ｓi 膜
および反応室１６で成膜されるＰドープａ−Ｓi 膜の成
膜速度、各反応室１３〜１６のエッチング（クリーニン
グ）速度、ガラス絶縁基板の搬送に要する時間、反応ガ
スの調圧時間、クリーニング後のコーティングに要する
時間を基礎に求めたものである。この表１からわかるよ
うに、クリーニングの頻度を、ガラス絶縁基板３枚につ
き１回とすると、毎時２０枚のガラス絶縁基板に成膜で
きるが、１８枚につき１回とすると、毎時２６枚のガラ
ス絶縁基板に成膜することができるようになる。
【表１】
【表２】
【００２７】従来のインライン式プラズマＣＶＤ装置で
は、反応室をクリーニングするために装置の冷却が必要
であり、クリーニングに長時間を必要とした。そのた
め、反応室により積算膜厚に違いがあっても、通常全反
応室での成膜を中止して同時期にクリーニングをおこな
っていた。これに対し、上記枚葉式プラズマＣＶＤ装置
では、各反応室１３〜１６ごとに設けられたセルフクリ
ーニング機能により、各反応室１３〜１６の積算膜厚に
応じて、クリーニングの頻度を変えることができ、上述
のａ−Ｓi 系のＴＦＴのＳi Ｎx 膜、ａ−Ｓi 膜および
Ｐドープａ−Ｓi膜の成膜では、装置全体のスループッ
トを律則するＰドープａ−Ｓi 膜を成膜する反応室１６
のクリーニングの頻度を少なくすることにより、装置全
体のスループットを大幅に向上させることができる。
は、反応室をクリーニングするために装置の冷却が必要
であり、クリーニングに長時間を必要とした。そのた
め、反応室により積算膜厚に違いがあっても、通常全反
応室での成膜を中止して同時期にクリーニングをおこな
っていた。これに対し、上記枚葉式プラズマＣＶＤ装置
では、各反応室１３〜１６ごとに設けられたセルフクリ
ーニング機能により、各反応室１３〜１６の積算膜厚に
応じて、クリーニングの頻度を変えることができ、上述
のａ−Ｓi 系のＴＦＴのＳi Ｎx 膜、ａ−Ｓi 膜および
Ｐドープａ−Ｓi膜の成膜では、装置全体のスループッ
トを律則するＰドープａ−Ｓi 膜を成膜する反応室１６
のクリーニングの頻度を少なくすることにより、装置全
体のスループットを大幅に向上させることができる。
【００２８】なお、上記実施例では、アクティブマトリ
ックス型液晶表示素子のスイッチング素子として用いら
れる薄膜トランジスタについて説明したが、この発明
は、ａ−Ｓi 系の密着センサーの薄膜形成にも適用可能
である。
ックス型液晶表示素子のスイッチング素子として用いら
れる薄膜トランジスタについて説明したが、この発明
は、ａ−Ｓi 系の密着センサーの薄膜形成にも適用可能
である。
【００２９】
【発明の効果】プラズマエッチングによりクリーニング
可能な複数の反応室を備える枚葉式プラズマ成膜装置を
用いて、同一基板上に異なる種類の薄膜を積層形成する
場合、あるいは同一基板上に膜厚の異なる複数種類の薄
膜を積層形成する場合、たとえば非晶質シリコン系の薄
膜トランジスタの真性非晶質シリコン膜と燐ドープ非晶
質シリコン膜を異なる反応室で成膜する場合、真性非晶
質シリコン膜を成膜する反応室のクリーニングするまで
の処理枚数と燐ドープ非晶質シリコン膜を成膜する反応
室のクリーニングするまでの処理枚数とを、膜厚の厚い
前者に対して膜厚い後者の方を多くして、反応室のクリ
ーニングの頻度を少なくすると、成膜の処理能力が向上
し、少ない反応室で多数の基板を処理することができ
る。その結果、枚葉式プラズマ成膜装置全体としての積
層膜形成のスループットを大幅に向上させることができ
る。
可能な複数の反応室を備える枚葉式プラズマ成膜装置を
用いて、同一基板上に異なる種類の薄膜を積層形成する
場合、あるいは同一基板上に膜厚の異なる複数種類の薄
膜を積層形成する場合、たとえば非晶質シリコン系の薄
膜トランジスタの真性非晶質シリコン膜と燐ドープ非晶
質シリコン膜を異なる反応室で成膜する場合、真性非晶
質シリコン膜を成膜する反応室のクリーニングするまで
の処理枚数と燐ドープ非晶質シリコン膜を成膜する反応
室のクリーニングするまでの処理枚数とを、膜厚の厚い
前者に対して膜厚い後者の方を多くして、反応室のクリ
ーニングの頻度を少なくすると、成膜の処理能力が向上
し、少ない反応室で多数の基板を処理することができ
る。その結果、枚葉式プラズマ成膜装置全体としての積
層膜形成のスループットを大幅に向上させることができ
る。
【図１】この発明の一実施例に係るアクティブマトリッ
クス型液晶表示素子のスイッチング素子として用いられ
る薄膜トランジスタの構成を示す図である。
クス型液晶表示素子のスイッチング素子として用いられ
る薄膜トランジスタの構成を示す図である。
【図２】図２（ａ）ないし（ｆ）はそれぞれ上記薄膜ト
ランジスタの製造方法を説明するための図である。
ランジスタの製造方法を説明するための図である。
【図３】この発明の一実施例に係る枚葉式プラズマＣＶ
Ｄ装置の構成を示す図である。
Ｄ装置の構成を示す図である。
【図４】上記枚葉式プラズマＣＶＤ装置の反応室の構成
を示す図である。
を示す図である。
１…ガラス絶縁基板 ２…ゲート電極 ３…ゲート絶縁膜 ４…窒化シリコン膜 ５…非晶質シリコン膜（半導体膜） ６…燐ドープ非晶質シリコン膜（低抵抗半導体膜） ７…ソース電極 ８…トレイン電極 ９…絶縁保護膜 １０…画素電極 １３…反応室 １４…反応室 １５…反応室 １６…反応室 １７…加熱室 １８…搬出入室 １９…搬出入室 ２２…高周波電極 ２３…接地電極 ２５…ガス供給装置 ２６…排気装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 21/336 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｙ
Claims (3)
- 【請求項１】 プラズマエッチングによりクリーニング
可能な複数の反応室を備える枚葉式プラズマ成膜装置を
用い、上記複数の反応室においてそれぞれ一定数の基板
上に成膜をおこなったのちに周期的に反応室のクリーニ
ングをおこない、上記複数の反応室を使用して同一基板
上に異なる種類の薄膜を積層形成する薄膜形成方法にお
いて、 上記反応室のクリーニングの周期を規定する成膜基板の
枚数を成膜する薄膜の種類により異ならしめたことを特
徴とする薄膜形成方法。 - 【請求項２】 プラズマエッチングによりクリーニング
可能な複数の反応室を備える枚葉式プラズマ成膜装置を
用い、上記複数の反応室においてそれぞれ一定数の基板
上に成膜をおこなったのちに周期的に反応室のクリーニ
ングをおこない、上記複数の反応室を使用して同一基板
上に膜厚の異なる複数種類の薄膜を積層形成する薄膜形
成方法において、 上記反応室のクリーニングの周期を規定する成膜基板の
枚数を膜厚の厚い膜を成膜する場合に対して膜厚の薄い
膜を成膜する場合に多くしたことを特徴とする薄膜形成
方法。 - 【請求項３】 膜厚の薄い膜を成膜する反応室数に対し
て膜厚の厚い膜を成膜する反応室数を多くしたことを特
徴とする請求項２記載の薄膜形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7673794A JPH07283147A (ja) | 1994-04-15 | 1994-04-15 | 薄膜形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7673794A JPH07283147A (ja) | 1994-04-15 | 1994-04-15 | 薄膜形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283147A true JPH07283147A (ja) | 1995-10-27 |
Family
ID=13613915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7673794A Pending JPH07283147A (ja) | 1994-04-15 | 1994-04-15 | 薄膜形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283147A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330064A (ja) * | 1998-03-31 | 1999-11-30 | Samsung Electronics Co Ltd | 半導体装置の製造工程における薄膜形成方法 |
| JP2005167019A (ja) * | 2003-12-03 | 2005-06-23 | Sharp Corp | トランジスタおよびそのゲート絶縁膜の成膜に用いるｃｖｄ装置 |
| US7972961B2 (en) | 2008-10-09 | 2011-07-05 | Asm Japan K.K. | Purge step-controlled sequence of processing semiconductor wafers |
| US8216380B2 (en) | 2009-01-08 | 2012-07-10 | Asm America, Inc. | Gap maintenance for opening to process chamber |
| US8287648B2 (en) | 2009-02-09 | 2012-10-16 | Asm America, Inc. | Method and apparatus for minimizing contamination in semiconductor processing chamber |
| WO2014142031A1 (ja) * | 2013-03-13 | 2014-09-18 | 株式会社日立国際電気 | 基板処理装置、基板処理装置の制御方法、クリーニング方法及び半導体装置の製造方法並びに記録媒体 |
| US10872803B2 (en) | 2017-11-03 | 2020-12-22 | Asm Ip Holding B.V. | Apparatus and methods for isolating a reaction chamber from a loading chamber resulting in reduced contamination |
| US10872804B2 (en) | 2017-11-03 | 2020-12-22 | Asm Ip Holding B.V. | Apparatus and methods for isolating a reaction chamber from a loading chamber resulting in reduced contamination |
-
1994
- 1994-04-15 JP JP7673794A patent/JPH07283147A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330064A (ja) * | 1998-03-31 | 1999-11-30 | Samsung Electronics Co Ltd | 半導体装置の製造工程における薄膜形成方法 |
| JP2005167019A (ja) * | 2003-12-03 | 2005-06-23 | Sharp Corp | トランジスタおよびそのゲート絶縁膜の成膜に用いるｃｖｄ装置 |
| US7557416B2 (en) | 2003-12-03 | 2009-07-07 | Sharp Kabushiki Kaisha | Transistor and CVD apparatus used to deposit gate insulating film thereof |
| US7972961B2 (en) | 2008-10-09 | 2011-07-05 | Asm Japan K.K. | Purge step-controlled sequence of processing semiconductor wafers |
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| US8287648B2 (en) | 2009-02-09 | 2012-10-16 | Asm America, Inc. | Method and apparatus for minimizing contamination in semiconductor processing chamber |
| US8759226B2 (en) | 2009-02-09 | 2014-06-24 | Asm America, Inc. | Method for minimizing contamination in semiconductor processing chamber |
| WO2014142031A1 (ja) * | 2013-03-13 | 2014-09-18 | 株式会社日立国際電気 | 基板処理装置、基板処理装置の制御方法、クリーニング方法及び半導体装置の製造方法並びに記録媒体 |
| US10872803B2 (en) | 2017-11-03 | 2020-12-22 | Asm Ip Holding B.V. | Apparatus and methods for isolating a reaction chamber from a loading chamber resulting in reduced contamination |
| US10872804B2 (en) | 2017-11-03 | 2020-12-22 | Asm Ip Holding B.V. | Apparatus and methods for isolating a reaction chamber from a loading chamber resulting in reduced contamination |
| US11626313B2 (en) | 2017-11-03 | 2023-04-11 | Asm Ip Holding B.V. | Apparatus and methods for isolating a reaction chamber from a loading chamber resulting in reduced contamination |
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