JPH07297403A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH07297403A JPH07297403A JP6081496A JP8149694A JPH07297403A JP H07297403 A JPH07297403 A JP H07297403A JP 6081496 A JP6081496 A JP 6081496A JP 8149694 A JP8149694 A JP 8149694A JP H07297403 A JPH07297403 A JP H07297403A
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Abstract
(57)【要約】
【目的】 所定の特性を備える薄膜トランジスタを安定
に製造できる方法を得ることを目的とする。 【構成】 プラズマエッチングによりクリーニング可能
な反応室を備える枚葉式プラズマ成膜装置を用い、その
反応室において一定数の基板に薄膜を成膜したのち、周
期的に反応室のクリーニングとクリーニング後のオーバ
ーコートをおこなう薄膜トランジスタの製造方法におい
て、上記オーバーコートをおこなうとき反応室の放電電
極に加える電力を基板に薄膜を成膜するとき放電電極に
加える電力よりも大きくした。
に製造できる方法を得ることを目的とする。 【構成】 プラズマエッチングによりクリーニング可能
な反応室を備える枚葉式プラズマ成膜装置を用い、その
反応室において一定数の基板に薄膜を成膜したのち、周
期的に反応室のクリーニングとクリーニング後のオーバ
ーコートをおこなう薄膜トランジスタの製造方法におい
て、上記オーバーコートをおこなうとき反応室の放電電
極に加える電力を基板に薄膜を成膜するとき放電電極に
加える電力よりも大きくした。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタの
製造方法に係り、特に液晶表示素子の駆動に用いられる
薄膜トランジスタの製造方法に関する。
製造方法に係り、特に液晶表示素子の駆動に用いられる
薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】液晶を用いた表示素子は、テレビ表示や
グラフィックディスプレイなどを指向した大容量、高密
度化の点から、たとえばラビングによる配向処理が施さ
れた２枚の基板を、配向方向が互いに９０°をなすよう
に平行に対向配置し、この対向基板間にネマチックタイ
プの液晶組成物を挟持させた、いわゆるツイストネマチ
ック型（ＴＮ型）のアクティブマトリックス型液晶表示
素子が注目されている。このアクティブマトリックス型
液晶表示素子では、クロストークのない高コントラスト
の表示が得られるように各画素の駆動および制御を半導
体スイッチング素子でおこなう方式が採用されている。
その半導体スイッチング素子として、透過型の表示が可
能であり、また大面積化が容易であるなどの理由から、
透明絶縁基板上に形成された非晶質シリコン（ａ−Ｓi
）系の薄膜トランジスタ（ＴＦＴ）が用いられてい
る。しかもこのａ−Ｓi 系のＴＦＴには、活性層である
ａ−Ｓi膜を挟んで、下層にゲート電極、上層にソース
電極およびドレイン電極を配置した逆スタガード構造が
多く用いられている。
グラフィックディスプレイなどを指向した大容量、高密
度化の点から、たとえばラビングによる配向処理が施さ
れた２枚の基板を、配向方向が互いに９０°をなすよう
に平行に対向配置し、この対向基板間にネマチックタイ
プの液晶組成物を挟持させた、いわゆるツイストネマチ
ック型（ＴＮ型）のアクティブマトリックス型液晶表示
素子が注目されている。このアクティブマトリックス型
液晶表示素子では、クロストークのない高コントラスト
の表示が得られるように各画素の駆動および制御を半導
体スイッチング素子でおこなう方式が採用されている。
その半導体スイッチング素子として、透過型の表示が可
能であり、また大面積化が容易であるなどの理由から、
透明絶縁基板上に形成された非晶質シリコン（ａ−Ｓi
）系の薄膜トランジスタ（ＴＦＴ）が用いられてい
る。しかもこのａ−Ｓi 系のＴＦＴには、活性層である
ａ−Ｓi膜を挟んで、下層にゲート電極、上層にソース
電極およびドレイン電極を配置した逆スタガード構造が
多く用いられている。
【０００３】図４に上記ａ−Ｓi 膜を活性層とする逆ス
タガード構造のＴＦＴの一例を示す。このＴＦＴは、ガ
ラス基板１の一主面上に形成されたゲート電極２、この
ゲート電極２を覆うようにガラス基板１上に形成された
窒化シリコン（ｇ−Ｓi ＮX）膜３（ゲート絶縁層）、
このｇ−Ｓi ＮX 膜３上に形成された所定形状の非晶質
シリコン（ａ−Ｓi ）膜４（半導体活性層）、このａ−
Ｓi 膜４上に形成された所定形状のＳi ＮX 膜からなる
エッチング保護層５、このエッチング保護層５上のチャ
ネル領域以外のドレイン領域およびソース領域を覆うよ
うに形成された所定形状のｎ形非晶質シリコン（ｎ+ ａ
−Ｓi ）膜からなるオーミックコンタクト層６、このオ
ーミックコンタクト層６上のドレイン領域およびソース
領域にそれぞれ形成された所定形状のドレイン電極７お
よびソース電極８からなる。
タガード構造のＴＦＴの一例を示す。このＴＦＴは、ガ
ラス基板１の一主面上に形成されたゲート電極２、この
ゲート電極２を覆うようにガラス基板１上に形成された
窒化シリコン（ｇ−Ｓi ＮX）膜３（ゲート絶縁層）、
このｇ−Ｓi ＮX 膜３上に形成された所定形状の非晶質
シリコン（ａ−Ｓi ）膜４（半導体活性層）、このａ−
Ｓi 膜４上に形成された所定形状のＳi ＮX 膜からなる
エッチング保護層５、このエッチング保護層５上のチャ
ネル領域以外のドレイン領域およびソース領域を覆うよ
うに形成された所定形状のｎ形非晶質シリコン（ｎ+ ａ
−Ｓi ）膜からなるオーミックコンタクト層６、このオ
ーミックコンタクト層６上のドレイン領域およびソース
領域にそれぞれ形成された所定形状のドレイン電極７お
よびソース電極８からなる。
【０００４】このＴＦＴのＳi 系薄膜として、最近、グ
ロー放電分解法（ＤＧ法：Glow Discharge Decompsitio
n ）による成膜が注目されている。これは、グロー放電
分解法によれば、Ｓi 系薄膜を低温で成膜でき、かつ良
質の薄膜が得られ、しかも従来のシリコンプロセスに適
用できるためである。
ロー放電分解法（ＤＧ法：Glow Discharge Decompsitio
n ）による成膜が注目されている。これは、グロー放電
分解法によれば、Ｓi 系薄膜を低温で成膜でき、かつ良
質の薄膜が得られ、しかも従来のシリコンプロセスに適
用できるためである。
【０００５】このグロー放電分解法による成膜装置とし
て、１個のトレイに複数枚のガラス基板を搭載して搬送
し、順次所定のＳi 系薄膜を成膜するインライン式プラ
ズマＣＶＤ装置と、トレイを用いることなくガラス基板
を１枚づつ搬送して、順次所定のＳi 系薄膜を成膜する
枚葉式プラズマＣＶＤ装置がある。
て、１個のトレイに複数枚のガラス基板を搭載して搬送
し、順次所定のＳi 系薄膜を成膜するインライン式プラ
ズマＣＶＤ装置と、トレイを用いることなくガラス基板
を１枚づつ搬送して、順次所定のＳi 系薄膜を成膜する
枚葉式プラズマＣＶＤ装置がある。
【０００６】この枚葉式プラズマＣＶＤ装置は、ガラス
基板を搬出入する搬出入室と、ガラス基板を予備加熱す
る加熱室と、上記Ｓi 系薄膜を成膜する複数の反応室
と、これら各室にガラス基板を搬送する搬送機構が設置
された共通室とから構成されている。この枚葉式プラズ
マＣＶＤ装置は、インライン式プラズマＣＶＤ装置くら
べて設置面積が狭くでき、また各反応室ごとにその内壁
に付着した薄膜の剥離によるパーティクルの発生を防止
するセルフクリーニングが可能であり、インライン式プ
ラズマＣＶＤ装置のように装置全体の稼働を停止するこ
となく、ガラス基板に薄膜を成膜することができるとい
う利点がある。
基板を搬出入する搬出入室と、ガラス基板を予備加熱す
る加熱室と、上記Ｓi 系薄膜を成膜する複数の反応室
と、これら各室にガラス基板を搬送する搬送機構が設置
された共通室とから構成されている。この枚葉式プラズ
マＣＶＤ装置は、インライン式プラズマＣＶＤ装置くら
べて設置面積が狭くでき、また各反応室ごとにその内壁
に付着した薄膜の剥離によるパーティクルの発生を防止
するセルフクリーニングが可能であり、インライン式プ
ラズマＣＶＤ装置のように装置全体の稼働を停止するこ
となく、ガラス基板に薄膜を成膜することができるとい
う利点がある。
【０００７】この枚葉式プラズマＣＶＤ装置では、連続
的に複数枚のガラス基板に薄膜を成膜したのち、反応室
に弗化窒素（ＮＦ3 ）ガスを導入して反応室のクリーニ
ングをおこない、その後、導入ガスを切換えて、ガラス
基板にｇ−Ｓi ＮX 膜の成膜するときと同じ成膜条件で
１分間、膜厚１００nm以下のｇ−Ｓi ＮX 膜をオーバー
コートする。そして複数枚のガラス基板への成膜とクリ
ーニングおよびオーバーコートを周期的に繰返すことに
より、ガラス基板に薄膜を成膜する。
的に複数枚のガラス基板に薄膜を成膜したのち、反応室
に弗化窒素（ＮＦ3 ）ガスを導入して反応室のクリーニ
ングをおこない、その後、導入ガスを切換えて、ガラス
基板にｇ−Ｓi ＮX 膜の成膜するときと同じ成膜条件で
１分間、膜厚１００nm以下のｇ−Ｓi ＮX 膜をオーバー
コートする。そして複数枚のガラス基板への成膜とクリ
ーニングおよびオーバーコートを周期的に繰返すことに
より、ガラス基板に薄膜を成膜する。
【０００８】図５に、同一反応室で順次ガラス基板にｇ
−Ｓi ＮX 膜とａ−Ｓi 膜とを成膜した場合について、
そのガラス基板への成膜とクリーニングおよびオーバー
コートを周期的に繰返して製造されたＴＦＴのしきい値
Ｖthの変化を示す。この図５は、５枚のガラス基板にｇ
−Ｓi ＮX 膜とａ−Ｓi 膜とを成膜したのちに、クリー
ニングおよびオーバーコートをおこなった場合であり、
オーバーコート後、最初に成膜したものがその後に成膜
したものより約２倍の大きなしきい値Ｖthを示してい
る。
−Ｓi ＮX 膜とａ−Ｓi 膜とを成膜した場合について、
そのガラス基板への成膜とクリーニングおよびオーバー
コートを周期的に繰返して製造されたＴＦＴのしきい値
Ｖthの変化を示す。この図５は、５枚のガラス基板にｇ
−Ｓi ＮX 膜とａ−Ｓi 膜とを成膜したのちに、クリー
ニングおよびオーバーコートをおこなった場合であり、
オーバーコート後、最初に成膜したものがその後に成膜
したものより約２倍の大きなしきい値Ｖthを示してい
る。
【０００９】
【発明が解決しようとする課題】上記のように、液晶表
示素子の駆動に用いられるＴＦＴの製造方法として、Ｓ
i 系薄膜を枚葉式プラズマＣＶＤ装置を使用して成膜す
る方法がある。この枚葉式プラズマＣＶＤ装置は、反応
室の内壁に付着した薄膜の剥離によるパーティクルの発
生を防止するセルフクリーニングが可能であり、連続的
に複数枚のガラス基板に薄膜を成膜したのち、反応室に
ＮＦ3 ガスを導入して反応室のクリーニングをおこな
い、その後、導入ガスを切換えて、ガラス基板にｇ−Ｓ
i ＮX 膜を成膜するときと同じ成膜条件でｇ−Ｓi ＮX
膜をオーバーコートする。そしてこの複数枚のガラス基
板への成膜とクリーニングおよびオーバーコートを周期
的に繰返すことにより、ガラス基板に薄膜を成膜する。
示素子の駆動に用いられるＴＦＴの製造方法として、Ｓ
i 系薄膜を枚葉式プラズマＣＶＤ装置を使用して成膜す
る方法がある。この枚葉式プラズマＣＶＤ装置は、反応
室の内壁に付着した薄膜の剥離によるパーティクルの発
生を防止するセルフクリーニングが可能であり、連続的
に複数枚のガラス基板に薄膜を成膜したのち、反応室に
ＮＦ3 ガスを導入して反応室のクリーニングをおこな
い、その後、導入ガスを切換えて、ガラス基板にｇ−Ｓ
i ＮX 膜を成膜するときと同じ成膜条件でｇ−Ｓi ＮX
膜をオーバーコートする。そしてこの複数枚のガラス基
板への成膜とクリーニングおよびオーバーコートを周期
的に繰返すことにより、ガラス基板に薄膜を成膜する。
【００１０】しかし、この枚葉式プラズマＣＶＤ装置の
ように、複数枚のガラス基板への成膜とクリーニングお
よびオーバーコートを周期的に繰返しながらガラス基板
に薄膜を成膜すると、図４に同一反応室でガラス基板に
ｇ−Ｓi ＮX 膜とａ−Ｓi 膜を成膜した場合について示
したように、ＴＦＴのしきい値Ｖthが周期的に大きな値
を示す。この大きなしきい値Ｖthは、オーバーコート
後、最初に成膜したものに発生する。このオーバーコー
ト後、最初に成膜するもののしきい値Ｖthが大きくなる
理由は、ＮＦ3 ガスによるクリーニング後に弗素（Ｆ）
などのエッチング生成物が残留しているためである。
ように、複数枚のガラス基板への成膜とクリーニングお
よびオーバーコートを周期的に繰返しながらガラス基板
に薄膜を成膜すると、図４に同一反応室でガラス基板に
ｇ−Ｓi ＮX 膜とａ−Ｓi 膜を成膜した場合について示
したように、ＴＦＴのしきい値Ｖthが周期的に大きな値
を示す。この大きなしきい値Ｖthは、オーバーコート
後、最初に成膜したものに発生する。このオーバーコー
ト後、最初に成膜するもののしきい値Ｖthが大きくなる
理由は、ＮＦ3 ガスによるクリーニング後に弗素（Ｆ）
などのエッチング生成物が残留しているためである。
【００１１】このクリーニング後のエッチング生成物の
影響を取除く方法としては、 （イ） クリーニング後のオーバーコートの膜厚を厚く
する （ロ） クリーニング後に水素（Ｈ2 ）ガス処理をおこ
なう （ハ） オーバーコートの条件を変える などの方法が考えられる。
影響を取除く方法としては、 （イ） クリーニング後のオーバーコートの膜厚を厚く
する （ロ） クリーニング後に水素（Ｈ2 ）ガス処理をおこ
なう （ハ） オーバーコートの条件を変える などの方法が考えられる。
【００１２】このうち、（イ）の方法は、装置の稼働に
寄与しない時間が長くなる。またガラス基板への成膜に
直接関係ない成膜が多くなり、生産性が低下する。
（ロ）の方法は、新たな処理を施すことになるため、
（イ）と同様に装置の稼働に寄与しない時間が長くな
り、生産性が低下する。本発明者等の実験によれば、Ｈ
2 ガス処理でクリーニング後のエッチング生成物の影響
を取除くためには、１時間以上の処理が必要であり、そ
の後のオーバーコートを考慮すると、大幅の生産低下を
まねくことが判明している。
寄与しない時間が長くなる。またガラス基板への成膜に
直接関係ない成膜が多くなり、生産性が低下する。
（ロ）の方法は、新たな処理を施すことになるため、
（イ）と同様に装置の稼働に寄与しない時間が長くな
り、生産性が低下する。本発明者等の実験によれば、Ｈ
2 ガス処理でクリーニング後のエッチング生成物の影響
を取除くためには、１時間以上の処理が必要であり、そ
の後のオーバーコートを考慮すると、大幅の生産低下を
まねくことが判明している。
【００１３】この発明は、上記問題点に鑑みてなされた
ものであり、枚葉式プラズマＣＶＤ装置の稼働率を低下
させることなく、クリーニング後のエッチング生成物の
影響を取除き、所定の特性を備えるＴＦＴを安定に製造
できる方法を得ることを目的とする。
ものであり、枚葉式プラズマＣＶＤ装置の稼働率を低下
させることなく、クリーニング後のエッチング生成物の
影響を取除き、所定の特性を備えるＴＦＴを安定に製造
できる方法を得ることを目的とする。
【００１４】
【課題を解決するための手段】プラズマエッチングによ
りクリーニング可能な反応室を備える枚葉式プラズマ成
膜装置を用い、その反応室においてプラズマＣＶＤ法に
より一定数の基板に薄膜を成膜したのち、周期的に反応
室のクリーニングとクリーニング後のオーバーコートを
おこなう薄膜トランジスタの製造方法において、オーバ
ーコートをおこなうとき反応室の放電電極に加える電力
を基板に薄膜を成膜するとき放電電極に加える電力より
も大きくした。
りクリーニング可能な反応室を備える枚葉式プラズマ成
膜装置を用い、その反応室においてプラズマＣＶＤ法に
より一定数の基板に薄膜を成膜したのち、周期的に反応
室のクリーニングとクリーニング後のオーバーコートを
おこなう薄膜トランジスタの製造方法において、オーバ
ーコートをおこなうとき反応室の放電電極に加える電力
を基板に薄膜を成膜するとき放電電極に加える電力より
も大きくした。
【００１５】
【作用】ＮＦ3 などＦを含むガスを用いて反応室のクリ
ーニングをおこなうと、クリーニング後、反応室に弗化
水素（ＨＦ3 ）、弗素（Ｆ）、窒素（Ｎ）などのエッチ
ング生成物が残留する。しかし上記のようにオーバーコ
ートをおこなうとき、反応室の放電電極に加える電力を
基板に薄膜を成膜するとき放電電極に加える電力よりも
大きくすると、反応室の内壁などに吸着されたクリーニ
ング後のエッチング生成物を、オーバーコート時にその
高パワーで放出させて排気させたり、あるいはオーバー
コート膜中に取込むことができ、その後、オーバーコー
ト時よりも低パワーで基板に薄膜を成膜するとき、エッ
チング生成物の再放出を低減でき、エッチング生成物の
影響をなくすことができる。
ーニングをおこなうと、クリーニング後、反応室に弗化
水素（ＨＦ3 ）、弗素（Ｆ）、窒素（Ｎ）などのエッチ
ング生成物が残留する。しかし上記のようにオーバーコ
ートをおこなうとき、反応室の放電電極に加える電力を
基板に薄膜を成膜するとき放電電極に加える電力よりも
大きくすると、反応室の内壁などに吸着されたクリーニ
ング後のエッチング生成物を、オーバーコート時にその
高パワーで放出させて排気させたり、あるいはオーバー
コート膜中に取込むことができ、その後、オーバーコー
ト時よりも低パワーで基板に薄膜を成膜するとき、エッ
チング生成物の再放出を低減でき、エッチング生成物の
影響をなくすことができる。
【００１６】
【実施例】以下、図面を参照してこの発明を実施例に基
づいて説明する。
づいて説明する。
【００１７】その一実施例として、図４に示したＴＦＴ
の製造方法について説明する。図１（ａ）に示すよう
に、まずガラス基板１の一主面上にスパッター法により
モリブデン−タンタル（Ｍo −Ｔa ）からなる金属膜を
成膜し、フォトリソグラフィ法により所定形状のゲート
電極２を形成する。
の製造方法について説明する。図１（ａ）に示すよう
に、まずガラス基板１の一主面上にスパッター法により
モリブデン−タンタル（Ｍo −Ｔa ）からなる金属膜を
成膜し、フォトリソグラフィ法により所定形状のゲート
電極２を形成する。
【００１８】つぎに、上記ゲート電極２の形成されたガ
ラス基板１を枚葉式プラズマＣＶＤ装置の予備加熱室に
入れて所定温度に予備加熱する。その後、この予備加熱
されたガラス基板１を反応室に搬入し、シラン（Ｓi Ｈ
4 ）４００sccm、アンモニヤ（ＮＨ3 ）２００sccm、窒
素（Ｎ2 ）３００sccmの流量で導入し、放電電極に８０
０Ｗの電力を供給して、図１（ｂ）に示すように、上記
ゲート電極２を覆うようにガラス基板１上に所定膜厚の
ｇ−Ｓi ＮX 膜３を成膜する。引続き同一反応室で導入
ガスをＳi Ｈ4 水素（Ｈ2 ）に切換え、同一電力で上記
ｇ−Ｓi ＮX 膜３上に所定膜厚のａ−Ｓi 膜４を積層成
膜する。
ラス基板１を枚葉式プラズマＣＶＤ装置の予備加熱室に
入れて所定温度に予備加熱する。その後、この予備加熱
されたガラス基板１を反応室に搬入し、シラン（Ｓi Ｈ
4 ）４００sccm、アンモニヤ（ＮＨ3 ）２００sccm、窒
素（Ｎ2 ）３００sccmの流量で導入し、放電電極に８０
０Ｗの電力を供給して、図１（ｂ）に示すように、上記
ゲート電極２を覆うようにガラス基板１上に所定膜厚の
ｇ−Ｓi ＮX 膜３を成膜する。引続き同一反応室で導入
ガスをＳi Ｈ4 水素（Ｈ2 ）に切換え、同一電力で上記
ｇ−Ｓi ＮX 膜３上に所定膜厚のａ−Ｓi 膜４を積層成
膜する。
【００１９】つぎに、上記ａ−Ｓi 膜４の成膜されたガ
ラス基板１を大気にさらすことなく共通室を介して別の
反応室に搬入し、図１（ｃ）に示すように、上記ａ−Ｓ
i 膜４上に上記ｇ−Ｓi ＮX 膜３の成膜と同様の方法で
所定膜厚のＳi ＮX 膜を積層成膜する。その後、このＳ
i ＮX 膜をフォトリソグラフィ法によりエッチングし
て、所定形状のエッチング保護膜５に加工する。
ラス基板１を大気にさらすことなく共通室を介して別の
反応室に搬入し、図１（ｃ）に示すように、上記ａ−Ｓ
i 膜４上に上記ｇ−Ｓi ＮX 膜３の成膜と同様の方法で
所定膜厚のＳi ＮX 膜を積層成膜する。その後、このＳ
i ＮX 膜をフォトリソグラフィ法によりエッチングし
て、所定形状のエッチング保護膜５に加工する。
【００２０】つぎに、エッチング保護膜の形成されたガ
ラス基板１を枚葉式プラズマＣＶＤ装置の反応室に搬入
し、Ｓi Ｈ4 ５sccm、フォスフィン（ＰＨ3 ）２０scc
m、Ｈ2 １８０sccmの流量で導入し、放電電極に３００
Ｗの電力を供給して、上記エッチング保護膜５およびａ
−Ｓi 膜４を覆うｎ+ ａ−Ｓi 膜を積層成膜する。その
後、このｎ+ ａ−Ｓi 膜および上記ａ−Ｓi 膜４をフォ
トリソグラフィ法によりエッチングして、図１（ｄ）に
示すように、チャネル領域、ソース領域、ドレイン領域
をもつ所定形状のｎ+ ａ−Ｓi 膜からなるオーミックコ
ンタクト層６を加工するとともに、ａ−Ｓi 膜４を所定
形状の半導体活性層に加工する。
ラス基板１を枚葉式プラズマＣＶＤ装置の反応室に搬入
し、Ｓi Ｈ4 ５sccm、フォスフィン（ＰＨ3 ）２０scc
m、Ｈ2 １８０sccmの流量で導入し、放電電極に３００
Ｗの電力を供給して、上記エッチング保護膜５およびａ
−Ｓi 膜４を覆うｎ+ ａ−Ｓi 膜を積層成膜する。その
後、このｎ+ ａ−Ｓi 膜および上記ａ−Ｓi 膜４をフォ
トリソグラフィ法によりエッチングして、図１（ｄ）に
示すように、チャネル領域、ソース領域、ドレイン領域
をもつ所定形状のｎ+ ａ−Ｓi 膜からなるオーミックコ
ンタクト層６を加工するとともに、ａ−Ｓi 膜４を所定
形状の半導体活性層に加工する。
【００２１】つぎに、図１（ｅ）に示すように、上記オ
ーミックコンタクト層６上にアルミニウム（Ａl ）また
はクローム（Ｃr ）などからなる金属膜を成膜し、フォ
トリソグラフィ法によりエッチングして、上記ソース領
域およびドレイン領域にそれぞれ所定形状のドレイン電
極７およびソース電極８を形成する。その後、これらド
レイン電極７およびソース電極８をマスクとして、図１
（ｆ）に示すように、フォトリソグラフィ法によりチャ
ネル領域のオーミックコンタクト層をエッチング除去す
る。
ーミックコンタクト層６上にアルミニウム（Ａl ）また
はクローム（Ｃr ）などからなる金属膜を成膜し、フォ
トリソグラフィ法によりエッチングして、上記ソース領
域およびドレイン領域にそれぞれ所定形状のドレイン電
極７およびソース電極８を形成する。その後、これらド
レイン電極７およびソース電極８をマスクとして、図１
（ｆ）に示すように、フォトリソグラフィ法によりチャ
ネル領域のオーミックコンタクト層をエッチング除去す
る。
【００２２】ところで、上記枚葉式プラズマＣＶＤ装置
の反応室でのＳi ＮX 膜３、ａ−Ｓi 膜４の成膜は、図
１に示すように、各反応室のセルフクリーニングおよび
セルフクリーニング後のオーバーコートと複数枚（図示
例では５枚）のガラス基板へのＳi ＮX 膜３およびａ−
Ｓi 膜４の成膜（実デバイス作製）を周期的に繰返すこ
とによりおこなわれる。すなわち、反応室にＮＦ3 ガス
または同時にプラズマ放電を安定化させるアルゴン（Ａ
r ）などを導入し、放電電極間にプラズマ放電を発生さ
せて、反応室の内壁などに付着した薄膜をエッチング除
去するクリーニングをおこない、このクリーニング後に
反応室にＳi Ｈ4 １００sccm、ＮＨ3 ５００sccm、Ｎ2
３５００sccmを導入し、放電電極間に上記Ｓi ＮX 膜、
ａ−Ｓi膜を成膜するときに放電電極に供給する放電電
力よりも大きい１０００Ｗの放電電力を１分間供給し
て、反応室の内壁にＳi ＮX を膜厚１００nm堆積して、
反応室の内壁をオーバーコートする。このオーバーコー
ト後、連続的に複数枚のガラス基板にＳi ＮX 膜、ａ−
Ｓi 膜を成膜することによりおこなわれる。
の反応室でのＳi ＮX 膜３、ａ−Ｓi 膜４の成膜は、図
１に示すように、各反応室のセルフクリーニングおよび
セルフクリーニング後のオーバーコートと複数枚（図示
例では５枚）のガラス基板へのＳi ＮX 膜３およびａ−
Ｓi 膜４の成膜（実デバイス作製）を周期的に繰返すこ
とによりおこなわれる。すなわち、反応室にＮＦ3 ガス
または同時にプラズマ放電を安定化させるアルゴン（Ａ
r ）などを導入し、放電電極間にプラズマ放電を発生さ
せて、反応室の内壁などに付着した薄膜をエッチング除
去するクリーニングをおこない、このクリーニング後に
反応室にＳi Ｈ4 １００sccm、ＮＨ3 ５００sccm、Ｎ2
３５００sccmを導入し、放電電極間に上記Ｓi ＮX 膜、
ａ−Ｓi膜を成膜するときに放電電極に供給する放電電
力よりも大きい１０００Ｗの放電電力を１分間供給し
て、反応室の内壁にＳi ＮX を膜厚１００nm堆積して、
反応室の内壁をオーバーコートする。このオーバーコー
ト後、連続的に複数枚のガラス基板にＳi ＮX 膜、ａ−
Ｓi 膜を成膜することによりおこなわれる。
【００２３】また別の反応室でのオーミックコンタクト
層を形成するためのｎ+ ａ−Ｓi 膜の成膜についても、
同様に反応室のクリーニング、クリーニング後のオーバ
ーコートと複数枚のガラス基板への成膜を周期的に繰返
すことによりおこなわれる。
層を形成するためのｎ+ ａ−Ｓi 膜の成膜についても、
同様に反応室のクリーニング、クリーニング後のオーバ
ーコートと複数枚のガラス基板への成膜を周期的に繰返
すことによりおこなわれる。
【００２４】このように枚葉式プラズマＣＶＤ装置の反
応室において、Ｓi ＮX 膜、ａ−Ｓi 膜、ｎ+ ａ−Ｓi
膜などのＳi 系薄膜を成膜する場合に周期的に繰返しお
こなわれるクリーニング後のオーバーコートを、ガラス
基板に薄膜を成膜するときに放電電極に供給する放電電
力よりも大きい放電電力でおこなうと、クリーニング
後、反応室に残留あるは反応室の内壁などに吸着されて
いるＨＦ3 、Ｆ、Ｎなどのエッチング生成物を放出させ
て排気したり、あるいはオーバーコート膜中に取込むこ
とができる。それにより、その後オーバーコート時より
も低いパワーでガラス基板に薄膜を成膜するときのエッ
チング生成物の放出を低減でき、ガラス基板に成膜する
薄膜に対するエッチング生成物の影響をなくし、従来ク
リーニング後、反応室に残留するエッチング生成物のた
めに生じたＴＦＴの特性の劣化をなくすことができる。
応室において、Ｓi ＮX 膜、ａ−Ｓi 膜、ｎ+ ａ−Ｓi
膜などのＳi 系薄膜を成膜する場合に周期的に繰返しお
こなわれるクリーニング後のオーバーコートを、ガラス
基板に薄膜を成膜するときに放電電極に供給する放電電
力よりも大きい放電電力でおこなうと、クリーニング
後、反応室に残留あるは反応室の内壁などに吸着されて
いるＨＦ3 、Ｆ、Ｎなどのエッチング生成物を放出させ
て排気したり、あるいはオーバーコート膜中に取込むこ
とができる。それにより、その後オーバーコート時より
も低いパワーでガラス基板に薄膜を成膜するときのエッ
チング生成物の放出を低減でき、ガラス基板に成膜する
薄膜に対するエッチング生成物の影響をなくし、従来ク
リーニング後、反応室に残留するエッチング生成物のた
めに生じたＴＦＴの特性の劣化をなくすことができる。
【００２５】すなわち、上記のようにクリーニング後の
オーバーコートをおこなうと、図３に５枚のガラス基板
にＳi ＮX 膜とａ−Ｓi 膜とを成膜したのちに、クリー
ニングとオーバーコートをおこなったＴＦＴのしきい値
を示すように、オーバーコート後、最初に成膜したもの
も、図４に示した従来のＴＦＴのしきい値のように特別
大きなることはなく、その後の成膜とほとんど差がなく
なり、１．２〜２．４Ｖ程度と安定したしきい値が得ら
れる。
オーバーコートをおこなうと、図３に５枚のガラス基板
にＳi ＮX 膜とａ−Ｓi 膜とを成膜したのちに、クリー
ニングとオーバーコートをおこなったＴＦＴのしきい値
を示すように、オーバーコート後、最初に成膜したもの
も、図４に示した従来のＴＦＴのしきい値のように特別
大きなることはなく、その後の成膜とほとんど差がなく
なり、１．２〜２．４Ｖ程度と安定したしきい値が得ら
れる。
【００２６】なお、上記実施例では、反応室のクリーニ
ングにＮＦ3 ガスを用いる場合について説明したが、上
述のオーバーコート方法は、ＮＦ3 ガス以外の弗素を含
むガスを用いてクリーニングをおこなう場合にも、同様
に処理してクリーニング後、反応室に残留するエッチン
グ生成物を除去することができる。
ングにＮＦ3 ガスを用いる場合について説明したが、上
述のオーバーコート方法は、ＮＦ3 ガス以外の弗素を含
むガスを用いてクリーニングをおこなう場合にも、同様
に処理してクリーニング後、反応室に残留するエッチン
グ生成物を除去することができる。
【００２７】また、上記実施例では、クリーニング後の
Ｓi ＮX をオーバーコートする場合について説明した
が、このオーバーコート膜は、Ｓi ＮX に限定されるも
のではなく、他の膜でオーバーコートする場合にも適用
可能である。
Ｓi ＮX をオーバーコートする場合について説明した
が、このオーバーコート膜は、Ｓi ＮX に限定されるも
のではなく、他の膜でオーバーコートする場合にも適用
可能である。
【００２８】なおまた、この発明は、上記実施例で説明
した構成のＴＦＴばかりでなく、異なる構成のＴＦＴの
Ｓi 系薄膜を成膜する場合にも適用可能である。
した構成のＴＦＴばかりでなく、異なる構成のＴＦＴの
Ｓi 系薄膜を成膜する場合にも適用可能である。
【００２９】
【発明の効果】プラズマエッチングによりクリーニング
可能な反応室を備える枚葉式プラズマ成膜装置を用い、
その反応室においてプラズマＣＶＤ法により一定数の基
板に薄膜を成膜したのち、周期的に反応室のクリーニン
グとクリーニング後のオーバーコートをおこなう薄膜ト
ランジスタの製造方法において、オーバーコートをおこ
なうとき反応室の放電電極に加える電力を基板に薄膜を
成膜するとき放電電極に加える電力よりも大きくする
と、クリーニング後、反応室に残留するエッチング生成
物がその高パワーのオーバーコート時に排気されたり、
あるいはオーバーコート膜中に取込まれ、その後、オー
バーコート時よりも低パワーで基板に薄膜を成膜すると
きに、エッチング生成物の再放出が低減され、エッチン
グ生成物の影響をなくすことができる。その結果、所定
の特性を備えるＴＦＴを安定に製造することができる。
可能な反応室を備える枚葉式プラズマ成膜装置を用い、
その反応室においてプラズマＣＶＤ法により一定数の基
板に薄膜を成膜したのち、周期的に反応室のクリーニン
グとクリーニング後のオーバーコートをおこなう薄膜ト
ランジスタの製造方法において、オーバーコートをおこ
なうとき反応室の放電電極に加える電力を基板に薄膜を
成膜するとき放電電極に加える電力よりも大きくする
と、クリーニング後、反応室に残留するエッチング生成
物がその高パワーのオーバーコート時に排気されたり、
あるいはオーバーコート膜中に取込まれ、その後、オー
バーコート時よりも低パワーで基板に薄膜を成膜すると
きに、エッチング生成物の再放出が低減され、エッチン
グ生成物の影響をなくすことができる。その結果、所定
の特性を備えるＴＦＴを安定に製造することができる。
【図１】この発明の一実施例である薄膜トランジスタの
製造方法おける枚葉式プラズマ成膜装置の反応室のセル
フクリーニングとガラス基板への薄膜の成膜を説明する
ための図である。
製造方法おける枚葉式プラズマ成膜装置の反応室のセル
フクリーニングとガラス基板への薄膜の成膜を説明する
ための図である。
【図２】図２（ａ）ないし（ｆ）はそれぞれ上記薄膜ト
ランジスタの製造方法を説明するための図である。
ランジスタの製造方法を説明するための図である。
【図３】上記方法により製造された薄膜トランジスタの
特性を示す図である。
特性を示す図である。
【図４】薄膜トランジスタの構成を示す図である。
【図５】従来の方法により製造された薄膜トランジスタ
の特性を示す図である。
の特性を示す図である。
１…ガラス基板 ２…ゲート電極 ３…ゲート絶縁膜 ４…非晶質シリコン膜 ５…エッチング保護層 ６…オーミックコンタクト層 ７…ドレイン電極 ８…ソース電極
Claims (1)
- 【請求項１】 プラズマエッチングによりクリーニング
可能な反応室を備える枚葉式プラズマ成膜装置を用い、
上記反応室においてプラズマＣＶＤ法により一定数の基
板に薄膜を成膜したのち、周期的に反応室のクリーニン
グとクリーニング後のオーバーコートをおこなう薄膜ト
ランジスタの製造方法において、 上記オーバーコートをおこなうとき上記反応室の放電電
極に加える電力を上記基板に薄膜を成膜するとき上記放
電電極に加える電力よりも大きくしたことを特徴とする
薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6081496A JPH07297403A (ja) | 1994-04-20 | 1994-04-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6081496A JPH07297403A (ja) | 1994-04-20 | 1994-04-20 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297403A true JPH07297403A (ja) | 1995-11-10 |
Family
ID=13748000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6081496A Pending JPH07297403A (ja) | 1994-04-20 | 1994-04-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297403A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8304327B2 (en) | 2000-07-10 | 2012-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
-
1994
- 1994-04-20 JP JP6081496A patent/JPH07297403A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8304327B2 (en) | 2000-07-10 | 2012-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US8603899B2 (en) | 2000-07-10 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041001 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050215 |
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| A02 | Decision of refusal |
Effective date: 20050614 Free format text: JAPANESE INTERMEDIATE CODE: A02 |