JP2002371360A - 半導体の製造方法 - Google Patents
半導体の製造方法Info
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Abstract
(57)【要約】
【課題】 ＮＦ3による残留フッ素の混入によるＴＦＴ
特性異常を抑制することを実現することができる半導体
薄膜及び絶縁薄膜の製造方法を提供すること。 【解決手段】 反応室内壁保護等のためにシリコンを主
成分とする薄膜の成膜を行った後、水素ガスによる放電
を行い、その後半導体薄膜及び絶縁層薄膜の成膜を対象
となる基板上に行う、また水素ガスによる放電を繰り返
し行う構成。
特性異常を抑制することを実現することができる半導体
薄膜及び絶縁薄膜の製造方法を提供すること。 【解決手段】 反応室内壁保護等のためにシリコンを主
成分とする薄膜の成膜を行った後、水素ガスによる放電
を行い、その後半導体薄膜及び絶縁層薄膜の成膜を対象
となる基板上に行う、また水素ガスによる放電を繰り返
し行う構成。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＶ・ＯＡ機器な
どの平面ディスプレイとして用いることのできる液晶表
示素子のアクティブマトリックス型液晶表示素子の、半
導体薄膜、及び絶縁層薄膜の製造方法に関する。
どの平面ディスプレイとして用いることのできる液晶表
示素子のアクティブマトリックス型液晶表示素子の、半
導体薄膜、及び絶縁層薄膜の製造方法に関する。
【０００２】
【従来の技術】以下に従来の半導体薄膜、及び絶縁層薄
膜の製造方法について説明する。現在、液晶を用いた表
示素子は、ビデオカメラのビューファインダーやポケッ
トテレビさらには高精細投写型テレビ、パソコン、ワー
プロなどの情報表示端末など種々の分野で応用されてき
ており、開発、商品化が活発に行われている。特にスイ
ッチング素子として薄膜トランジスタ（以下、ＴＦＴと
称す。）を用いたアクティブマトリックス型方式のＴＮ
（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）液晶表示装置は大
容量の表示を行っても高いコントラストが保たれるとい
う大きな特徴を持ち、特に近年市場要望の極めて高い、
ラップトップパソコンやノートパソコン、さらには、エ
ンジニアリングワークステーション用の大型・大容量フ
ルカラーディスプレイの本命として開発、商品化が盛ん
である。
膜の製造方法について説明する。現在、液晶を用いた表
示素子は、ビデオカメラのビューファインダーやポケッ
トテレビさらには高精細投写型テレビ、パソコン、ワー
プロなどの情報表示端末など種々の分野で応用されてき
ており、開発、商品化が活発に行われている。特にスイ
ッチング素子として薄膜トランジスタ（以下、ＴＦＴと
称す。）を用いたアクティブマトリックス型方式のＴＮ
（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）液晶表示装置は大
容量の表示を行っても高いコントラストが保たれるとい
う大きな特徴を持ち、特に近年市場要望の極めて高い、
ラップトップパソコンやノートパソコン、さらには、エ
ンジニアリングワークステーション用の大型・大容量フ
ルカラーディスプレイの本命として開発、商品化が盛ん
である。
【０００３】以下に図面を用いて、アクティブマトリッ
クス方式の液晶表示素子に用いられているＴＦＴの製造
方法を説明する。
クス方式の液晶表示素子に用いられているＴＦＴの製造
方法を説明する。
【０００４】図１に、アクティブマトリックス方式の液
晶表示素子に用いられているＴＦＴの断面構造図を示
す。
晶表示素子に用いられているＴＦＴの断面構造図を示
す。
【０００５】図１において、１はゲート電極、２は第一
のゲート絶縁膜、４は第二のゲート絶縁膜、５は非ドー
プ水素化アモルファスシリコン等の真性半導体、６はパ
ッシベーション膜、７はりん等をドープした水素化アモ
ルファスシリコン等のオーミックコンタクト半導体膜、
８はソース電極、９はドレイン電極である。
のゲート絶縁膜、４は第二のゲート絶縁膜、５は非ドー
プ水素化アモルファスシリコン等の真性半導体、６はパ
ッシベーション膜、７はりん等をドープした水素化アモ
ルファスシリコン等のオーミックコンタクト半導体膜、
８はソース電極、９はドレイン電極である。
【０００６】例えば、ガラス等の透明絶縁基板上にスパ
ッタリング法等でアルミニウム、またはアルミニウムを
主成分とする合金等を堆積し、フォトリソグラフィ法等
により所望のパターンを形成することによりゲート電極
１を形成する。次に、このゲート電極の上部を陽極酸化
して酸化アルミニウム膜を形成し第一のゲート絶縁膜２
を形成する。さらに窒化シリコンによる第二のゲート絶
縁膜３、次いで非ドープ水素化アモルファスシリコン等
の真性半導体４、およびそれに対して十分なエッチング
選択比を有するパッシベーション膜５である窒化シリコ
ン等をプラズマＣＶＤ法等により連続して堆積する。
ッタリング法等でアルミニウム、またはアルミニウムを
主成分とする合金等を堆積し、フォトリソグラフィ法等
により所望のパターンを形成することによりゲート電極
１を形成する。次に、このゲート電極の上部を陽極酸化
して酸化アルミニウム膜を形成し第一のゲート絶縁膜２
を形成する。さらに窒化シリコンによる第二のゲート絶
縁膜３、次いで非ドープ水素化アモルファスシリコン等
の真性半導体４、およびそれに対して十分なエッチング
選択比を有するパッシベーション膜５である窒化シリコ
ン等をプラズマＣＶＤ法等により連続して堆積する。
【０００７】次に、パッシベーション膜５をエッチング
法により少なくともＴＦＴのチャネル部に島状に形成し
た後、りん等をドープした水素化アモルファスシリコン
等のオーミックコンタクト半導体膜６をプラズマＣＶＤ
法等で堆積する。次に、チタンおよびアルミニウム等の
金属をスパッタリング法等により堆積し、ソース電極７
およびドレイン電極８を形成する。最後に、ソース電極
７とドレイン電極８とを形成するためのマスクおよびパ
ッシベーション膜５をエッチングストッパとして用い
て、不要なオーミックコンタクト半導体膜および真性半
導体膜を除去する。
法により少なくともＴＦＴのチャネル部に島状に形成し
た後、りん等をドープした水素化アモルファスシリコン
等のオーミックコンタクト半導体膜６をプラズマＣＶＤ
法等で堆積する。次に、チタンおよびアルミニウム等の
金属をスパッタリング法等により堆積し、ソース電極７
およびドレイン電極８を形成する。最後に、ソース電極
７とドレイン電極８とを形成するためのマスクおよびパ
ッシベーション膜５をエッチングストッパとして用い
て、不要なオーミックコンタクト半導体膜および真性半
導体膜を除去する。
【０００８】このとき、窒化シリコンによる第二のゲー
ト絶縁膜３、次いで非ドープ水素化アモルファスシリコ
ン等の真性半導体４、およびそれに対して十分なエッチ
ング選択比を有するパッシベーション膜５である窒化シ
リコン等を堆積するときに用いている、プラズマＣＶＤ
は、反応室壁の膜剥がれ対策として、例えば基板を５枚
処理した後にＮＦ3を用いて反応室壁に堆積した半導体
薄膜および絶縁薄膜を除去している。
ト絶縁膜３、次いで非ドープ水素化アモルファスシリコ
ン等の真性半導体４、およびそれに対して十分なエッチ
ング選択比を有するパッシベーション膜５である窒化シ
リコン等を堆積するときに用いている、プラズマＣＶＤ
は、反応室壁の膜剥がれ対策として、例えば基板を５枚
処理した後にＮＦ3を用いて反応室壁に堆積した半導体
薄膜および絶縁薄膜を除去している。
【０００９】そして、反応室内壁保護の為に窒化シリコ
ン等を５００ｎｍ堆積したのち、再び基板を５枚処理す
る。
ン等を５００ｎｍ堆積したのち、再び基板を５枚処理す
る。
【００１０】図２に、従来のプラズマＣＶＤにおけるプ
ロセスフローを示す。
ロセスフローを示す。
【００１１】ＮＦ3ガスクリーニング９により反応室壁
に堆積した半導体薄膜、および絶縁薄膜を除去し、排気
１０で反応室をＮ2ガスによる置換を行った後、ガス安
定化１１により窒化シリコン成膜１２の為のＳｉＨ4、
ＮＨ3、Ｈ2等のガスが均一になるのを待ち、その後窒化
シリコン成膜１２を行う。そして、排気１３で反応室を
Ｎ2ガスで置換し、１枚目の基板を投入し、基板１枚目
処理１４を行い、ついで、基板２枚目処理１５、基板３
枚目処理１６と順に行い、基板５枚目処理１８が終わっ
た後、ＮＦ3ガスクリーニング９を再び行い、反応室壁
に堆積した半導体薄膜、および絶縁薄膜を除去する、と
言ったことを繰り返し行う。
に堆積した半導体薄膜、および絶縁薄膜を除去し、排気
１０で反応室をＮ2ガスによる置換を行った後、ガス安
定化１１により窒化シリコン成膜１２の為のＳｉＨ4、
ＮＨ3、Ｈ2等のガスが均一になるのを待ち、その後窒化
シリコン成膜１２を行う。そして、排気１３で反応室を
Ｎ2ガスで置換し、１枚目の基板を投入し、基板１枚目
処理１４を行い、ついで、基板２枚目処理１５、基板３
枚目処理１６と順に行い、基板５枚目処理１８が終わっ
た後、ＮＦ3ガスクリーニング９を再び行い、反応室壁
に堆積した半導体薄膜、および絶縁薄膜を除去する、と
言ったことを繰り返し行う。
【００１２】
【発明が解決しようとする課題】このように、窒化シリ
コンによる第二のゲート絶縁膜３、次いで非ドープ水素
化アモルファスシリコン等の真性半導体４、およびそれ
に対して十分なエッチング選択比を有するパッシベーシ
ョン膜５である窒化シリコン等を堆積するときに用いて
いるプラズマＣＶＤは、反応室壁の膜剥がれ対策とし
て、例えば基板を５枚処理した後にＮＦ3を用いて反応
室壁に堆積した半導体薄膜および絶縁薄膜を除去してい
る。この時ＮＦ3による残留フッ素が処理基板の１枚目
に混入し、ＴＦＴ特性を悪化させるといった問題点を有
する。
コンによる第二のゲート絶縁膜３、次いで非ドープ水素
化アモルファスシリコン等の真性半導体４、およびそれ
に対して十分なエッチング選択比を有するパッシベーシ
ョン膜５である窒化シリコン等を堆積するときに用いて
いるプラズマＣＶＤは、反応室壁の膜剥がれ対策とし
て、例えば基板を５枚処理した後にＮＦ3を用いて反応
室壁に堆積した半導体薄膜および絶縁薄膜を除去してい
る。この時ＮＦ3による残留フッ素が処理基板の１枚目
に混入し、ＴＦＴ特性を悪化させるといった問題点を有
する。
【００１３】図３に、処理基板１枚目と２枚目以降のＴ
ＦＴ特性を示す。処理１枚目のＴＦＴ特性が明らかに２
枚目以降よりも悪いのがわかる。
ＦＴ特性を示す。処理１枚目のＴＦＴ特性が明らかに２
枚目以降よりも悪いのがわかる。
【００１４】図４に、処理基板１枚目、及び２枚目以降
に混入するフッ素の量を示す。このように、処理基板１
枚目は、処理基板２枚目以降と比較して、約１０倍程度
フッ素が混入している。
に混入するフッ素の量を示す。このように、処理基板１
枚目は、処理基板２枚目以降と比較して、約１０倍程度
フッ素が混入している。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体薄膜及び絶縁薄膜の製造方法は、Ｎ
Ｆ3等のフッ素を含有したガスを用い、成膜により反応
室に付着した半導体薄膜および絶縁薄膜を除去するプラ
ズマ化学気相堆積（Ｐ−ＣＶＤ）装置において、前記Ｎ
Ｆ3等のフッ素を含有したガスによる反応室に付着した
半導体薄膜および絶縁薄膜を除去し、反応室内壁保護等
のためにシリコンを主成分とする薄膜の成膜を行った
後、水素ガスによる放電を行い、その後半導体薄膜及び
絶縁層薄膜の成膜を対象となる基板上に行うことを特徴
とし、また、水素ガスによる放電を繰り返し行うことを
特徴とする。
に、本発明の半導体薄膜及び絶縁薄膜の製造方法は、Ｎ
Ｆ3等のフッ素を含有したガスを用い、成膜により反応
室に付着した半導体薄膜および絶縁薄膜を除去するプラ
ズマ化学気相堆積（Ｐ−ＣＶＤ）装置において、前記Ｎ
Ｆ3等のフッ素を含有したガスによる反応室に付着した
半導体薄膜および絶縁薄膜を除去し、反応室内壁保護等
のためにシリコンを主成分とする薄膜の成膜を行った
後、水素ガスによる放電を行い、その後半導体薄膜及び
絶縁層薄膜の成膜を対象となる基板上に行うことを特徴
とし、また、水素ガスによる放電を繰り返し行うことを
特徴とする。
【００１６】本発明によれば、反応室内壁保護等のため
にシリコンを主成分とする薄膜の成膜を行った後、水素
ガスによる放電を行い、その後半導体薄膜及び絶縁層薄
膜の成膜を対象となる基板上に行うことにより、また、
水素ガスによる放電を繰り返し行うことにより、ＮＦ3
による残留フッ素を減らし、処理１枚目のＴＦＴ特性を
２枚目以降のＴＦＴ特性と同等にする半導体薄膜及び絶
縁薄膜の製造方法を提供できる。
にシリコンを主成分とする薄膜の成膜を行った後、水素
ガスによる放電を行い、その後半導体薄膜及び絶縁層薄
膜の成膜を対象となる基板上に行うことにより、また、
水素ガスによる放電を繰り返し行うことにより、ＮＦ3
による残留フッ素を減らし、処理１枚目のＴＦＴ特性を
２枚目以降のＴＦＴ特性と同等にする半導体薄膜及び絶
縁薄膜の製造方法を提供できる。
【００１７】
【発明の実施の形態】本発明の請求項１に記載の半導体
の製造方法は、ＮＦ3等のフッ素を含有したガスを用
い、成膜により反応室に付着した半導体薄膜および絶縁
薄膜を除去するプラズマ化学気相堆積（Ｐ−ＣＶＤ）装
置において、前記ＮＦ3等のフッ素を含有したガスによ
る反応室に付着した半導体薄膜および絶縁薄膜を除去
し、反応室内壁保護等のためにシリコンを主成分とする
薄膜の成膜を行った後、水素ガスによる放電を行い、そ
の後半導体薄膜及び絶縁層薄膜の成膜を対象となる基板
上に行うことを特徴としたものであり、反応室内壁保護
等のために成膜した膜表面、及び膜中に取り込まれたＮ
Ｆ3によるフッ素を水素放電によって排除し、処理１枚
目のＴＦＴ特性を２枚目以降のＴＦＴ特性と同等にする
半導体薄膜及び絶縁薄膜の製造方法を実現できるという
作用を有する。
の製造方法は、ＮＦ3等のフッ素を含有したガスを用
い、成膜により反応室に付着した半導体薄膜および絶縁
薄膜を除去するプラズマ化学気相堆積（Ｐ−ＣＶＤ）装
置において、前記ＮＦ3等のフッ素を含有したガスによ
る反応室に付着した半導体薄膜および絶縁薄膜を除去
し、反応室内壁保護等のためにシリコンを主成分とする
薄膜の成膜を行った後、水素ガスによる放電を行い、そ
の後半導体薄膜及び絶縁層薄膜の成膜を対象となる基板
上に行うことを特徴としたものであり、反応室内壁保護
等のために成膜した膜表面、及び膜中に取り込まれたＮ
Ｆ3によるフッ素を水素放電によって排除し、処理１枚
目のＴＦＴ特性を２枚目以降のＴＦＴ特性と同等にする
半導体薄膜及び絶縁薄膜の製造方法を実現できるという
作用を有する。
【００１８】つぎに、本発明の請求項２に記載の半導体
の製造方法は、反応室内壁保護等のためのシリコンを主
成分とする薄膜の成膜後行う、水素ガスによる放電を繰
り返し行うことを特徴としたものであり、反応室内壁保
護等のために成膜した膜表面、及び膜中に取り込まれた
ＮＦ3によるフッ素を水素放電によって排除する効果を
さらに高め、処理１枚目のＴＦＴ特性を２枚目以降のＴ
ＦＴ特性と同等にする半導体薄膜及び絶縁薄膜の製造方
法を実現できるという作用を有する。
の製造方法は、反応室内壁保護等のためのシリコンを主
成分とする薄膜の成膜後行う、水素ガスによる放電を繰
り返し行うことを特徴としたものであり、反応室内壁保
護等のために成膜した膜表面、及び膜中に取り込まれた
ＮＦ3によるフッ素を水素放電によって排除する効果を
さらに高め、処理１枚目のＴＦＴ特性を２枚目以降のＴ
ＦＴ特性と同等にする半導体薄膜及び絶縁薄膜の製造方
法を実現できるという作用を有する。
【００１９】（実施の形態１）以下に、本発明の請求項
１に記載された発明の実施の形態について図５を用いて
説明する。図５は本発明の実施の形態１におけるプラズ
マＣＶＤのプロセスフローの一例である。ＮＦ3ガスク
リーニング９により反応室壁に堆積した半導体薄膜、お
よび絶縁薄膜を除去し、排気１０で反応室をＮ２ガスに
よる置換を行った後、ガス安定化１１により窒化シリコ
ン成膜１２の為のＳｉＨ4、ＮＨ3、Ｈ2等のガスが均一
になるのを待ち、その後窒化シリコン成膜１２を行う。
そして、排気１９で反応室をＮ2ガスで置換し、ガス安
定化２０により水素ガスによる放電２１の為のＨ2ガス
が均一になるのを待ち、その後水素ガスによる放電２１
を行う。そして、排気２２で反応室をＮ２ガスで置換し
する。次に、１枚目の基板を投入し、基板１枚目処理１
４を行い、ついで、基板２枚目処理１５、基板３枚目処
理１６と順に行い、基板５枚目処理１８が終わった後、
ＮＦ3ガスクリーニング９を再び行い、反応室壁に堆積
した半導体薄膜、および絶縁薄膜を除去する、と言った
ことを繰り返し行う。
１に記載された発明の実施の形態について図５を用いて
説明する。図５は本発明の実施の形態１におけるプラズ
マＣＶＤのプロセスフローの一例である。ＮＦ3ガスク
リーニング９により反応室壁に堆積した半導体薄膜、お
よび絶縁薄膜を除去し、排気１０で反応室をＮ２ガスに
よる置換を行った後、ガス安定化１１により窒化シリコ
ン成膜１２の為のＳｉＨ4、ＮＨ3、Ｈ2等のガスが均一
になるのを待ち、その後窒化シリコン成膜１２を行う。
そして、排気１９で反応室をＮ2ガスで置換し、ガス安
定化２０により水素ガスによる放電２１の為のＨ2ガス
が均一になるのを待ち、その後水素ガスによる放電２１
を行う。そして、排気２２で反応室をＮ２ガスで置換し
する。次に、１枚目の基板を投入し、基板１枚目処理１
４を行い、ついで、基板２枚目処理１５、基板３枚目処
理１６と順に行い、基板５枚目処理１８が終わった後、
ＮＦ3ガスクリーニング９を再び行い、反応室壁に堆積
した半導体薄膜、および絶縁薄膜を除去する、と言った
ことを繰り返し行う。
【００２０】図６に本発明の実施の形態１を用い、成膜
を行った処理基板１枚目と２枚目以降のＴＦＴ特性を示
す。処理１枚目のＴＦＴ特性が処理２枚目以降のＴＦＴ
特性と同等になっているのがわかる。
を行った処理基板１枚目と２枚目以降のＴＦＴ特性を示
す。処理１枚目のＴＦＴ特性が処理２枚目以降のＴＦＴ
特性と同等になっているのがわかる。
【００２１】ここで、アクティブマトリックス方式の液
晶表示素子に用いられているＴＦＴの製造方法は従来の
物と同様であるため説明を省く。
晶表示素子に用いられているＴＦＴの製造方法は従来の
物と同様であるため説明を省く。
【００２２】これにより、本発明による半導体薄膜及び
絶縁薄膜の製造方法が完成する。本実施例によれば、Ｎ
Ｆ3によるフッ素を、反応室内壁保護等のために成膜す
る膜中に取り込み、残留フッ素を減らし、処理１枚目の
ＴＦＴ特性を２枚目以降のＴＦＴ特性と同等にする半導
体薄膜及び絶縁薄膜の製造方法を実現することができ
る。
絶縁薄膜の製造方法が完成する。本実施例によれば、Ｎ
Ｆ3によるフッ素を、反応室内壁保護等のために成膜す
る膜中に取り込み、残留フッ素を減らし、処理１枚目の
ＴＦＴ特性を２枚目以降のＴＦＴ特性と同等にする半導
体薄膜及び絶縁薄膜の製造方法を実現することができ
る。
【００２３】なお、上記実施例では、窒化シリコン成膜
１２のみを行ったが窒化シリコン、アモルファスシリコ
ン、窒化シリコンといった積層膜で実施しても同様の効
果が得られる。
１２のみを行ったが窒化シリコン、アモルファスシリコ
ン、窒化シリコンといった積層膜で実施しても同様の効
果が得られる。
【００２４】また、上記実施例での、窒化シリコン、及
びアモルファスシリコンの変わりに酸化シリコン、及び
ポリシリコンを用い、さらにどの組み合わせを行っても
同様の効果がある。
びアモルファスシリコンの変わりに酸化シリコン、及び
ポリシリコンを用い、さらにどの組み合わせを行っても
同様の効果がある。
【００２５】また、水素ガスによる放電２１の時、Ａｒ
等の不活性ガスを添加しても同様の効果がある。
等の不活性ガスを添加しても同様の効果がある。
【００２６】（実施の形態２）以下に、本発明の請求項
２に記載された発明の実施の形態について図７を用いて
説明する。
２に記載された発明の実施の形態について図７を用いて
説明する。
【００２７】図７は本発明の実施の形態１におけるプラ
ズマＣＶＤのプロセスフローである。
ズマＣＶＤのプロセスフローである。
【００２８】ＮＦ3ガスクリーニング９により反応室壁
に堆積した半導体薄膜、および絶縁薄膜を除去し、排気
１０で反応室をＮ２ガスによる置換を行った後、ガス安
定化１１により窒化シリコン成膜１２の為のＳｉＨ4、
ＮＨ3、Ｈ2等のガスが均一になるのを待ち、その後窒化
シリコン成膜１２を行う。そして、排気１９で反応室を
Ｎ2ガスで置換し、ガス安定化２３により第一の水素ガ
スによる放電膜２４の為のＨ2ガスが均一になるのを待
ち、その後第一の水素ガスによる放電膜２４を行う。そ
の後、排気２５で反応室をＮ2ガスで置換し、さらにガ
ス安定化２６により第二の水素ガスによる放電２７の為
のＨ2ガスが均一になるのを待ち、その後第二の水素ガ
スによる放電２７を行う。そして排気２８で反応室をＮ
2ガスで置換し、１枚目の基板を投入し、１枚目処理１
４を行い、ついで、２枚目処理１５、３枚目処理１６と
順に行い、５枚目処理１８が終わった後、ＮＦ3ガスク
リーニング９を再び行い、反応室壁に堆積した半導体薄
膜、および絶縁薄膜を除去する、と言ったことを繰り返
し行う。
に堆積した半導体薄膜、および絶縁薄膜を除去し、排気
１０で反応室をＮ２ガスによる置換を行った後、ガス安
定化１１により窒化シリコン成膜１２の為のＳｉＨ4、
ＮＨ3、Ｈ2等のガスが均一になるのを待ち、その後窒化
シリコン成膜１２を行う。そして、排気１９で反応室を
Ｎ2ガスで置換し、ガス安定化２３により第一の水素ガ
スによる放電膜２４の為のＨ2ガスが均一になるのを待
ち、その後第一の水素ガスによる放電膜２４を行う。そ
の後、排気２５で反応室をＮ2ガスで置換し、さらにガ
ス安定化２６により第二の水素ガスによる放電２７の為
のＨ2ガスが均一になるのを待ち、その後第二の水素ガ
スによる放電２７を行う。そして排気２８で反応室をＮ
2ガスで置換し、１枚目の基板を投入し、１枚目処理１
４を行い、ついで、２枚目処理１５、３枚目処理１６と
順に行い、５枚目処理１８が終わった後、ＮＦ3ガスク
リーニング９を再び行い、反応室壁に堆積した半導体薄
膜、および絶縁薄膜を除去する、と言ったことを繰り返
し行う。
【００２９】これにより実施の形態１と同様、処理１枚
目のＴＦＴ特性が処理２枚目以降のＴＦＴ特性と同等に
なる。
目のＴＦＴ特性が処理２枚目以降のＴＦＴ特性と同等に
なる。
【００３０】図８に本発明の実施の形態１、及び２を用
い成膜を行った処理基板１枚目と２枚目以降に混入する
フッ素の量を示す。処理１枚目のフッ素混入量が２枚目
以降と同等になっているのがわかる。
い成膜を行った処理基板１枚目と２枚目以降に混入する
フッ素の量を示す。処理１枚目のフッ素混入量が２枚目
以降と同等になっているのがわかる。
【００３１】ここで、アクティブマトリックス方式の液
晶表示素子に用いられているＴＦＴの製造方法は従来の
物と同様であるため説明を省く。
晶表示素子に用いられているＴＦＴの製造方法は従来の
物と同様であるため説明を省く。
【００３２】これにより、本発明による半導体薄膜及び
絶縁薄膜の製造方法が完成する。本実施例によれば、Ｎ
Ｆ3によるフッ素を、反応室内壁保護等のために成膜す
る膜中に取り込み、残留フッ素を減らし、処理１枚目の
ＴＦＴ特性を２枚目以降のＴＦＴ特性と同等にする半導
体薄膜及び絶縁薄膜の製造方法を実現することができ
る。
絶縁薄膜の製造方法が完成する。本実施例によれば、Ｎ
Ｆ3によるフッ素を、反応室内壁保護等のために成膜す
る膜中に取り込み、残留フッ素を減らし、処理１枚目の
ＴＦＴ特性を２枚目以降のＴＦＴ特性と同等にする半導
体薄膜及び絶縁薄膜の製造方法を実現することができ
る。
【００３３】なお、上記実施例では、窒化シリコン成膜
１２のみを行ったが窒化シリコン、アモルファスシリコ
ン、窒化シリコンといった積層膜で実施しても同様の効
果が得られる。
１２のみを行ったが窒化シリコン、アモルファスシリコ
ン、窒化シリコンといった積層膜で実施しても同様の効
果が得られる。
【００３４】また、上記実施例での、窒化シリコン、及
びアモルファスシリコンの変わりに酸化シリコン、及び
ポリシリコンを用い、さらにどの組み合わせを行っても
同様の効果がある。
びアモルファスシリコンの変わりに酸化シリコン、及び
ポリシリコンを用い、さらにどの組み合わせを行っても
同様の効果がある。
【００３５】また、水素ガスによる放電２１の時、Ａｒ
等の不活性ガスを添加しても同様の効果がある。
等の不活性ガスを添加しても同様の効果がある。
【００３６】なお、図３、図４、図６、図８のグラフの
縦軸の数値で、例えば１．００Ｅ−０４の記載は、１．
００×１０-4である。また、１．００Ｅ−０８の記載
は、１．００×１０-8である。また、１．００Ｅ−１２
の記載は、１．００×１０-12である。このように、数
値の桁数のべき乗を表現している。ちなみに１０００＝
１×１０3は、１．００Ｅ＋０３である。
縦軸の数値で、例えば１．００Ｅ−０４の記載は、１．
００×１０-4である。また、１．００Ｅ−０８の記載
は、１．００×１０-8である。また、１．００Ｅ−１２
の記載は、１．００×１０-12である。このように、数
値の桁数のべき乗を表現している。ちなみに１０００＝
１×１０3は、１．００Ｅ＋０３である。
【００３７】
【発明の効果】以上のように、本発明の半導体薄膜及び
絶縁薄膜の製造方法によれば、反応室内壁保護等のため
にシリコンを主成分とする薄膜の成膜を行った後、水素
ガスによる放電を行い、その後半導体薄膜及び絶縁層薄
膜の成膜を対象となる基板上に行うことにより、また、
水素ガスによる放電を繰り返し行うことにより、ＮＦ3
による残留フッ素を減らし、処理１枚目のＴＦＴ特性を
２枚目以降のＴＦＴ特性と同等にする半導体薄膜及び絶
縁薄膜の製造方法を提供できることが可能となる。
絶縁薄膜の製造方法によれば、反応室内壁保護等のため
にシリコンを主成分とする薄膜の成膜を行った後、水素
ガスによる放電を行い、その後半導体薄膜及び絶縁層薄
膜の成膜を対象となる基板上に行うことにより、また、
水素ガスによる放電を繰り返し行うことにより、ＮＦ3
による残留フッ素を減らし、処理１枚目のＴＦＴ特性を
２枚目以降のＴＦＴ特性と同等にする半導体薄膜及び絶
縁薄膜の製造方法を提供できることが可能となる。
【図１】アクティブマトリックス方式の液晶表示素子に
用いられているＴＦＴの断面構造図
用いられているＴＦＴの断面構造図
【図２】従来のプラズマＣＶＤにおけるプロセスフロー
図
図
【図３】処理基板１枚目と２枚目以降のＴＦＴ特性図
【図４】処理基板１枚目、及び２枚目以降に混入するフ
ッ素の量を示す図
ッ素の量を示す図
【図５】実施の形態１におけるプラズマＣＶＤのプロセ
スフロー図
スフロー図
【図６】実施の形態１を用い、成膜を行った処理基板１
枚目と２枚目以降のＴＦＴ特性図
枚目と２枚目以降のＴＦＴ特性図
【図７】実施の形態２におけるプラズマＣＶＤのプロセ
スフロー図
スフロー図
【図８】実施の形態１、及び２を用い成膜を行った処理
基板１枚目、及び２枚目以降に混入するフッ素の量を示
す図
基板１枚目、及び２枚目以降に混入するフッ素の量を示
す図
１ ゲート電極 ２ 第一のゲート絶縁膜 ３ 第二のゲート絶縁膜膜 ４ 真性半導体 ４ａ 除去された真性半導体膜 ５ パッシベーション膜 ６ オーミックコンタクト半導体膜 ６ａ 除去されたオーミックコンタクト半導体膜 ７ ソース電極 ７ａ 除去されたソース電極 ８ ドレイン電極 ８ａ 除去されたドレイン電極 ９ ＮＦ3ガスクリーニング １０ 排気 １１ ガス安定化 １２ 窒化シリコン成膜 １３ 排気 １４ １枚目処理 １５ ２枚目処理 １６ ３枚目処理 １７ ４枚目処理 １８ ５枚目処理 １９ 排気 ２０ ガス安定化 ２１ 水素ガスによる放電 ２２ 排気 ２３ ガス安定化 ２４ 第一の水素ガスによる放電 ２５ 排気 ２６ ガス安定化 ２７ 第二の水素ガスによる放電 ２８ 排気
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６２７Ｚ 29/786 (72)発明者 石川 克也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 JA24 KA05 KA12 KB25 MA08 NA24 NA29 4K030 AA06 AA13 AA17 BA40 DA06 FA01 KA08 KA30 KA47 LA02 LA12 LA18 5C094 AA42 AA43 AA55 BA03 BA43 CA19 DA12 FB14 FB15 GB10 5F045 AA08 AB04 AB33 AC02 BB14 CA15 EB06 EB11 5F110 AA30 BB01 CC07 DD02 EE03 EE44 FF01 FF03 FF09 FF24 FF30 GG02 GG15 GG35 GG45 HK09 HK16 HK25 HK35 NN02 NN24 NN35 QQ09 QQ30
Claims (2)
- 【請求項１】 ＮＦ3等のフッ素を含有したガスを用
い、成膜により反応室に付着した半導体薄膜および絶縁
薄膜を除去するプラズマ化学気相堆積（Ｐ−ＣＶＤ）装
置において、前記ＮＦ3等のフッ素を含有したガスによ
る反応室に付着した半導体薄膜および絶縁薄膜を除去
し、反応室内壁保護等のためにシリコンを主成分とする
薄膜の成膜を行った後、水素ガスによる放電を行い、そ
の後半導体薄膜及び絶縁層薄膜の成膜を対象となる基板
上に行うことを特徴とする半導体の製造方法。 - 【請求項２】 水素ガスによる放電を繰り返し行うこと
を特徴とする請求項１記載の半導体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001181314A JP2002371360A (ja) | 2001-06-15 | 2001-06-15 | 半導体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001181314A JP2002371360A (ja) | 2001-06-15 | 2001-06-15 | 半導体の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002371360A true JP2002371360A (ja) | 2002-12-26 |
Family
ID=19021599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001181314A Pending JP2002371360A (ja) | 2001-06-15 | 2001-06-15 | 半導体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002371360A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004067799A1 (ja) * | 2003-01-31 | 2004-08-12 | Tokyo Electron Limited | 半導体処理用の載置台装置、成膜装置、及び成膜方法 |
| WO2008035678A1 (fr) * | 2006-09-19 | 2008-03-27 | Tokyo Electron Limited | Processus de nettoyage de plasma et procédé cvd plasma |
-
2001
- 2001-06-15 JP JP2001181314A patent/JP2002371360A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004067799A1 (ja) * | 2003-01-31 | 2004-08-12 | Tokyo Electron Limited | 半導体処理用の載置台装置、成膜装置、及び成膜方法 |
| WO2008035678A1 (fr) * | 2006-09-19 | 2008-03-27 | Tokyo Electron Limited | Processus de nettoyage de plasma et procédé cvd plasma |
| KR101057877B1 (ko) * | 2006-09-19 | 2011-08-19 | 도쿄엘렉트론가부시키가이샤 | 플라즈마 세정 방법 및 플라즈마 ｃｖｄ 방법 |
| US8366953B2 (en) | 2006-09-19 | 2013-02-05 | Tokyo Electron Limited | Plasma cleaning method and plasma CVD method |
| JP5241499B2 (ja) * | 2006-09-19 | 2013-07-17 | 東京エレクトロン株式会社 | プラズマクリーニング方法、プラズマｃｖｄ方法、およびプラズマ処理装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20061109 |