JP3416472B2 - 半導体素子 - Google Patents
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
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- H—ELECTRICITY
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
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Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置、密着型イメージセンサ等のアクテ
ィブ素子に用いられている薄膜トランジスタ等の半導体
素子およびその製造方法に関し、さらに、上記の半導体
素子の製造時等で行われるドライエッチング後の、被エ
ッチング物に残留するエッチングガス元素や反応生成物
を除去するドライエッチング後の処理方法に関するもの
である。
クス型液晶表示装置、密着型イメージセンサ等のアクテ
ィブ素子に用いられている薄膜トランジスタ等の半導体
素子およびその製造方法に関し、さらに、上記の半導体
素子の製造時等で行われるドライエッチング後の、被エ
ッチング物に残留するエッチングガス元素や反応生成物
を除去するドライエッチング後の処理方法に関するもの
である。
【０００２】
【従来の技術】従来より、薄膜トランジスタ（ＴＦＴ：
Thin Film Transistor）は、アクティブマトリクス型液
晶表示装置（ＡＭＬＣＤ）に最も多く用いられている。
ＴＦＴの基本構造には、スタガ型と逆スタガ型のＴＦＴ
の構造があるが、ここでは、逆スタガ型のＴＦＴについ
て説明する。
Thin Film Transistor）は、アクティブマトリクス型液
晶表示装置（ＡＭＬＣＤ）に最も多く用いられている。
ＴＦＴの基本構造には、スタガ型と逆スタガ型のＴＦＴ
の構造があるが、ここでは、逆スタガ型のＴＦＴについ
て説明する。
【０００３】上記逆スタガ型ＴＦＴには、ａ）チャネル
保護型ＴＦＴ、ｂ）バックチャネルエッチング型ＴＦＴ
がある。
保護型ＴＦＴ、ｂ）バックチャネルエッチング型ＴＦＴ
がある。
【０００４】はじめに、チャネル保護型ＴＦＴについ
て、その構造および製造方法について、図１３を参照し
ながら以下に説明する。
て、その構造および製造方法について、図１３を参照し
ながら以下に説明する。
【０００５】先ず、ガラス等の絶縁性基板２１０上に、
Ａｌ，Ｍｏ，Ｔａ等をスパッタリング法にて積層した
後、パターニングすることによりゲート電極２２０並び
にゲート配線（図示せず）を形成する。
Ａｌ，Ｍｏ，Ｔａ等をスパッタリング法にて積層した
後、パターニングすることによりゲート電極２２０並び
にゲート配線（図示せず）を形成する。
【０００６】次に、プラズマＣＶＤ（Chemical Vapor D
eposition)法により上記ゲート電極２２０を覆うよう
に、ゲート絶縁膜２３０を積層する。
eposition)法により上記ゲート電極２２０を覆うよう
に、ゲート絶縁膜２３０を積層する。
【０００７】次いで、上記ゲート絶縁膜２３０上に、Ｔ
ＦＴのチャネル層２４０を形成する。このチャネル層２
４０のチャネル領域に相当する部分に、エッチングスト
ッパ層となるチャネル保護層２９０を形成する。
ＦＴのチャネル層２４０を形成する。このチャネル層２
４０のチャネル領域に相当する部分に、エッチングスト
ッパ層となるチャネル保護層２９０を形成する。
【０００８】その後、同じくプラズマＣＶＤ法により形
成されたｎ＋型に不純物ドーピングされたアモルファス
Ｓｉ膜または微結晶Ｓｉ膜によりＴＦＴのソース電極２
６０ｂならびにドレイン電極２６０ａのコンタクト層２
５０となる膜を形成し、チャネル層２４０とコンタクト
層２５０との両Ｓｉをパターニングする。このとき、チ
ャネル層２４０は、エッチングストッパ層となるチャネ
ル保護層２９０により保護されているため、コンタクト
層２５０のみがエッチングされ、ソースならびにドレイ
ンのコンタクト領域が形成される。
成されたｎ＋型に不純物ドーピングされたアモルファス
Ｓｉ膜または微結晶Ｓｉ膜によりＴＦＴのソース電極２
６０ｂならびにドレイン電極２６０ａのコンタクト層２
５０となる膜を形成し、チャネル層２４０とコンタクト
層２５０との両Ｓｉをパターニングする。このとき、チ
ャネル層２４０は、エッチングストッパ層となるチャネ
ル保護層２９０により保護されているため、コンタクト
層２５０のみがエッチングされ、ソースならびにドレイ
ンのコンタクト領域が形成される。
【０００９】この後、Ｔａ、Ｃｒ、Ｔｉ、ＩＴＯ膜等あ
るいは、これらの積層膜が形成された後、上記のコンタ
クト層２５０の形状に沿って、パターニングしてドレイ
ン電極２６０ａ、ソース電極２６０ｂ並びに配線を形成
すると共に、ドレイン電極２６０ａとソース電極２６０
ｂとの間にギャップ部２８０を形成する。
るいは、これらの積層膜が形成された後、上記のコンタ
クト層２５０の形状に沿って、パターニングしてドレイ
ン電極２６０ａ、ソース電極２６０ｂ並びに配線を形成
すると共に、ドレイン電極２６０ａとソース電極２６０
ｂとの間にギャップ部２８０を形成する。
【００１０】最後に、プラズマＣＶＤ法により形成され
るＳｉＮ膜、並びに樹脂絶縁膜あるいはこれらの積層膜
からなるＴＦＴ保護膜２７０を形成する。
るＳｉＮ膜、並びに樹脂絶縁膜あるいはこれらの積層膜
からなるＴＦＴ保護膜２７０を形成する。
【００１１】次に、バックチャネルエッチング型ＴＦＴ
について、その構造および製造方法について、図１４を
参照しながら以下に説明する。
について、その構造および製造方法について、図１４を
参照しながら以下に説明する。
【００１２】上記バックチャネルエッチング型ＴＦＴ
は、図１３に示すチャネル保護型ＴＦＴに形成されたチ
ャネル保護層２９０が形成されず、ゲート絶縁膜２３０
と、チャネル層２４０となる膜と、コンタクト層２５０
となる膜とが形成された後、チャネル層２４０とコンタ
クト層２５０となる両Ｓｉ膜を島状にパターニングす
る。
は、図１３に示すチャネル保護型ＴＦＴに形成されたチ
ャネル保護層２９０が形成されず、ゲート絶縁膜２３０
と、チャネル層２４０となる膜と、コンタクト層２５０
となる膜とが形成された後、チャネル層２４０とコンタ
クト層２５０となる両Ｓｉ膜を島状にパターニングす
る。
【００１３】次いで、Ｔａ、Ａｌ等の金属膜を形成し、
この金属膜をパターニングしてドレイン電極２６０ａ、
ソース電極２６０ｂおよび配線を形成する。
この金属膜をパターニングしてドレイン電極２６０ａ、
ソース電極２６０ｂおよび配線を形成する。
【００１４】その後、チャネル層２４０上のコンタクト
層２５０となるアモルファスＳｉ膜あるいは微結晶Ｓｉ
膜をエッチング除去し、ドレイン電極２６０ａとソース
電極２６０ｂとのコンタクト領域を形成する。このと
き、チャネル層２４０となる膜を残し、上記アモルファ
スＳｉ膜あるいは微結晶Ｓｉ膜のみをエッチングするの
は困難であるので、チャネル層２４０の一部（ＴＦＴの
チャネルを形成する界面と反対側の部分）がエッチング
除去される。このため、上記チャネル層２４０は、図１
３で示したチャネル保護型のＴＦＴのチャネル層２４０
に比べて膜厚を予め厚く形成されている。
層２５０となるアモルファスＳｉ膜あるいは微結晶Ｓｉ
膜をエッチング除去し、ドレイン電極２６０ａとソース
電極２６０ｂとのコンタクト領域を形成する。このと
き、チャネル層２４０となる膜を残し、上記アモルファ
スＳｉ膜あるいは微結晶Ｓｉ膜のみをエッチングするの
は困難であるので、チャネル層２４０の一部（ＴＦＴの
チャネルを形成する界面と反対側の部分）がエッチング
除去される。このため、上記チャネル層２４０は、図１
３で示したチャネル保護型のＴＦＴのチャネル層２４０
に比べて膜厚を予め厚く形成されている。
【００１５】ところで、ＴＦＴの電気特性としては、オ
ン電流が高く、且つオフ電流が低いことが必要である。
特に、ＴＦＴ液晶ディスプレイの場合には、ＴＦＴのオ
ン時間に液晶層等を誘電体とする絵素容量領域あるいは
補助的に形成した容量にチャージした電荷を、通常少な
くとも上記のオン時間の２００倍以上あるオフ時間の間
保持する必要があるため、オン電流とオフ電流との比
（オン電流／オフ電流）は約５桁以上とる必要がある。
ン電流が高く、且つオフ電流が低いことが必要である。
特に、ＴＦＴ液晶ディスプレイの場合には、ＴＦＴのオ
ン時間に液晶層等を誘電体とする絵素容量領域あるいは
補助的に形成した容量にチャージした電荷を、通常少な
くとも上記のオン時間の２００倍以上あるオフ時間の間
保持する必要があるため、オン電流とオフ電流との比
（オン電流／オフ電流）は約５桁以上とる必要がある。
【００１６】このようなＴＦＴの電気特性は、ＴＦＴ液
晶ディスプレイの使用温度範囲を拡げる場合にも達成さ
れる必要がある。
晶ディスプレイの使用温度範囲を拡げる場合にも達成さ
れる必要がある。
【００１７】また、一般に、上記ＴＦＴ等の半導体素子
は、製造工程において、ドレイン電極およびソース電極
に対するコンタクト領域を形成するために、コンタクト
層を形成する半導体膜をエッチングする必要がある。エ
ッチング後の半導体層の格子乱れ、水素の脱離などのエ
ッチングダメージによる欠陥準位数の増加、被エッチン
グ物に付着したエッチングガス元素や反応生成物によ
り、ＴＦＴのオフ電流の増加を招く。
は、製造工程において、ドレイン電極およびソース電極
に対するコンタクト領域を形成するために、コンタクト
層を形成する半導体膜をエッチングする必要がある。エ
ッチング後の半導体層の格子乱れ、水素の脱離などのエ
ッチングダメージによる欠陥準位数の増加、被エッチン
グ物に付着したエッチングガス元素や反応生成物によ
り、ＴＦＴのオフ電流の増加を招く。
【００１８】そこで、従来より、ドライエッチング後の
処理として、被エッチング物に付着したエッチングガス
元素や反応生成物の元素を除去する方法が種々提案され
ている。
処理として、被エッチング物に付着したエッチングガス
元素や反応生成物の元素を除去する方法が種々提案され
ている。
【００１９】例えば、ドライエッチングを行った後の基
板に付着したエッチングガス元素や反応生成物を、酸、
アルカリ、有機溶液、水等の液体で処理を施し、除去す
る方法が提案されている。
板に付着したエッチングガス元素や反応生成物を、酸、
アルカリ、有機溶液、水等の液体で処理を施し、除去す
る方法が提案されている。
【００２０】また、ドライエッチングを行う際に、チャ
ンバ壁に付着した物質を、チャンバ温度を高くして気化
させてチャンバから排気することにより除去したり、特
開昭５９−１４３０７３号公報に開示されているよう
に、高温下で、さらにＮ2 やＡｒ等のパージガスをチャ
ンバ内に流すことで除去する方法が提案されている。
ンバ壁に付着した物質を、チャンバ温度を高くして気化
させてチャンバから排気することにより除去したり、特
開昭５９−１４３０７３号公報に開示されているよう
に、高温下で、さらにＮ2 やＡｒ等のパージガスをチャ
ンバ内に流すことで除去する方法が提案されている。
【００２１】さらに、チャンバ壁に付着した物質を、使
用者がチャンバ自身をアルコールで拭くことにより除去
する方法が提案されている。
用者がチャンバ自身をアルコールで拭くことにより除去
する方法が提案されている。
【００２２】
【発明が解決しようとする課題】ところが、一般にＴＦ
Ｔのオン電流、オフ電流ともに、温度上昇に伴って増加
する。この温度上昇に伴う電流の増加率は、特にオフ電
流がオン電流よりも大きいため、オフ電流の発生自体を
抑制しないと上述したオン電流とオフ電流との比（オン
電流／オフ電流）を達成することができない。
Ｔのオン電流、オフ電流ともに、温度上昇に伴って増加
する。この温度上昇に伴う電流の増加率は、特にオフ電
流がオン電流よりも大きいため、オフ電流の発生自体を
抑制しないと上述したオン電流とオフ電流との比（オン
電流／オフ電流）を達成することができない。
【００２３】このように、オフ電流が増加すると、ＴＦ
Ｔの特性が低下することになり、ＴＦＴ液晶ディスプレ
イにおける表示品位の低下を招来する。
Ｔの特性が低下することになり、ＴＦＴ液晶ディスプレ
イにおける表示品位の低下を招来する。
【００２４】また、従来のドライエッチング後の処理と
して、被エッチング物に付着したエッチングガス元素や
反応生成物を除去する方法では、以下に示すような問題
が生じる。
して、被エッチング物に付着したエッチングガス元素や
反応生成物を除去する方法では、以下に示すような問題
が生じる。
【００２５】１）酸、アルカリ、有機溶液、水等の溶液
による処理方法では、エッチング装置の他に特殊な装
置、即ち溶液を操作するための装置と、溶液を廃液する
廃液処理装置等が必要になると共に、製造工程の増加に
なる等の問題が生じる。
による処理方法では、エッチング装置の他に特殊な装
置、即ち溶液を操作するための装置と、溶液を廃液する
廃液処理装置等が必要になると共に、製造工程の増加に
なる等の問題が生じる。
【００２６】２）チャンバの高温化による処理方法で
は、次に基板を処理する製造においては、基板の処理を
終えてから次の基板の処理までの時間的な間隔が短くな
る。つまり、基板に付着した元素が気化して排気するま
での時間が短くなり、基板に付着した元素の除去を効果
的に行うことができないという問題が生じる。
は、次に基板を処理する製造においては、基板の処理を
終えてから次の基板の処理までの時間的な間隔が短くな
る。つまり、基板に付着した元素が気化して排気するま
での時間が短くなり、基板に付着した元素の除去を効果
的に行うことができないという問題が生じる。
【００２７】３）特開昭５９−１４３０７３号公報に開
示された処理方法では、処理時間が１０分〜１時間と長
く、製造工程における装置の処理能力の大きく落ちると
いう問題が生じる。
示された処理方法では、処理時間が１０分〜１時間と長
く、製造工程における装置の処理能力の大きく落ちると
いう問題が生じる。
【００２８】４）チャンバ壁をアルコールで拭いて、チ
ャンバ壁に付着したエッチングガス元素や反応生成物を
除去する方法では、使用者自身が行うので、有害なガス
や反応生成物によって人体に悪影響をおよぼす虞があ
る。
ャンバ壁に付着したエッチングガス元素や反応生成物を
除去する方法では、使用者自身が行うので、有害なガス
や反応生成物によって人体に悪影響をおよぼす虞があ
る。
【００２９】本発明は、上記の問題点を解決するために
なされたもので、その目的は、オフ電流を低減させて、
半導体素子の電気特性を向上させること、即ち、半導体
素子の製造工程において、コンタクト層を形成するため
のエッチング後に、基板に付着したエッチングガス元素
や反応生成物を効率良く除去したり、また、半導体層の
格子乱れの緩和、水素の脱離の抑制により、半導体素子
に発生する欠陥準位数を少なくすることで、半導体素子
のオフ電流を低減させて、電気特性を向上させることが
できると共に、残留エッチングガスや反応生成物による
人体への影響を少なくできる半導体素子およびその製造
方法並びにドライエッチング後の処理方法を提供するこ
とにある。
なされたもので、その目的は、オフ電流を低減させて、
半導体素子の電気特性を向上させること、即ち、半導体
素子の製造工程において、コンタクト層を形成するため
のエッチング後に、基板に付着したエッチングガス元素
や反応生成物を効率良く除去したり、また、半導体層の
格子乱れの緩和、水素の脱離の抑制により、半導体素子
に発生する欠陥準位数を少なくすることで、半導体素子
のオフ電流を低減させて、電気特性を向上させることが
できると共に、残留エッチングガスや反応生成物による
人体への影響を少なくできる半導体素子およびその製造
方法並びにドライエッチング後の処理方法を提供するこ
とにある。
【００３０】
【課題を解決するための手段】請求項１の半導体素子
は、上記の課題を解決するために、絶縁性基板上に、ゲ
ート電極を形成する第１の工程と、上記ゲート電極上
に、ゲート絶縁膜を形成する第２の工程と、上記ゲート
絶縁膜上に、半導体層となるチャネル領域を有する第１
半導体薄膜を積層する第３の工程と、上記第１半導体薄
膜上に、コンタクト層となるｎ＋の不純物をドーピング
した第２半導体薄膜を積層する第４の工程と 、上記第１
半導体薄膜および第２半導体薄膜を所定の形状にパター
ニングする第５の工程と、上記第２半導体薄膜上に、ソ
ース電極およびドレイン電極を形成する第６の工程と、
上記第１半導体薄膜のチャネル領域上の第２半導体薄膜
をエッチングし、上記ソース電極およびドレイン電極の
コンタクト領域を形成する第７の工程とによって形成さ
れることで、上記絶縁基板上に、上記ゲート電極、該ゲ
ート電極上に上記ゲート絶縁膜、該ゲート絶縁膜上に上
記第１半導体薄膜、上記第２半導体薄膜上に、ソース電
極とドレイン電極とが設けられた半導体素子において、
上記ゲート電極に印加されるゲート電圧が、半導体素子
特性におけるサブシュレッショルド領域且つ、上記ドレ
イン電極に流れるドレイン電流が１Ｅ−１０〔Ａ〕以下
となる領域に相当する範囲において、上記ソース電極と
ドレイン電極との間に流れるリーク電流Ｉｄｓが、以下
の（１）式で近似され、 Ｉｄｓ×Ｌ／Ｗ＝Ａｅｘｐ（−Ｅａ／ｋＴ） ・・・・・（１） Ｅａ ：活性化エネルギー（ｅＶ） ｋ ：ボルツマン定数 Ｔ ：温度（ｋ） Ｗ／Ｌ：半導体素子サイズ 上記ゲート電圧における上記（１）式のＴの値が３０３
〜３３８〔ｋ〕のとき、上記Ａの値が５Ｅ−６〔Ａ〕以
下に設定されるように、 少なくとも第７の工程までで製
造された半導体素子に対して反応性の低い、Ｎ 2 ，Ｈ
ｅ，Ａｒ，Ｏ 2 のうち少なくとも１種のガスのプラズマ
により、該半導体素子の表面処理が行われていることを
特徴としている。
は、上記の課題を解決するために、絶縁性基板上に、ゲ
ート電極を形成する第１の工程と、上記ゲート電極上
に、ゲート絶縁膜を形成する第２の工程と、上記ゲート
絶縁膜上に、半導体層となるチャネル領域を有する第１
半導体薄膜を積層する第３の工程と、上記第１半導体薄
膜上に、コンタクト層となるｎ＋の不純物をドーピング
した第２半導体薄膜を積層する第４の工程と 、上記第１
半導体薄膜および第２半導体薄膜を所定の形状にパター
ニングする第５の工程と、上記第２半導体薄膜上に、ソ
ース電極およびドレイン電極を形成する第６の工程と、
上記第１半導体薄膜のチャネル領域上の第２半導体薄膜
をエッチングし、上記ソース電極およびドレイン電極の
コンタクト領域を形成する第７の工程とによって形成さ
れることで、上記絶縁基板上に、上記ゲート電極、該ゲ
ート電極上に上記ゲート絶縁膜、該ゲート絶縁膜上に上
記第１半導体薄膜、上記第２半導体薄膜上に、ソース電
極とドレイン電極とが設けられた半導体素子において、
上記ゲート電極に印加されるゲート電圧が、半導体素子
特性におけるサブシュレッショルド領域且つ、上記ドレ
イン電極に流れるドレイン電流が１Ｅ−１０〔Ａ〕以下
となる領域に相当する範囲において、上記ソース電極と
ドレイン電極との間に流れるリーク電流Ｉｄｓが、以下
の（１）式で近似され、 Ｉｄｓ×Ｌ／Ｗ＝Ａｅｘｐ（−Ｅａ／ｋＴ） ・・・・・（１） Ｅａ ：活性化エネルギー（ｅＶ） ｋ ：ボルツマン定数 Ｔ ：温度（ｋ） Ｗ／Ｌ：半導体素子サイズ 上記ゲート電圧における上記（１）式のＴの値が３０３
〜３３８〔ｋ〕のとき、上記Ａの値が５Ｅ−６〔Ａ〕以
下に設定されるように、 少なくとも第７の工程までで製
造された半導体素子に対して反応性の低い、Ｎ 2 ，Ｈ
ｅ，Ａｒ，Ｏ 2 のうち少なくとも１種のガスのプラズマ
により、該半導体素子の表面処理が行われていることを
特徴としている。
【００３１】上記の構成によれば、半導体素子が用いら
れるデバイスにおける実使用温度範囲において、オフ電
流およびオフ側での光電流を低減することができる。
れるデバイスにおける実使用温度範囲において、オフ電
流およびオフ側での光電流を低減することができる。
【００３２】これにより、上記半導体素子がＴＦＴであ
る場合、ＴＦＴの電気特性を向上させることができる。
つまり、上記構成のＴＦＴのオン電流が高く、且つオフ
電流を低くすることができる。
る場合、ＴＦＴの電気特性を向上させることができる。
つまり、上記構成のＴＦＴのオン電流が高く、且つオフ
電流を低くすることができる。
【００３３】また、このＴＦＴを用いたデバイスがＴＦ
Ｔ液晶ディスプレイであれば、ＴＦＴのオン電流とオフ
電流との比は約５桁以上を確保することができるので、
ＴＦＴ液晶ディスプレイにおける表示品位を向上させる
ことができる。
Ｔ液晶ディスプレイであれば、ＴＦＴのオン電流とオフ
電流との比は約５桁以上を確保することができるので、
ＴＦＴ液晶ディスプレイにおける表示品位を向上させる
ことができる。
【００３４】また、請求項２の半導体素子は、上記の課
題を解決するために、絶縁性基板上に、ゲート電極を形
成する第１の工程と、上記ゲート電極上に、ゲート絶縁
膜を形成する第２の工程と、上記ゲート絶縁膜上に、半
導体層となるチャネル領域を有する第１半導体薄膜を積
層する第３の工程と、上記第１半導体薄膜上に、コンタ
クト層となるｎ＋の不純物をドーピングした第２半導体
薄膜を積層する第４の工程と、上記第１半導体薄膜およ
び第２半導体薄膜を所定の形状にパターニングする第５
の工程と、上記第２半導体薄膜上に、ソース電極および
ドレイン電極を形成する第６の工程と、上記第１半導体
薄膜のチャネル領域上の第２半導体薄膜をエッチング
し、上記ソース電極およびドレイン電極のコンタクト領
域を形成する第７の工程とによって形成されることで、
上記絶縁基板上に、上記ゲート電極、該ゲート電極上に
上記ゲート絶縁膜、該ゲート絶縁膜上に上記第１半導体
薄膜、上記第２半導体薄膜上に、ソース電極とドレイン
電極とが設けられた半導体素子において、上記ゲート電
極に印加されるゲート電圧が、半導体素子特性における
サブシュレッショルド領域且つ、上記ドレイン電極に流
れるドレイン電流が１Ｅ−１０〔Ａ〕以下となる領域に
相当する範囲において、上記ソース電極とドレイン電極
との間に流れるリーク電流Ｉｄｓが、以下の（１）式で
近似され、 Ｉｄｓ×Ｌ／Ｗ＝Ａｅｘｐ（−Ｅａ／ｋＴ） ・・・・・（１） Ｅａ ：活性化エネルギー（ｅＶ） ｋ ：ボルツマン定数 Ｔ ：温度（ｋ） Ｗ／Ｌ：半導体素子サイズ 上記ゲート電圧における上記（１）式のＥａの値が０．
３〜０．５〔ｅＶ〕となる領域で、上記Ａの値が５Ｅ−
６〔Ａ〕以下に設定されるように、 少なくとも第７の工
程までで製造された半導体素子に対して反応性の低い、
Ｎ 2 ，Ｈｅ，Ａｒ，Ｏ 2 のうち少なくとも１種のガスの
プラズマにより、該半導体 素子の表面処理が行われてい
ることを特徴としている。
題を解決するために、絶縁性基板上に、ゲート電極を形
成する第１の工程と、上記ゲート電極上に、ゲート絶縁
膜を形成する第２の工程と、上記ゲート絶縁膜上に、半
導体層となるチャネル領域を有する第１半導体薄膜を積
層する第３の工程と、上記第１半導体薄膜上に、コンタ
クト層となるｎ＋の不純物をドーピングした第２半導体
薄膜を積層する第４の工程と、上記第１半導体薄膜およ
び第２半導体薄膜を所定の形状にパターニングする第５
の工程と、上記第２半導体薄膜上に、ソース電極および
ドレイン電極を形成する第６の工程と、上記第１半導体
薄膜のチャネル領域上の第２半導体薄膜をエッチング
し、上記ソース電極およびドレイン電極のコンタクト領
域を形成する第７の工程とによって形成されることで、
上記絶縁基板上に、上記ゲート電極、該ゲート電極上に
上記ゲート絶縁膜、該ゲート絶縁膜上に上記第１半導体
薄膜、上記第２半導体薄膜上に、ソース電極とドレイン
電極とが設けられた半導体素子において、上記ゲート電
極に印加されるゲート電圧が、半導体素子特性における
サブシュレッショルド領域且つ、上記ドレイン電極に流
れるドレイン電流が１Ｅ−１０〔Ａ〕以下となる領域に
相当する範囲において、上記ソース電極とドレイン電極
との間に流れるリーク電流Ｉｄｓが、以下の（１）式で
近似され、 Ｉｄｓ×Ｌ／Ｗ＝Ａｅｘｐ（−Ｅａ／ｋＴ） ・・・・・（１） Ｅａ ：活性化エネルギー（ｅＶ） ｋ ：ボルツマン定数 Ｔ ：温度（ｋ） Ｗ／Ｌ：半導体素子サイズ 上記ゲート電圧における上記（１）式のＥａの値が０．
３〜０．５〔ｅＶ〕となる領域で、上記Ａの値が５Ｅ−
６〔Ａ〕以下に設定されるように、 少なくとも第７の工
程までで製造された半導体素子に対して反応性の低い、
Ｎ 2 ，Ｈｅ，Ａｒ，Ｏ 2 のうち少なくとも１種のガスの
プラズマにより、該半導体 素子の表面処理が行われてい
ることを特徴としている。
【００３５】このように、温度の代わりに、活性化エネ
ルギーで規定したゲート電圧の領域においても、上記し
た請求項１と同様の作用を得ることができる。
ルギーで規定したゲート電圧の領域においても、上記し
た請求項１と同様の作用を得ることができる。
【００３６】上記ＴＦＴとしては、例えば請求項３の半
導体素子のように、請求項１または２の構成に加えて、
ソース電極とドレイン電極とのギャップ部に相当する第
２半導体薄膜の領域の全部と、上記ギャップ部に相当す
る第１半導体膜の領域の一部とが除去されていることを
特徴としているＴＦＴ、即ちバックチャネルエッチング
型のＴＦＴを好適に用いることができる。
導体素子のように、請求項１または２の構成に加えて、
ソース電極とドレイン電極とのギャップ部に相当する第
２半導体薄膜の領域の全部と、上記ギャップ部に相当す
る第１半導体膜の領域の一部とが除去されていることを
特徴としているＴＦＴ、即ちバックチャネルエッチング
型のＴＦＴを好適に用いることができる。
【００３７】このとき、上記のゲート電圧は、請求項４
の半導体素子のように、−１〜−５Ｖの範囲に設定され
る。さらに、ドレイン電圧は、請求項５の半導体素子の
ように、５〜１５Ｖに設定される。そして、ゲート絶縁
膜の単位面積あたりの容量は、例えば請求項６の半導体
素子のように、１〜２Ｅ−４〔Ｆ／ｍ2 〕に設定され
る。
の半導体素子のように、−１〜−５Ｖの範囲に設定され
る。さらに、ドレイン電圧は、請求項５の半導体素子の
ように、５〜１５Ｖに設定される。そして、ゲート絶縁
膜の単位面積あたりの容量は、例えば請求項６の半導体
素子のように、１〜２Ｅ−４〔Ｆ／ｍ2 〕に設定され
る。
【００３８】本発明の半導体素子の製造方法は、上記の
課題を解決するために、絶縁性基板上に、ゲート電極を
形成する第１の工程と、上記ゲート電極上に、ゲート絶
縁膜を形成する第２の工程と、上記ゲート絶縁膜上に、
半導体層となるチャネル領域を有する第１半導体薄膜を
積層する第３の工程と、上記第１半導体薄膜上に、コン
タクト層となるｎ＋の不純物をドーピングした第２半導
体薄膜を積層する第４の工程と、上記第１半導体薄膜お
よび第２半導体薄膜を所定の形状にパターニングする第
５の工程と、上記第２半導体薄膜上に、ソース電極およ
びドレイン電極を形成する第６の工程と、上記第１半導
体薄膜のチャネル領域上の第２半導体薄膜をエッチング
し、上記ソース電極およびドレイン電極のコンタクト領
域を形成する第７の工程とを含む半導体素子の製造方法
において、少なくとも第７の工程までで製造された半導
体素子に対して反応性の低い、Ｎ2 ，Ｈｅ，Ａｒ，Ｏ2
のうち少なくとも１種のガスのプラズマにより、該半導
体素子の表面処理を行う工程を含むことを特徴としてい
る。
課題を解決するために、絶縁性基板上に、ゲート電極を
形成する第１の工程と、上記ゲート電極上に、ゲート絶
縁膜を形成する第２の工程と、上記ゲート絶縁膜上に、
半導体層となるチャネル領域を有する第１半導体薄膜を
積層する第３の工程と、上記第１半導体薄膜上に、コン
タクト層となるｎ＋の不純物をドーピングした第２半導
体薄膜を積層する第４の工程と、上記第１半導体薄膜お
よび第２半導体薄膜を所定の形状にパターニングする第
５の工程と、上記第２半導体薄膜上に、ソース電極およ
びドレイン電極を形成する第６の工程と、上記第１半導
体薄膜のチャネル領域上の第２半導体薄膜をエッチング
し、上記ソース電極およびドレイン電極のコンタクト領
域を形成する第７の工程とを含む半導体素子の製造方法
において、少なくとも第７の工程までで製造された半導
体素子に対して反応性の低い、Ｎ2 ，Ｈｅ，Ａｒ，Ｏ2
のうち少なくとも１種のガスのプラズマにより、該半導
体素子の表面処理を行う工程を含むことを特徴としてい
る。
【００３９】上記の構成によれば、半導体素子の製造工
程において、少なくとも第７の工程までで製造された半
導体素子に対して反応性の低い、Ｎ 2 ，Ｈｅ，Ａｒ，Ｏ
2 のうち少なくとも１種のガスのプラズマにより、該半
導体素子の表面処理を行う工程により、コンタクト領域
を形成するために行われたエッチングにより、被エッチ
ング物である半導体素子上に残留したエッチングガスや
反応生成物を上記ガスのプラズマにより除去し、且つ、
エッチング後の半導体層の格子の乱れ、水素の脱離等の
エッチングダメージにより増加する欠陥準位数を減少さ
せることができる。
程において、少なくとも第７の工程までで製造された半
導体素子に対して反応性の低い、Ｎ 2 ，Ｈｅ，Ａｒ，Ｏ
2 のうち少なくとも１種のガスのプラズマにより、該半
導体素子の表面処理を行う工程により、コンタクト領域
を形成するために行われたエッチングにより、被エッチ
ング物である半導体素子上に残留したエッチングガスや
反応生成物を上記ガスのプラズマにより除去し、且つ、
エッチング後の半導体層の格子の乱れ、水素の脱離等の
エッチングダメージにより増加する欠陥準位数を減少さ
せることができる。
【００４０】これにより、半導体素子のオフ電流を低減
させて、電気特性を向上させることができる。
させて、電気特性を向上させることができる。
【００４１】本発明の半導体素子の製造方法は、上記の
課題を解決するために、上記の構成に加えて、プラズマ
表面処理は、上記第７の工程の直後に、該第７の工程の
エッチング処理に使用されるエッチング室内で行われる
ことを特徴としている。
課題を解決するために、上記の構成に加えて、プラズマ
表面処理は、上記第７の工程の直後に、該第７の工程の
エッチング処理に使用されるエッチング室内で行われる
ことを特徴としている。
【００４２】上記の構成によれば、上記の作用に加え
て、エッチング処理と、プラズマ表面処理とを同一エッ
チング室で行うことで、エッチング後のプラズマ表面処
理のための装置を別に設けなくても良い。これにより、
製造工程を増やすことなく、効率良く基板に付着したエ
ッチングガス元素や反応生成物を除去することができ
る。
て、エッチング処理と、プラズマ表面処理とを同一エッ
チング室で行うことで、エッチング後のプラズマ表面処
理のための装置を別に設けなくても良い。これにより、
製造工程を増やすことなく、効率良く基板に付着したエ
ッチングガス元素や反応生成物を除去することができ
る。
【００４３】本発明のドライエッチング後の処理方法
は、上記の課題を解決するために、ドライエッチング後
の被エッチング物に残留するエッチングガス元素および
反応生成物を除去するドライエッチング後の処理方法に
おいて、上記被エッチング物に対して反応性の低い、Ｎ
2 ，Ｈｅ，Ａｒ，Ｏ2 の少なくとも１種のガスをプラズ
マ化し、このプラズマガスを用いて該被エッチング物に
残留するエッチングガス元素および反応生成物を除去す
ることを特徴とするドライエッチング後の処理方法。
は、上記の課題を解決するために、ドライエッチング後
の被エッチング物に残留するエッチングガス元素および
反応生成物を除去するドライエッチング後の処理方法に
おいて、上記被エッチング物に対して反応性の低い、Ｎ
2 ，Ｈｅ，Ａｒ，Ｏ2 の少なくとも１種のガスをプラズ
マ化し、このプラズマガスを用いて該被エッチング物に
残留するエッチングガス元素および反応生成物を除去す
ることを特徴とするドライエッチング後の処理方法。
【００４４】上記の構成によれば、被エッチング物に対
して反応性の低い、Ｎ 2 ，Ｈｅ，Ａｒ，Ｏ 2 の少なくと
も１種のガスを用いて、ドライエッチング後の被エッチ
ング物をプラズマ表面処理することで、ドライエッチン
グ後に被エッチング物に付着するエッチングガス元素お
よび反応生成物を除去することができる。
して反応性の低い、Ｎ 2 ，Ｈｅ，Ａｒ，Ｏ 2 の少なくと
も１種のガスを用いて、ドライエッチング後の被エッチ
ング物をプラズマ表面処理することで、ドライエッチン
グ後に被エッチング物に付着するエッチングガス元素お
よび反応生成物を除去することができる。
【００４５】また、上記ドライエッチング後の処理方法
を、半導体素子の製造時に適用すれば、エッチングによ
り生じる半導体層の格子乱れや水素の脱離等のエッチン
グダメージにより増加する欠陥準位数を減少させること
ができる。
を、半導体素子の製造時に適用すれば、エッチングによ
り生じる半導体層の格子乱れや水素の脱離等のエッチン
グダメージにより増加する欠陥準位数を減少させること
ができる。
【００４６】このようなドライエッチング後の処理方法
として具体的に、例えば本発明のドライエッチング後の
処理方法のように、上記の発明の構成に加えて、ドライ
エッチングと、このドライエッチング後のプラズマ表面
処理とを、同一チャンバ内で連続して行うことを特徴と
している。
として具体的に、例えば本発明のドライエッチング後の
処理方法のように、上記の発明の構成に加えて、ドライ
エッチングと、このドライエッチング後のプラズマ表面
処理とを、同一チャンバ内で連続して行うことを特徴と
している。
【００４７】このように、エッチング処理とプラズマ表
面処理とを同一チャンバ内で行うことにより、エッチン
グ後の処理を行うための装置を別に設ける必要がなくな
る。
面処理とを同一チャンバ内で行うことにより、エッチン
グ後の処理を行うための装置を別に設ける必要がなくな
る。
【００４８】また、他のドライエッチング後の処理方法
として、例えば本発明のドライエッチング後の処理方法
のように、上記の発明の構成に加えて、ドライエッチン
グと、このドライエッチング後のプラズマ表面処理と
を、別々のチャンバ内で連続して行うことを特徴として
いる。この方法は、所謂マルチチャンバ型のドライエッ
チング装置を用いる場合の処理方法、あるいは所謂イン
ライン型のドライエッチング装置を用いる場合の処理方
法である。
として、例えば本発明のドライエッチング後の処理方法
のように、上記の発明の構成に加えて、ドライエッチン
グと、このドライエッチング後のプラズマ表面処理と
を、別々のチャンバ内で連続して行うことを特徴として
いる。この方法は、所謂マルチチャンバ型のドライエッ
チング装置を用いる場合の処理方法、あるいは所謂イン
ライン型のドライエッチング装置を用いる場合の処理方
法である。
【００４９】上記の構成によれば、ドライエッチング後
のプラズマ表面処理を行うチャンバ内に予めプラズマ表
面処理用のガスを充填することができるので、ドライエ
ッチング終了後、直ぐにプラズマ表面処理を行うことが
できる。このように、ドライエッチングと、このドライ
エッチング後のプラズマ表面処理とを、別々のチャンバ
内で行うことにより、ドライエッチング後の真空引きと
プラズマ表面処理を開始するためのガス充填とを並列に
行うことができるので、処理全体の時間を短縮すること
ができる。
のプラズマ表面処理を行うチャンバ内に予めプラズマ表
面処理用のガスを充填することができるので、ドライエ
ッチング終了後、直ぐにプラズマ表面処理を行うことが
できる。このように、ドライエッチングと、このドライ
エッチング後のプラズマ表面処理とを、別々のチャンバ
内で行うことにより、ドライエッチング後の真空引きと
プラズマ表面処理を開始するためのガス充填とを並列に
行うことができるので、処理全体の時間を短縮すること
ができる。
【００５０】
【発明の実施の形態】〔実施の形態１〕
本発明の実施の一形態について図１ないし図１１に基づ
いて説明すれば、以下の通りである。尚、本実施の形態
に係る半導体素子として、バックチャネルエッチング型
のＴＦＴ（以下、単にＴＦＴとする）について説明す
る。
いて説明すれば、以下の通りである。尚、本実施の形態
に係る半導体素子として、バックチャネルエッチング型
のＴＦＴ（以下、単にＴＦＴとする）について説明す
る。
【００５１】上記ＴＦＴは、液晶表示装置等で用いられ
るアクティブマトリクス基板に使用される。このアクテ
ィブマトリクス基板は、例えば図２に示すように、互い
に平行に配列された複数の走査線１２…に直交して、複
数の信号線１３…が配設された構造となっている。
るアクティブマトリクス基板に使用される。このアクテ
ィブマトリクス基板は、例えば図２に示すように、互い
に平行に配列された複数の走査線１２…に直交して、複
数の信号線１３…が配設された構造となっている。
【００５２】上記走査線１２と信号線１３とで囲まれた
矩形の各領域には、絵素電極１４が配されている。ま
た、走査線１２と信号線１３との交差部近傍には、スイ
ッチング素子として機能するＴＦＴ１１が形成されてい
る。
矩形の各領域には、絵素電極１４が配されている。ま
た、走査線１２と信号線１３との交差部近傍には、スイ
ッチング素子として機能するＴＦＴ１１が形成されてい
る。
【００５３】上記ＴＦＴ１１は、走査線１２と電気的に
接続されたゲート電極２０と、信号線１３と電気的に接
続されたソース電極６０ｂと、絵素電極１４と電気的に
接続されたドレイン電極６０ａとで構成されている。
接続されたゲート電極２０と、信号線１３と電気的に接
続されたソース電極６０ｂと、絵素電極１４と電気的に
接続されたドレイン電極６０ａとで構成されている。
【００５４】上記ＴＦＴ１１は、図１に示すように、例
えば透明なガラス等からなる絶縁性基板１０上に、ゲー
ト電極２０、ゲート絶縁膜３０、第１半導体薄膜として
のチャネル層４０、第２半導体薄膜としてのコンタクト
層５０、ドレイン電極６０ａ、ソース電極６０ｂとが順
次積層され、上記ドレイン電極６０ａとソース電極６０
ｂとを覆うように保護層７０が形成された構造となって
いる。
えば透明なガラス等からなる絶縁性基板１０上に、ゲー
ト電極２０、ゲート絶縁膜３０、第１半導体薄膜として
のチャネル層４０、第２半導体薄膜としてのコンタクト
層５０、ドレイン電極６０ａ、ソース電極６０ｂとが順
次積層され、上記ドレイン電極６０ａとソース電極６０
ｂとを覆うように保護層７０が形成された構造となって
いる。
【００５５】上記構成のＴＦＴ１１は、上述したように
バックチャネルエッチング型であるので、上記ドレイン
電極６０ａとソース電極６０ｂとの間のギャップ部８０
は、ドレイン電極６０ａ、ソース電極６０ｂ、コンタク
ト層５０をエッチングすることにより形成される。この
とき、コンタクト層５０のみをエッチングするのは困難
であるので、コンタクト層５０の下方に配設されたチャ
ネル層４０は、コンタクト層５０側の表面から所定の厚
みまでエッチングされた状態となっている。
バックチャネルエッチング型であるので、上記ドレイン
電極６０ａとソース電極６０ｂとの間のギャップ部８０
は、ドレイン電極６０ａ、ソース電極６０ｂ、コンタク
ト層５０をエッチングすることにより形成される。この
とき、コンタクト層５０のみをエッチングするのは困難
であるので、コンタクト層５０の下方に配設されたチャ
ネル層４０は、コンタクト層５０側の表面から所定の厚
みまでエッチングされた状態となっている。
【００５６】上述のように、ギャップ部８０をエッチン
グにより形成した場合、チャネル層４０、コンタクト層
５０、ドレイン電極６０ａ、ソース電極６０ｂのエッチ
ング処理表面は、エッチングダメージ、即ち半導体層で
あるチャネル層４０やコンタクト層５０の格子乱れや水
素の脱離等のエッチングダメージによって欠陥準位数が
増加した状態となり、さらに、エッチングガス元素や、
反応生成物等が付着し、これらがＴＦＴ１１の電気特
性、特にオフ電流特性を低下させている。
グにより形成した場合、チャネル層４０、コンタクト層
５０、ドレイン電極６０ａ、ソース電極６０ｂのエッチ
ング処理表面は、エッチングダメージ、即ち半導体層で
あるチャネル層４０やコンタクト層５０の格子乱れや水
素の脱離等のエッチングダメージによって欠陥準位数が
増加した状態となり、さらに、エッチングガス元素や、
反応生成物等が付着し、これらがＴＦＴ１１の電気特
性、特にオフ電流特性を低下させている。
【００５７】そこで、本実施の形態では、以下に示す半
導体素子の製造方法において、ギャップ部８０の形成時
に残留するエッチングガス元素や、反応生成物等を除去
し、ＴＦＴ１１の特性を向上させている。
導体素子の製造方法において、ギャップ部８０の形成時
に残留するエッチングガス元素や、反応生成物等を除去
し、ＴＦＴ１１の特性を向上させている。
【００５８】ここで、上記ＴＦＴ１１の製造方法につい
て図１を参照しながら以下に説明する。
て図１を参照しながら以下に説明する。
【００５９】工程（Ｉ）
ガラス基板からなる絶縁性基板１０上にゲート電極２０
を形成する（第１の工程）。つまり、上記ゲート電極２
０は、絶縁性基板１０上に、Ａｌ，Ｍｏ，Ｔａ等をスパ
ッタリング法にて４５００Å積層した後、パターニング
して得られる。
を形成する（第１の工程）。つまり、上記ゲート電極２
０は、絶縁性基板１０上に、Ａｌ，Ｍｏ，Ｔａ等をスパ
ッタリング法にて４５００Å積層した後、パターニング
して得られる。
【００６０】ここで、上記絶縁性基板１０としては、ガ
ラス基板の他、ガラス基板表面にＴａ2 Ｏ5 ，ＳｉＯ2
等の絶縁膜をベースコート膜として形成したものを使用
しても良い。
ラス基板の他、ガラス基板表面にＴａ2 Ｏ5 ，ＳｉＯ2
等の絶縁膜をベースコート膜として形成したものを使用
しても良い。
【００６１】工程 (II)
上記絶縁性基板１０上に形成されたゲート電極２０上
に、このゲート電極２０を覆うようにゲート絶縁膜３０
を積層する（第２の工程）。本実施の形態では、プラズ
マＣＶＤ(Chemical Vapor Deposition) 法によりＳｉＮ
ｘ膜を３０００Å積層して、ゲート絶縁膜３０とした。
に、このゲート電極２０を覆うようにゲート絶縁膜３０
を積層する（第２の工程）。本実施の形態では、プラズ
マＣＶＤ(Chemical Vapor Deposition) 法によりＳｉＮ
ｘ膜を３０００Å積層して、ゲート絶縁膜３０とした。
【００６２】尚、絶縁性を高めるために、上記ゲート電
極２０を陽極酸化し、この陽極酸化膜を第１のゲート絶
縁膜（図示せず）とし、上記プラズマＣＶＤにより積層
されるゲート絶縁膜３０を第２のゲート絶縁膜としても
良い。
極２０を陽極酸化し、この陽極酸化膜を第１のゲート絶
縁膜（図示せず）とし、上記プラズマＣＶＤにより積層
されるゲート絶縁膜３０を第２のゲート絶縁膜としても
良い。
【００６３】工程 (III)
上記ゲート絶縁膜３０に続いて、チャネル層４０となる
アモルファスＳｉからなる第１の半導体膜を、ＣＶＤ法
により１５００Å積層する（第３の工程）。
アモルファスＳｉからなる第１の半導体膜を、ＣＶＤ法
により１５００Å積層する（第３の工程）。
【００６４】工程 (IV)
上記第１の半導体膜上に、コンタクト層５０となる第２
の半導体膜を続けて積層する（第４の工程）。つまり、
上記第２の半導体膜は、第１の半導体膜上に、ｎ＋型に
不純物（リン等）をドーピングしたアモルファスＳｉま
たは微結晶ＳｉをプラズマＣＶＤ法により、５００Å積
層して得られる。
の半導体膜を続けて積層する（第４の工程）。つまり、
上記第２の半導体膜は、第１の半導体膜上に、ｎ＋型に
不純物（リン等）をドーピングしたアモルファスＳｉま
たは微結晶ＳｉをプラズマＣＶＤ法により、５００Å積
層して得られる。
【００６５】工程（Ｖ）
続いて、上記第１の半導体膜および第２の半導体膜を、
ＨＣｌ＋ＳＦ6 混合ガスによるドライエッチング法を用
いて、島状にパターニングして、チャネル層４０および
コンタクト層５０を得る（第５の工程）。ここで、ドラ
イエッチング法に使用するガスは、上記ＨＣｌ＋ＳＦ6
混合ガスに限定するものではなく、ＣＦ4 ＋Ｏ2 混合ガ
ス、ＢＣｌ3 ガス等を用いても良い。
ＨＣｌ＋ＳＦ6 混合ガスによるドライエッチング法を用
いて、島状にパターニングして、チャネル層４０および
コンタクト層５０を得る（第５の工程）。ここで、ドラ
イエッチング法に使用するガスは、上記ＨＣｌ＋ＳＦ6
混合ガスに限定するものではなく、ＣＦ4 ＋Ｏ2 混合ガ
ス、ＢＣｌ3 ガス等を用いても良い。
【００６６】また、上記第１の半導体膜および第２の半
導体膜のエッチング法は、上記したドライエッチング法
に限定するものではなく、例えばＳｉエッチング液（Ｈ
Ｆ＋ＨＮＯ3 等）を用いたウェットエッチング法であっ
ても良い。
導体膜のエッチング法は、上記したドライエッチング法
に限定するものではなく、例えばＳｉエッチング液（Ｈ
Ｆ＋ＨＮＯ3 等）を用いたウェットエッチング法であっ
ても良い。
【００６７】工程 (VI)
上記島状にパターニングされた第１の半導体膜および第
２の半導体膜上に、Ｔａ，Ｔｉ，Ａｌ，ＩＴＯ等の何れ
か一種類の金属薄膜をスパッタリング法により積層した
後、パターニングを行い、ドレイン電極６０ａおよびソ
ース電極６０ｂとなる配線（図示せず）を形成する（第
６の工程）。
２の半導体膜上に、Ｔａ，Ｔｉ，Ａｌ，ＩＴＯ等の何れ
か一種類の金属薄膜をスパッタリング法により積層した
後、パターニングを行い、ドレイン電極６０ａおよびソ
ース電極６０ｂとなる配線（図示せず）を形成する（第
６の工程）。
【００６８】工程 (VII)
チャネル層４０のチャネル領域上のコンタクト層５０
を、上記ドレイン電極６０ａおよびソース電極６０ｂの
ギャップ部８０にそって、エッチング除去することによ
りコンタクト領域を形成する（第７の工程）。このとき
のエッチング法としては、ＳＦ6 ＋ＨＣｌ混合ガスを使
用したドライエッチング法を用いた。本実施の形態にお
いて、ドライエッチングの装置としては、図７に示す平
行平板型のドライエッチング装置を用いた。この装置の
詳細については、後述する。
を、上記ドレイン電極６０ａおよびソース電極６０ｂの
ギャップ部８０にそって、エッチング除去することによ
りコンタクト領域を形成する（第７の工程）。このとき
のエッチング法としては、ＳＦ6 ＋ＨＣｌ混合ガスを使
用したドライエッチング法を用いた。本実施の形態にお
いて、ドライエッチングの装置としては、図７に示す平
行平板型のドライエッチング装置を用いた。この装置の
詳細については、後述する。
【００６９】尚、ドライエッチング法に使用するガス
は、上記ＨＣｌ＋ＳＦ6 混合ガスに限定するものではな
く、ＣＦ4 ＋Ｏ2 混合ガス、ＢＣｌ3 ガス等を用いても
良い。
は、上記ＨＣｌ＋ＳＦ6 混合ガスに限定するものではな
く、ＣＦ4 ＋Ｏ2 混合ガス、ＢＣｌ3 ガス等を用いても
良い。
【００７０】また、上記のエッチング法は、上記したド
ライエッチング法に限定するものではなく、例えばＳｉ
エッチング液（ＨＦ＋ＨＮＯ3 等）を用いたウェットエ
ッチング法であっても良い。
ライエッチング法に限定するものではなく、例えばＳｉ
エッチング液（ＨＦ＋ＨＮＯ3 等）を用いたウェットエ
ッチング法であっても良い。
【００７１】工程 (VIII)
続いて、エッチング後の処理（以下、プラズマ表面処理
と称する）を行う。具体的には、工程 (VII)におけるエ
ッチングが完了した後、エッチングチャンバー内に被エ
ッチング物である半導体基板を残した状態で、エッチン
グガスを排気する。その後、エッチングと同チャンバー
内にＮ2 ガスを導入し、例えば圧力１５００ｍＴｏｒ
ｒ，Ｎ2 ガス流量１０００ｓｃｃｍ，投入電力４００
Ｗ，電極間距離３５ｍｍ，温度６０℃の状態で、１２０
秒間保持する。このとき、Ｎ2 ガスはプラズマ化し、こ
のプラズマによって半導体基板に付着しているエッチン
グガス元素や反応生成物を吸着して除去するようになっ
ている。
と称する）を行う。具体的には、工程 (VII)におけるエ
ッチングが完了した後、エッチングチャンバー内に被エ
ッチング物である半導体基板を残した状態で、エッチン
グガスを排気する。その後、エッチングと同チャンバー
内にＮ2 ガスを導入し、例えば圧力１５００ｍＴｏｒ
ｒ，Ｎ2 ガス流量１０００ｓｃｃｍ，投入電力４００
Ｗ，電極間距離３５ｍｍ，温度６０℃の状態で、１２０
秒間保持する。このとき、Ｎ2 ガスはプラズマ化し、こ
のプラズマによって半導体基板に付着しているエッチン
グガス元素や反応生成物を吸着して除去するようになっ
ている。
【００７２】ここで、上記プラズマ表面処理では、プラ
ズマ用のガスとして、Ｎ2 ガスを使用したが、これに限
定されるものではなく、Ｈｅガス、Ｏ2 ガス、Ａｒ等の
少なくとも１種のガスを用いても良い。
ズマ用のガスとして、Ｎ2 ガスを使用したが、これに限
定されるものではなく、Ｈｅガス、Ｏ2 ガス、Ａｒ等の
少なくとも１種のガスを用いても良い。
【００７３】尚、上記プラズマ表面処理の詳細について
は、後述する。
は、後述する。
【００７４】工程 (IX)
最後に、ＳｉＮｘをＣＶＤ法により積層し、パターニン
グすることで保護層７０を形成する。尚、上記保護層７
０は、樹脂絶縁膜であっても良く、ＳｉＮ膜と樹脂絶縁
膜からなる２層構造であっても良い。
グすることで保護層７０を形成する。尚、上記保護層７
０は、樹脂絶縁膜であっても良く、ＳｉＮ膜と樹脂絶縁
膜からなる２層構造であっても良い。
【００７５】以上の工程（Ｉ）〜工程 (IX) により、図
１に示すＴＦＴ１１が完成する。そして、このようにし
て完成されたＴＦＴ１１は、以下に示すような特性を有
している。
１に示すＴＦＴ１１が完成する。そして、このようにし
て完成されたＴＦＴ１１は、以下に示すような特性を有
している。
【００７６】上記のように製造されたＴＦＴ１１の特性
を調べるために、先ず、ドレイン電極６０ａ・ソース電
極６０ｂ間に流れる電流値を測定する。
を調べるために、先ず、ドレイン電極６０ａ・ソース電
極６０ｂ間に流れる電流値を測定する。
【００７７】上記測定系としては、図６に示すように、
ＴＦＴ１１のゲート電極２０に接続された可変電圧発生
装置２と、ドレイン電極６０ａに電流計３を介して接続
された電圧発生装置４とで構成された測定系が用いられ
る。また、上記ＴＦＴ１１のソース電極６０ｂは接地さ
れている。
ＴＦＴ１１のゲート電極２０に接続された可変電圧発生
装置２と、ドレイン電極６０ａに電流計３を介して接続
された電圧発生装置４とで構成された測定系が用いられ
る。また、上記ＴＦＴ１１のソース電極６０ｂは接地さ
れている。
【００７８】上記の測定系において、可変電圧発生装置
２では電圧を−２０Ｖ〜＋２０Ｖまで可変させて、この
電圧（以下、ゲート電圧Ｖｇと称する）をＴＦＴ１１の
ゲート電極２０に印加した場合、ドレイン電極６０ａか
らソース電極６０ｂに流れる値（以下、ドレイン電流Ｉ
ｄと称する）は、ゲート電極２０に印加される電圧によ
って変化し、電流計３により逐次測定される。このと
き、ドレイン電極６０ａには、電圧発生装置４により１
０Ｖの固定電圧が印加されている。
２では電圧を−２０Ｖ〜＋２０Ｖまで可変させて、この
電圧（以下、ゲート電圧Ｖｇと称する）をＴＦＴ１１の
ゲート電極２０に印加した場合、ドレイン電極６０ａか
らソース電極６０ｂに流れる値（以下、ドレイン電流Ｉ
ｄと称する）は、ゲート電極２０に印加される電圧によ
って変化し、電流計３により逐次測定される。このと
き、ドレイン電極６０ａには、電圧発生装置４により１
０Ｖの固定電圧が印加されている。
【００７９】上記の測定系により、室温において本願の
ＴＦＴ１１と、従来のＴＦＴとのドレイン電流Ｉｄを測
定した結果、図３に示すようなＶｇ−Ｉｄカーブを得
た。図３において、処理とは、本実施の形態において、
エッチング後のチャネル層４０とコンタクト層５０とに
対するプラズマ表面処理である。即ち、未処理ＴＦＴ
は、プラズマ表面処理が行われない従来のＴＦＴを示
し、処理ＴＦＴは、プラズマ表面処理を行った本願のＴ
ＦＴを示すことになる。
ＴＦＴ１１と、従来のＴＦＴとのドレイン電流Ｉｄを測
定した結果、図３に示すようなＶｇ−Ｉｄカーブを得
た。図３において、処理とは、本実施の形態において、
エッチング後のチャネル層４０とコンタクト層５０とに
対するプラズマ表面処理である。即ち、未処理ＴＦＴ
は、プラズマ表面処理が行われない従来のＴＦＴを示
し、処理ＴＦＴは、プラズマ表面処理を行った本願のＴ
ＦＴを示すことになる。
【００８０】図３のグラフから、処理ＴＦＴは、未処理
ＴＦＴに比べて、オフ電流の値が低くなっていることが
分かる。
ＴＦＴに比べて、オフ電流の値が低くなっていることが
分かる。
【００８１】ここで、オフ電流とは、ＴＦＴ１１の閾値
電圧（Ｖｔｈ）より低いゲート電圧Ｖｇの場合に流れる
電流である。上記Ｖｔｈは、以下のようにして求められ
る。例えば、図６に示す測定系において、可変電圧発生
装置２により印加するゲート電圧Ｖｇを−２０Ｖ〜＋２
０Ｖ、電圧発生装置４により印加する固定電圧Ｖｓｄを
１０Ｖとした場合に、ドレイン電流Ｉｄを測定して得ら
れたＶｇ−Ｉｄカーブ（図３のグラフ）より、Ｖｇ＞Ｖ
ｔｈの領域（オフ電流領域）では、ドレイン電流Ｉｄ
は、以下の（２）式で表される。
電圧（Ｖｔｈ）より低いゲート電圧Ｖｇの場合に流れる
電流である。上記Ｖｔｈは、以下のようにして求められ
る。例えば、図６に示す測定系において、可変電圧発生
装置２により印加するゲート電圧Ｖｇを−２０Ｖ〜＋２
０Ｖ、電圧発生装置４により印加する固定電圧Ｖｓｄを
１０Ｖとした場合に、ドレイン電流Ｉｄを測定して得ら
れたＶｇ−Ｉｄカーブ（図３のグラフ）より、Ｖｇ＞Ｖ
ｔｈの領域（オフ電流領域）では、ドレイン電流Ｉｄ
は、以下の（２）式で表される。
【００８２】
Ｉｄ＝１／２・μ・Ｃ・Ｗ／Ｌ（Ｖｇ−Ｖｔｈ）2 ・・・・・・（２）
μ ：移動度
Ｃ ：単位面積当たりのゲート絶縁膜容量
Ｗ／Ｌ：ＴＦＴサイズ
また、上記（２）式は、以下の（３）式に書き換えられ
る。 √Ｉｄ＝√（１／２・μ・Ｃ・Ｗ／Ｌ）・（Ｖｇ−Ｖｔｈ） ・・（３） 上記（３）式では、Ｖｇ−√Ｉｄカーブ（図示せず）で
直線領域が存在する。したがって、この直線領域の近似
曲線の上記（３）式で表されるグラフのＸ切片をＶｔｈ
と決定することにより、Ｖｔｈの値が求められる。
る。 √Ｉｄ＝√（１／２・μ・Ｃ・Ｗ／Ｌ）・（Ｖｇ−Ｖｔｈ） ・・（３） 上記（３）式では、Ｖｇ−√Ｉｄカーブ（図示せず）で
直線領域が存在する。したがって、この直線領域の近似
曲線の上記（３）式で表されるグラフのＸ切片をＶｔｈ
と決定することにより、Ｖｔｈの値が求められる。
【００８３】また、図６に示す測定系において、３０℃
と９０℃とにおける本願のＴＦＴ１１（処理ＴＦＴ）の
ドレイン電流の値を測定した結果と、３０℃と９０℃と
における従来のＴＦＴ（未処理ＴＦＴ）のドレイン電流
の値を測定した結果とから、図４に示すようなＶｇ−Ｉ
ｄカーブを得た。処理、未処理の定義は、図３のグラフ
の説明と同じとする。
と９０℃とにおける本願のＴＦＴ１１（処理ＴＦＴ）の
ドレイン電流の値を測定した結果と、３０℃と９０℃と
における従来のＴＦＴ（未処理ＴＦＴ）のドレイン電流
の値を測定した結果とから、図４に示すようなＶｇ−Ｉ
ｄカーブを得た。処理、未処理の定義は、図３のグラフ
の説明と同じとする。
【００８４】図４から、温度上昇に伴って、オフ電流・
オン電流とも増加し、しかも増加率は、オン電流よりも
オフ電流のほうが若干大きくなっているが、従来のＴＦ
Ｔに比べてオフ電流側での増加率が抑制されていること
が分かる。
オン電流とも増加し、しかも増加率は、オン電流よりも
オフ電流のほうが若干大きくなっているが、従来のＴＦ
Ｔに比べてオフ電流側での増加率が抑制されていること
が分かる。
【００８５】また、ＴＦＴのオフ電流の温度特性は、図
５に示すようなグラフとなる。ここで、図５において、
処理とは、本実施の形態において、チャネル層４０とコ
ンタクト層５０とをエッチングした後の処理、即ちプラ
ズマ表面処理である。即ち、未処理ＴＦＴは、プラズマ
表面処理が行われない従来のＴＦＴを示し、処理ＴＦＴ
は、プラズマ表面処理を行った本願のＴＦＴを示すこと
になる。
５に示すようなグラフとなる。ここで、図５において、
処理とは、本実施の形態において、チャネル層４０とコ
ンタクト層５０とをエッチングした後の処理、即ちプラ
ズマ表面処理である。即ち、未処理ＴＦＴは、プラズマ
表面処理が行われない従来のＴＦＴを示し、処理ＴＦＴ
は、プラズマ表面処理を行った本願のＴＦＴを示すこと
になる。
【００８６】図５において、各温度領域は、活性化エネ
ルギーＥａで表せる温度領域であり、Ｅａが約０．７〜
０．９ｅＶで表せるのが高温度領域（６５〜９０℃）で
あり、Ｅａが約０．３〜０．５ｅＶで表せるのが中温度
領域（３０〜６５℃）であり、Ｅａが約０．２５ｅＶ以
下で表せるのが低温度領域（３０℃以下）である。
ルギーＥａで表せる温度領域であり、Ｅａが約０．７〜
０．９ｅＶで表せるのが高温度領域（６５〜９０℃）で
あり、Ｅａが約０．３〜０．５ｅＶで表せるのが中温度
領域（３０〜６５℃）であり、Ｅａが約０．２５ｅＶ以
下で表せるのが低温度領域（３０℃以下）である。
【００８７】図５から、処理ＴＦＴのほうが、どの温度
領域においても未処理ＴＦＴに比べて、オフ電流値の自
然対数が小さくなっていることが分かる。即ち、処理Ｔ
ＦＴのほうが、未処理ＴＦＴに比べてオフ電流値が大幅
に小さくなっていることが分かる。
領域においても未処理ＴＦＴに比べて、オフ電流値の自
然対数が小さくなっていることが分かる。即ち、処理Ｔ
ＦＴのほうが、未処理ＴＦＴに比べてオフ電流値が大幅
に小さくなっていることが分かる。
【００８８】したがって、図５に示す特性を有するＴＦ
Ｔ１１が用いられるデバイスにおける実使用温度範囲に
おいて、オフ電流およびオフ側での光電流を低減するこ
とができることが分かる。
Ｔ１１が用いられるデバイスにおける実使用温度範囲に
おいて、オフ電流およびオフ側での光電流を低減するこ
とができることが分かる。
【００８９】これにより、上記ＴＦＴ１１の電気特性を
向上させることができる。つまり、上記構成のＴＦＴ１
１のオン電流が高く、且つオフ電流を低くすることがで
きる。
向上させることができる。つまり、上記構成のＴＦＴ１
１のオン電流が高く、且つオフ電流を低くすることがで
きる。
【００９０】以上のようなＴＦＴ１１の電気特性は、以
下のようにして設定される。
下のようにして設定される。
【００９１】上記ゲート電圧Ｖｇが、ＴＦＴ１１特性に
おけるサブシュレッショルド(subthreshold)領域且つ、
ドレイン電流が１Ｅ−１０〔Ａ〕以下となる領域に相当
する場合（図３では、ゲート電圧Ｖｇが−１Ｖ〜−５Ｖ
となっている）、ＴＦＴ１１のソース電極６０ｂとドレ
イン電極６０ａとの間に流れるリーク電流（オフ電流）
Ｉｄｓが、以下の（１）式で近似され、 Ｉｄｓ×Ｌ／Ｗ＝Ａｅｘｐ（−Ｅａ／ｋＴ） ・・・・・（１） Ｅａ ：活性化エネルギー（ｅＶ） ｋ ：ボルツマン定数 Ｔ ：温度（ｋ） Ｗ／Ｌ：半導体素子サイズ 上記ゲート電圧Ｖｇにおける上記（１）式のＴの値が３
０３〜３３８〔ｋ〕（３０〜６５℃）のとき、上記Ａの
値が５Ｅ−６〔Ａ〕以下に設定される。このＡの値は、
エッチング後の半導体層の不純物や格子の乱れ、水素の
脱離に関する欠陥準位の量（欠陥準位数）を示すもので
あり、この値が小さければ小さいほどリーク電流（オフ
電流）が小さくなる。
おけるサブシュレッショルド(subthreshold)領域且つ、
ドレイン電流が１Ｅ−１０〔Ａ〕以下となる領域に相当
する場合（図３では、ゲート電圧Ｖｇが−１Ｖ〜−５Ｖ
となっている）、ＴＦＴ１１のソース電極６０ｂとドレ
イン電極６０ａとの間に流れるリーク電流（オフ電流）
Ｉｄｓが、以下の（１）式で近似され、 Ｉｄｓ×Ｌ／Ｗ＝Ａｅｘｐ（−Ｅａ／ｋＴ） ・・・・・（１） Ｅａ ：活性化エネルギー（ｅＶ） ｋ ：ボルツマン定数 Ｔ ：温度（ｋ） Ｗ／Ｌ：半導体素子サイズ 上記ゲート電圧Ｖｇにおける上記（１）式のＴの値が３
０３〜３３８〔ｋ〕（３０〜６５℃）のとき、上記Ａの
値が５Ｅ−６〔Ａ〕以下に設定される。このＡの値は、
エッチング後の半導体層の不純物や格子の乱れ、水素の
脱離に関する欠陥準位の量（欠陥準位数）を示すもので
あり、この値が小さければ小さいほどリーク電流（オフ
電流）が小さくなる。
【００９２】上記Ａの値は、図５の中温度領域のグラフ
から求められ、具体的には、Ａの値は、５Ｅ−６〜５Ｅ
−９〔Ａ〕の範囲となる。それゆえ、上記Ａの値は、上
記ゲート電圧Ｖｇにおける上記（１）式のＴの値が３０
３〜３３８〔ｋ〕（３０〜６５℃）のときに、５Ｅ−６
〔Ａ〕以下に設定すれば良いことがわかる。このＡの値
は、上述したプラズマ表面処理を行った場合の値であ
り、もし、プラズマ表面処理を行わなければ、１Ｅ−５
〔Ａ〕程度となる。それゆえ、プラズマ表面処理を行っ
たＴＦＴでは、プラズマ表面処理を行わないＴＦＴより
もリーク電流（オフ電流）が小さくなることが分かる。
から求められ、具体的には、Ａの値は、５Ｅ−６〜５Ｅ
−９〔Ａ〕の範囲となる。それゆえ、上記Ａの値は、上
記ゲート電圧Ｖｇにおける上記（１）式のＴの値が３０
３〜３３８〔ｋ〕（３０〜６５℃）のときに、５Ｅ−６
〔Ａ〕以下に設定すれば良いことがわかる。このＡの値
は、上述したプラズマ表面処理を行った場合の値であ
り、もし、プラズマ表面処理を行わなければ、１Ｅ−５
〔Ａ〕程度となる。それゆえ、プラズマ表面処理を行っ
たＴＦＴでは、プラズマ表面処理を行わないＴＦＴより
もリーク電流（オフ電流）が小さくなることが分かる。
【００９３】したがって、本実施の形態のＴＦＴ１１を
ＴＦＴ液晶ディスプレイに用いれば、ＴＦＴ１１のオン
電流とオフ電流との比は約５桁以上を確保することがで
きるので、ＴＦＴ液晶ディスプレイにおける表示品位を
向上させることができる。
ＴＦＴ液晶ディスプレイに用いれば、ＴＦＴ１１のオン
電流とオフ電流との比は約５桁以上を確保することがで
きるので、ＴＦＴ液晶ディスプレイにおける表示品位を
向上させることができる。
【００９４】また、図５から、上記ゲート電圧が、半導
体素子特性におけるサブシュレッショルド領域且つ、ド
レイン電流が１Ｅ−１０〔Ａ〕以下となる領域に相当す
る場合、上記ソース電極とドレイン電極との間に流れる
リーク電流Ｉｄｓが、上記の（１）式で近似され、上記
ゲート電圧における上記（１）式のＥａの値が０．３〜
０．５〔ｅＶ〕となる領域で、上記Ａの値を５Ｅ−６
〔Ａ〕以下に設定しても、図４および図５に示すような
特性のＴＦＴとすることができる。
体素子特性におけるサブシュレッショルド領域且つ、ド
レイン電流が１Ｅ−１０〔Ａ〕以下となる領域に相当す
る場合、上記ソース電極とドレイン電極との間に流れる
リーク電流Ｉｄｓが、上記の（１）式で近似され、上記
ゲート電圧における上記（１）式のＥａの値が０．３〜
０．５〔ｅＶ〕となる領域で、上記Ａの値を５Ｅ−６
〔Ａ〕以下に設定しても、図４および図５に示すような
特性のＴＦＴとすることができる。
【００９５】また、図５に示すような特性を示すＴＦＴ
１１では、上記ドレイン電圧が、５〜１５Ｖに設定され
ている。
１１では、上記ドレイン電圧が、５〜１５Ｖに設定され
ている。
【００９６】さらに、図５に示すような特性を示すＴＦ
Ｔ１１では、ゲート絶縁膜３０の単位面積あたりの容量
が、１〜２Ｅ−４〔Ｆ／ｍ2 〕に設定されている。
Ｔ１１では、ゲート絶縁膜３０の単位面積あたりの容量
が、１〜２Ｅ−４〔Ｆ／ｍ2 〕に設定されている。
【００９７】以上のＴＦＴの特性は、製造工程の (VII
I) においてプラズマ表面処理用のガスとしてＮ2 ガス
を用いた場合について述べたものであるが、以下に、プ
ラズマ表面処理用のガスとしてＨｅガスを用いた場合の
ＴＦＴの特性について説明する。尚、このプラズマ表面
処理は、ドライエッチング装置にて行うものとする。
I) においてプラズマ表面処理用のガスとしてＮ2 ガス
を用いた場合について述べたものであるが、以下に、プ
ラズマ表面処理用のガスとしてＨｅガスを用いた場合の
ＴＦＴの特性について説明する。尚、このプラズマ表面
処理は、ドライエッチング装置にて行うものとする。
【００９８】この場合、プラズマ表面処理は、チャンバ
１０５内の圧力１０００ｍＴｏｒｒ、Ｈｅガスのガス流
量１０００ｓｃｃｍ、投入電力２００Ｗ、電極間距離３
５ｍｍ、温度６０℃に設定された条件で１２０秒間行っ
た。
１０５内の圧力１０００ｍＴｏｒｒ、Ｈｅガスのガス流
量１０００ｓｃｃｍ、投入電力２００Ｗ、電極間距離３
５ｍｍ、温度６０℃に設定された条件で１２０秒間行っ
た。
【００９９】上記のプラズマ表面処理を行ったＴＦＴの
Ｖｇ−Ｉｄカーブは、図１１に示す破線のようになっ
た。尚、図１１には、比較のために、プラズマ表面処理
を行わないＴＦＴの特性を実線で示した。
Ｖｇ−Ｉｄカーブは、図１１に示す破線のようになっ
た。尚、図１１には、比較のために、プラズマ表面処理
を行わないＴＦＴの特性を実線で示した。
【０１００】図１１のグラフから、ＴＦＴにおけるサブ
シュレッショルド領域（１〜−６Ｖ）で且つ、ドレイン
電流Ｉｄが１Ｅ−１０（Ａ）以下で示される領域（０Ｖ
以下）に相当するゲート電圧Ｖｇにおいて、上記のプラ
ズマ表面処理済のＴＦＴのオフ電流値を、従来のものと
比べて低減できることが分かった。
シュレッショルド領域（１〜−６Ｖ）で且つ、ドレイン
電流Ｉｄが１Ｅ−１０（Ａ）以下で示される領域（０Ｖ
以下）に相当するゲート電圧Ｖｇにおいて、上記のプラ
ズマ表面処理済のＴＦＴのオフ電流値を、従来のものと
比べて低減できることが分かった。
【０１０１】ここで、上述した製造工程 (VIII) におけ
るプラズマ表面処理方法について説明する。尚、このプ
ラズマ表面処理は、製造工程 (VII)において使用される
ドライエッチング装置で引続き行われるものとする。
尚、以下の説明では、ＴＦＴ１１を、基板１０１、デバ
イス１０２に置き換えて説明している。
るプラズマ表面処理方法について説明する。尚、このプ
ラズマ表面処理は、製造工程 (VII)において使用される
ドライエッチング装置で引続き行われるものとする。
尚、以下の説明では、ＴＦＴ１１を、基板１０１、デバ
イス１０２に置き換えて説明している。
【０１０２】先ず、ドライエッチング装置について説明
する。
する。
【０１０３】上記ドライエッチング装置は、図７に示す
ように、基板１０１上にＴＦＴ等のデバイス１０２を製
造するための平行平板型のドライエッチング装置であ
り、上記基板１０１を載置する平板状の第１電極１０３
と、この第１電極１０３に対向し、且つ平行に配置され
た平板状の第２電極１０４と、これら第１電極１０３・
第２電極１０４を収納するチャンバ１０５と、上記第２
電極１０４にマッチングボックス１０６を介して接続さ
れた高周波電源１０７とで構成されている。
ように、基板１０１上にＴＦＴ等のデバイス１０２を製
造するための平行平板型のドライエッチング装置であ
り、上記基板１０１を載置する平板状の第１電極１０３
と、この第１電極１０３に対向し、且つ平行に配置され
た平板状の第２電極１０４と、これら第１電極１０３・
第２電極１０４を収納するチャンバ１０５と、上記第２
電極１０４にマッチングボックス１０６を介して接続さ
れた高周波電源１０７とで構成されている。
【０１０４】上記ドライエッチング装置におけるドライ
エッチングおよびその後の処理の方法について、図８に
示すフローチャートを参照しながら以下に説明する。
エッチングおよびその後の処理の方法について、図８に
示すフローチャートを参照しながら以下に説明する。
【０１０５】先ず、チャンバ１０５内にエッチングガス
を導入する（Ｓ１）。一般に、エッチングガスとして、
ＳＦ6 ，ＣＦ4 ，ＨＣｌ，Ｃｌ2 およびＯ2 等の少なく
とも２種のガスを混合した混合ガスを用いる。ここで
は、ＣＦ4 とＯ2 の混合ガスまたはＨＣｌとＳＦ6 の混
合ガスの何れかを用いる。
を導入する（Ｓ１）。一般に、エッチングガスとして、
ＳＦ6 ，ＣＦ4 ，ＨＣｌ，Ｃｌ2 およびＯ2 等の少なく
とも２種のガスを混合した混合ガスを用いる。ここで
は、ＣＦ4 とＯ2 の混合ガスまたはＨＣｌとＳＦ6 の混
合ガスの何れかを用いる。
【０１０６】次いで、チャンバ１０５内にエッチングガ
スを充填した状態で、放電（エッチング）を行う（Ｓ
２）。つまり、チャンバ１０５内にエッチングガスを充
填した状態で、高周波電源１０７からの高周波電力を、
マッチングボックス１０６を介して第２電極１０４に導
き、第２電極１０４と第１電極１０３との間でエッチン
グガスをプラズマ状態にし、第１電極１０３に載置され
た基板１０１上のデバイス１０２に対してエッチングを
行う。
スを充填した状態で、放電（エッチング）を行う（Ｓ
２）。つまり、チャンバ１０５内にエッチングガスを充
填した状態で、高周波電源１０７からの高周波電力を、
マッチングボックス１０６を介して第２電極１０４に導
き、第２電極１０４と第１電極１０３との間でエッチン
グガスをプラズマ状態にし、第１電極１０３に載置され
た基板１０１上のデバイス１０２に対してエッチングを
行う。
【０１０７】上記Ｓ２におけるエッチング条件、即ちエ
ッングガスの流量（ガス流量）、高周波電源１０７から
の高周波電力（投入電力）、チャンバ１０５内圧（圧
力）、第１電極１０３・第２電極１０４の温度（電極温
度）、第１電極１０３・第２電極１０４間の距離（電極
間距離）は、以下に示す通りである。尚、エッチングガ
スとして、ＨＣｌとＳＦ6 の混合ガスを用いる。
ッングガスの流量（ガス流量）、高周波電源１０７から
の高周波電力（投入電力）、チャンバ１０５内圧（圧
力）、第１電極１０３・第２電極１０４の温度（電極温
度）、第１電極１０３・第２電極１０４間の距離（電極
間距離）は、以下に示す通りである。尚、エッチングガ
スとして、ＨＣｌとＳＦ6 の混合ガスを用いる。
【０１０８】
・ガス流量：ＨＣｌ・・・・２００〜１０００ｓｃｃｍ
ＳＦ6 ・・・・２００〜１０００ｓｃｃｍ
・投入電力 ・・・・２００〜１０００Ｗ
・圧力 ・・・・１５０〜２０００ｍＴｏｒｒ
・電極温度 ・・・・室温〜１５０℃
・電極間距離 ・・・・２０〜１５０ｍｍ
以上のようなエッチング条件の範囲内で、基板１０１の
デバイス１０２に対するドライエッチングが行う。尚、
上記の条件は、エッチングガスによって異なるので、そ
のエッチングガスに応じて適宜設定するものとする。
デバイス１０２に対するドライエッチングが行う。尚、
上記の条件は、エッチングガスによって異なるので、そ
のエッチングガスに応じて適宜設定するものとする。
【０１０９】次いで、エッチング終了後、チャンバ１０
５内のエッチングガス等を排気するために、真空引きを
行い（Ｓ３）、その後、Ｎ2 ガスを、チャンバ１０５内
の圧力が所定の値に達するまで、該チャンバ１０５内に
導入する（Ｓ４）。
５内のエッチングガス等を排気するために、真空引きを
行い（Ｓ３）、その後、Ｎ2 ガスを、チャンバ１０５内
の圧力が所定の値に達するまで、該チャンバ１０５内に
導入する（Ｓ４）。
【０１１０】続いて、Ｎ2 ガスの導入により、チャンバ
１０５内の圧力が所定の圧力に達した後、所定の高周波
電力を高周波電源１０７から投入し、１２０秒間プラズ
マ表面処理を行う（Ｓ５）。このように、エッチング直
後の基板１０１およびデバイス１０２に対してプラズマ
表面処理を行うことで、基板１０１およびデバイス１０
２やチャンバ１０５に付着したエッチングガスおよび反
応生成物の元素を除去する。
１０５内の圧力が所定の圧力に達した後、所定の高周波
電力を高周波電源１０７から投入し、１２０秒間プラズ
マ表面処理を行う（Ｓ５）。このように、エッチング直
後の基板１０１およびデバイス１０２に対してプラズマ
表面処理を行うことで、基板１０１およびデバイス１０
２やチャンバ１０５に付着したエッチングガスおよび反
応生成物の元素を除去する。
【０１１１】ここでのプラズマ表面処理の条件は、チャ
ンバ１０５内に導入するガスの種類が異なるだけで、上
述したエッチング処理の条件とほぼ同じである。
ンバ１０５内に導入するガスの種類が異なるだけで、上
述したエッチング処理の条件とほぼ同じである。
【０１１２】上記Ｓ５では、プラズマ表面処理時間は１
２０秒間に設定しているが、これに限定するものではな
い。つまり、上記プラズマ表面処理の時間は、チャンバ
１０５内の第２電極１０４に投入する高周波電力の値に
応じて設定される。即ち、投入する高周波電力の値が大
きい場合には、プラズマ表面処理時間を短くし、投入す
る高周波電力の値が小さい場合には、プラズマ表面処理
時間が長くなるように設定される。
２０秒間に設定しているが、これに限定するものではな
い。つまり、上記プラズマ表面処理の時間は、チャンバ
１０５内の第２電極１０４に投入する高周波電力の値に
応じて設定される。即ち、投入する高周波電力の値が大
きい場合には、プラズマ表面処理時間を短くし、投入す
る高周波電力の値が小さい場合には、プラズマ表面処理
時間が長くなるように設定される。
【０１１３】したがって、上述のように、投入電力が２
００〜１０００Ｗの範囲であれば、約１５秒から効果が
現れる。しかしながら、プラズマ表面処理時間が長くな
れば投入電力によっては基板１０１上のデバイス１０２
にダメージを与える虞があり好ましくない。
００〜１０００Ｗの範囲であれば、約１５秒から効果が
現れる。しかしながら、プラズマ表面処理時間が長くな
れば投入電力によっては基板１０１上のデバイス１０２
にダメージを与える虞があり好ましくない。
【０１１４】上記プラズマ表面処理後、チャンバ１０５
内から導入したＮ2 ガス等を排気するために、真空引き
を行う（Ｓ６）。
内から導入したＮ2 ガス等を排気するために、真空引き
を行う（Ｓ６）。
【０１１５】上述のプラズマ表面処理に用いるガスは、
基板１０１やデバイス１０２を構成する材料等に対して
反応性の低いガスを用いる。例えば、上記のプラズマ表
面処理においては、処理用のガスとして基板１０１やデ
バイス１０２等と反応性の低いＮ2 ガスを用いたが、こ
れに限定するものではなく、Ａｒ，Ｈｅ等の不活性ガス
またはＯ2 等のガスを用いても良い。
基板１０１やデバイス１０２を構成する材料等に対して
反応性の低いガスを用いる。例えば、上記のプラズマ表
面処理においては、処理用のガスとして基板１０１やデ
バイス１０２等と反応性の低いＮ2 ガスを用いたが、こ
れに限定するものではなく、Ａｒ，Ｈｅ等の不活性ガス
またはＯ2 等のガスを用いても良い。
【０１１６】ところで、ドライエッチング後の処理、即
ち基板１０１やデバイス１０２に付着したエッチングガ
スや反応生成物の元素を除去するための処理は、従来、
酸、アルカリ、有機溶液、水等により除去していた。こ
の場合、ドライエッチング装置の他に、特別な処理装置
が必要とされ、しかも、溶液の廃液処理装置も必要とさ
れた。
ち基板１０１やデバイス１０２に付着したエッチングガ
スや反応生成物の元素を除去するための処理は、従来、
酸、アルカリ、有機溶液、水等により除去していた。こ
の場合、ドライエッチング装置の他に、特別な処理装置
が必要とされ、しかも、溶液の廃液処理装置も必要とさ
れた。
【０１１７】これに対して、本実施の形態では、ドライ
エッチング後の処理、即ち基板１０１やデバイス１０２
に付着したエッチングガス元素や反応生成物を除去する
ための処理が、同一のドライエッチング装置で行われ、
しかも、基板１０１やデバイス１０２に対して反応性の
低いガスを用いて元素の除去が行われるので、基板１０
１やデバイス１０２に付着した元素の除去のための処理
装置を別に設ける必要がなく、しかも、特殊な排ガス処
理装置や、廃液処理装置も必要しない。
エッチング後の処理、即ち基板１０１やデバイス１０２
に付着したエッチングガス元素や反応生成物を除去する
ための処理が、同一のドライエッチング装置で行われ、
しかも、基板１０１やデバイス１０２に対して反応性の
低いガスを用いて元素の除去が行われるので、基板１０
１やデバイス１０２に付着した元素の除去のための処理
装置を別に設ける必要がなく、しかも、特殊な排ガス処
理装置や、廃液処理装置も必要しない。
【０１１８】これにより、ドライエッチング装置内での
処理時間が長くなるが、処理全体の工程数は増加せず、
しかも、処理全体の時間も増加しない。
処理時間が長くなるが、処理全体の工程数は増加せず、
しかも、処理全体の時間も増加しない。
【０１１９】また、本実施の形態では、ドライエッチン
グ後の処理が行われるとき、チャンバ１０５内は、特に
高温下にしなくても、十分にチャンバ１０５に付着した
エッチングガスや反応生成物の元素を除去することがで
きるので、従来のように、チャンバを高温にして、チャ
ンバに付着したエッチングガスや反応生成物の元素を除
去する場合のように、高温化装置等の特別な装置を必要
としない。
グ後の処理が行われるとき、チャンバ１０５内は、特に
高温下にしなくても、十分にチャンバ１０５に付着した
エッチングガスや反応生成物の元素を除去することがで
きるので、従来のように、チャンバを高温にして、チャ
ンバに付着したエッチングガスや反応生成物の元素を除
去する場合のように、高温化装置等の特別な装置を必要
としない。
【０１２０】さらに、チャンバを高温にして、チャンバ
に付着したエッチングガスや反応生成物の元素を除去す
る場合では、処理時間が１０分〜１時間かかるが、本実
施の形態では、１０分もかからず、処理時間を大幅に短
縮することができる。
に付着したエッチングガスや反応生成物の元素を除去す
る場合では、処理時間が１０分〜１時間かかるが、本実
施の形態では、１０分もかからず、処理時間を大幅に短
縮することができる。
【０１２１】尚、上記のドライエッチング装置として
は、平行平板型のものを用いたが、これに限定されるも
のではなく、ヘリコン型等の他の構造のエッチング装置
であってもよい。
は、平行平板型のものを用いたが、これに限定されるも
のではなく、ヘリコン型等の他の構造のエッチング装置
であってもよい。
【０１２２】上記のプラズマ表面処理は、ドライエッチ
ングを行ったチャンバ１０５内で行っているが、これに
限定するものではなく、エッチング処理とプラズマ表面
処理とを別々のチャンバで行う方法であっても良い。こ
のエッチング処理とプラズマ表面処理とを別々のチャン
バ内で行う装置としては、図９に示すマルチチャンバ型
の装置と、図１０に示すインライン型の装置とがある。
ングを行ったチャンバ１０５内で行っているが、これに
限定するものではなく、エッチング処理とプラズマ表面
処理とを別々のチャンバで行う方法であっても良い。こ
のエッチング処理とプラズマ表面処理とを別々のチャン
バ内で行う装置としては、図９に示すマルチチャンバ型
の装置と、図１０に示すインライン型の装置とがある。
【０１２３】はじめに、マルチチャンバ型の装置につい
て図９を参照しながら以下に説明する。尚、図９中の
〜は、処理対象物である基板１０１およびデバイス１
０２が移動する経路の順番を示す記号である。
て図９を参照しながら以下に説明する。尚、図９中の
〜は、処理対象物である基板１０１およびデバイス１
０２が移動する経路の順番を示す記号である。
【０１２４】上記マルチチャンバ型の装置は、エッチン
グ処理を行う第１チャンバ１１１と、プラズマ表面処理
を行う第２チャンバ１１２と、真空搬送および真空基板
保管用の第３チャンバ１１３とで構成されている。上記
第１チャンバ１１１および第２チャンバ１１２は、図７
に示すチャンバ１０５内と同じ構造とする。それゆえ、
図７で使用した部材名および部材番号をそのまま使用す
る。
グ処理を行う第１チャンバ１１１と、プラズマ表面処理
を行う第２チャンバ１１２と、真空搬送および真空基板
保管用の第３チャンバ１１３とで構成されている。上記
第１チャンバ１１１および第２チャンバ１１２は、図７
に示すチャンバ１０５内と同じ構造とする。それゆえ、
図７で使用した部材名および部材番号をそのまま使用す
る。
【０１２５】先ず、基板１０１およびデバイス１０２
（ここでは、被処理物と称する）は、図９に示すよう
に、第３チャンバ１１３に真空状態で搬送され（）、
この真空状態で第１チャンバ１１１に搬送される
（）。
（ここでは、被処理物と称する）は、図９に示すよう
に、第３チャンバ１１３に真空状態で搬送され（）、
この真空状態で第１チャンバ１１１に搬送される
（）。
【０１２６】次に、被処理物が載置された第１チャンバ
１１１に、ＣＦ4 とＯ2 の混合ガスまたはＨＣｌとＳＦ
6 の混合ガスの何れかを導入し、エッチング処理を行
う。このときのエッチング条件は、先に説明した工程
(VII)と同じ条件とする。
１１１に、ＣＦ4 とＯ2 の混合ガスまたはＨＣｌとＳＦ
6 の混合ガスの何れかを導入し、エッチング処理を行
う。このときのエッチング条件は、先に説明した工程
(VII)と同じ条件とする。
【０１２７】続いて、エッチング処理の完了した後、第
１チャンバ１１１は、真空引きされ、被処理物を第３チ
ャンバ１１３を介して第２チャンバ１１２に搬送する
（，）。
１チャンバ１１１は、真空引きされ、被処理物を第３チ
ャンバ１１３を介して第２チャンバ１１２に搬送する
（，）。
【０１２８】上記第２チャンバ１１２では、被処理物が
搬送された後、プラズマ表面処理用のガスとしてＮ2 ガ
スが導入され、該第２チャンバ１１２内が所定の圧力に
なったところで、高周波電力が投入され、被処理物に対
してプラズマ表面処理を行う。このプラズマ表面処理に
よって、エッチング処理された被処理物に付着したエッ
チングガスや反応生成物の元素を除去する。例えば、上
記の被処理物が半導体素子であれば、エッチングダメー
ジ、即ち半導体層の格子の乱れや水素の脱離等による欠
陥準位数の増加を低減することができる。これにより、
半導体素子のオフ電流を低減することができ、半導体素
子の電気特性を向上させることができる。
搬送された後、プラズマ表面処理用のガスとしてＮ2 ガ
スが導入され、該第２チャンバ１１２内が所定の圧力に
なったところで、高周波電力が投入され、被処理物に対
してプラズマ表面処理を行う。このプラズマ表面処理に
よって、エッチング処理された被処理物に付着したエッ
チングガスや反応生成物の元素を除去する。例えば、上
記の被処理物が半導体素子であれば、エッチングダメー
ジ、即ち半導体層の格子の乱れや水素の脱離等による欠
陥準位数の増加を低減することができる。これにより、
半導体素子のオフ電流を低減することができ、半導体素
子の電気特性を向上させることができる。
【０１２９】最後に、第２チャンバ１１２を真空引きし
て、該第２チャンバ１１２内でプラズマ表面処理された
被処理物は、第３チャンバ１１３に搬送される（）。
て、該第２チャンバ１１２内でプラズマ表面処理された
被処理物は、第３チャンバ１１３に搬送される（）。
【０１３０】尚、上記のプラズマ表面処理に用いたガス
は、Ｎ2 ガスとしたが、これに限定するものではなく、
例えばＡｒ，Ｈｅ等の不活性ガスまたはＯ2 ガス等であ
っても良い。
は、Ｎ2 ガスとしたが、これに限定するものではなく、
例えばＡｒ，Ｈｅ等の不活性ガスまたはＯ2 ガス等であ
っても良い。
【０１３１】次に、インライン型の装置について説明す
る。
る。
【０１３２】上記インライン型の装置は、図１０に示す
ように、エッチング処理を行う第１チャンバ１２１と、
プラズマ表面処理を行う第２チャンバ１２２とで構成さ
れている。第１チャンバ１２１と第２チャンバ１２２と
は、各処理の対象物である基板の搬送方向の上流側から
下流側に向かって順に配置されている。尚、上記第１チ
ャンバ１２１および第２チャンバ１２２は、図７に示す
チャンバ１０５内と同じ構造とする。それゆえ、図７で
使用した部材名および部材番号をそのまま使用する。
ように、エッチング処理を行う第１チャンバ１２１と、
プラズマ表面処理を行う第２チャンバ１２２とで構成さ
れている。第１チャンバ１２１と第２チャンバ１２２と
は、各処理の対象物である基板の搬送方向の上流側から
下流側に向かって順に配置されている。尚、上記第１チ
ャンバ１２１および第２チャンバ１２２は、図７に示す
チャンバ１０５内と同じ構造とする。それゆえ、図７で
使用した部材名および部材番号をそのまま使用する。
【０１３３】先ず、第１チャンバ１２１内に、ＣＦ4 と
Ｏ2 の混合ガスまたはＨＣｌとＳＦ6 の混合ガスの何れ
かを導入し、基板１０１およびデバイス１０２（ここで
は、被処理物と称する）に対して、エッチング処理を行
う。このときのエッチング条件は、先に説明した工程
(VII)と同じ条件とする。
Ｏ2 の混合ガスまたはＨＣｌとＳＦ6 の混合ガスの何れ
かを導入し、基板１０１およびデバイス１０２（ここで
は、被処理物と称する）に対して、エッチング処理を行
う。このときのエッチング条件は、先に説明した工程
(VII)と同じ条件とする。
【０１３４】続いて、エッチング処理の完了した後、第
１チャンバ１２１は、真空引きされ、被処理物を第２チ
ャンバ１２２に搬送する。
１チャンバ１２１は、真空引きされ、被処理物を第２チ
ャンバ１２２に搬送する。
【０１３５】上記第２チャンバ１２２では、被処理物が
搬送された後、プラズマ表面処理用のガスとしてＮ2 ガ
スが導入され、該第２チャンバ１２２内が所定の圧力に
なったところで、高周波電力が投入され、被処理物に対
してプラズマ表面処理を行う。このプラズマ表面処理に
よって、エッチング処理された被処理物に付着したエッ
チングガスや反応生成物の元素を除去する。
搬送された後、プラズマ表面処理用のガスとしてＮ2 ガ
スが導入され、該第２チャンバ１２２内が所定の圧力に
なったところで、高周波電力が投入され、被処理物に対
してプラズマ表面処理を行う。このプラズマ表面処理に
よって、エッチング処理された被処理物に付着したエッ
チングガスや反応生成物の元素を除去する。
【０１３６】最後に、第２チャンバ１２２を真空引きし
て、該第２チャンバ１１２内でプラズマ表面処理された
被処理物を、第２チャンバ１２２から取り出す。
て、該第２チャンバ１１２内でプラズマ表面処理された
被処理物を、第２チャンバ１２２から取り出す。
【０１３７】尚、上記のプラズマ表面処理に用いたガス
は、Ｎ2 ガスとしたが、これに限定するものではなく、
例えばＡｒ，Ｈｅ等の不活性ガスまたはＯ2 ガス等であ
っても良い。
は、Ｎ2 ガスとしたが、これに限定するものではなく、
例えばＡｒ，Ｈｅ等の不活性ガスまたはＯ2 ガス等であ
っても良い。
【０１３８】以上のように、本実施の形態では、ドライ
エッチング後の後処理を行う際に、基板１０１やデバイ
ス１０２に対して反応性の低いガス、例えばＮ2 ，Ａ
ｒ，Ｈｅ等を用いてプラズマ表面処理を行うことで、基
板１０１やデバイス１０２に付着したエッチングガスや
反応生成物の元素を除去するようになっている。
エッチング後の後処理を行う際に、基板１０１やデバイ
ス１０２に対して反応性の低いガス、例えばＮ2 ，Ａ
ｒ，Ｈｅ等を用いてプラズマ表面処理を行うことで、基
板１０１やデバイス１０２に付着したエッチングガスや
反応生成物の元素を除去するようになっている。
【０１３９】これにより、ドライエッチングを行う装置
で、プラズマ表面処理を引続き行うことができるので、
基板１０１やデバイス１０２に付着したエッチングガス
や反応生成物の元素を除去するための装置を特別に設け
る必要が無くなる。
で、プラズマ表面処理を引続き行うことができるので、
基板１０１やデバイス１０２に付着したエッチングガス
や反応生成物の元素を除去するための装置を特別に設け
る必要が無くなる。
【０１４０】このように、同一エッチング装置内、特に
同一チャンバ内でエッチング処理の後にプラズマ表面処
理を行う場合、エッチング処理において使用する有毒な
ガスやエッチング処理後に生じる有毒な物質が基板等に
吸着していても、引き続いてプラズマ表面処理を行うの
で、有毒なガスや有毒な物質が吸着した状態で基板を搬
送することがなくなる。したがって、有毒なガスや有毒
な物質が人体に影響を及ぼすことがなくなる。
同一チャンバ内でエッチング処理の後にプラズマ表面処
理を行う場合、エッチング処理において使用する有毒な
ガスやエッチング処理後に生じる有毒な物質が基板等に
吸着していても、引き続いてプラズマ表面処理を行うの
で、有毒なガスや有毒な物質が吸着した状態で基板を搬
送することがなくなる。したがって、有毒なガスや有毒
な物質が人体に影響を及ぼすことがなくなる。
【０１４１】一般に、ドライエッチング後に残留する元
素は、基板１０１上のデバイス１０２の特性に悪影響を
及ぼす虞がある。つまり、上記の残留元素としては、ト
ランジスタの製造においては、Ｆ、Ｃｌ等の可動イオン
や、Ｃ等の元素または金属元素が上げられ、これらの元
素によってデバイス１０２の信頼性を低下させる虞があ
る。
素は、基板１０１上のデバイス１０２の特性に悪影響を
及ぼす虞がある。つまり、上記の残留元素としては、ト
ランジスタの製造においては、Ｆ、Ｃｌ等の可動イオン
や、Ｃ等の元素または金属元素が上げられ、これらの元
素によってデバイス１０２の信頼性を低下させる虞があ
る。
【０１４２】ところが、本実施の形態では、エッチング
処理後に、エッチングガスや反応生成物の元素を、基板
やデバイスに対して反応性の低いガスによりプラズマ表
面処理して除去するようになっているので、デバイスの
信頼性の向上が図れる。
処理後に、エッチングガスや反応生成物の元素を、基板
やデバイスに対して反応性の低いガスによりプラズマ表
面処理して除去するようになっているので、デバイスの
信頼性の向上が図れる。
【０１４３】〔実施の形態２〕
本発明の他の実施の形態について説明すれば、以下の通
りである。本実施の形態に係る半導体素子は、図１２に
示すように、例えば透明なガラス等からなる絶縁性基板
１０上に、ゲート電極２０、ゲート絶縁膜３０、チャネ
ル層４０、チャネル保護層９０、コンタクト層５０、ド
レイン電極６０ａ、ソース電極６０ｂとが順次積層さ
れ、上記ドレイン電極６０ａとソース電極６０ｂとを覆
うように保護層７０が形成された構造となっている。
りである。本実施の形態に係る半導体素子は、図１２に
示すように、例えば透明なガラス等からなる絶縁性基板
１０上に、ゲート電極２０、ゲート絶縁膜３０、チャネ
ル層４０、チャネル保護層９０、コンタクト層５０、ド
レイン電極６０ａ、ソース電極６０ｂとが順次積層さ
れ、上記ドレイン電極６０ａとソース電極６０ｂとを覆
うように保護層７０が形成された構造となっている。
【０１４４】上記構成の半導体素子は、上記ドレイン電
極６０ａとソース電極６０ｂとの間のギャップ部８０に
そって、コンタクト層５０をエッチングすることにより
コンタクト領域を形成している。このとき、バックチャ
ネルエッチング型の半導体素子とは異なり、チャネル層
４０は、チャネル保護層９０によってエッチングが阻止
される。したがって、上記構成の半導体素子は、チャネ
ル保護型半導体素子となる。
極６０ａとソース電極６０ｂとの間のギャップ部８０に
そって、コンタクト層５０をエッチングすることにより
コンタクト領域を形成している。このとき、バックチャ
ネルエッチング型の半導体素子とは異なり、チャネル層
４０は、チャネル保護層９０によってエッチングが阻止
される。したがって、上記構成の半導体素子は、チャネ
ル保護型半導体素子となる。
【０１４５】ここで、上記チャネル保護型半導体素子の
製造方法について図１２を参照しながら以下に説明す
る。 工程（Ｉ） ガラス基板からなる絶縁性基板１０上にゲート電極２０
を形成する。つまり、上記ゲート電極２０は、絶縁性基
板１０上に、Ａｌ，Ｍｏ，Ｔａ等をスパッタリング法に
て４５００Å積層した後、パターニングして得られる。
製造方法について図１２を参照しながら以下に説明す
る。 工程（Ｉ） ガラス基板からなる絶縁性基板１０上にゲート電極２０
を形成する。つまり、上記ゲート電極２０は、絶縁性基
板１０上に、Ａｌ，Ｍｏ，Ｔａ等をスパッタリング法に
て４５００Å積層した後、パターニングして得られる。
【０１４６】ここで、上記絶縁性基板１０としては、ガ
ラス基板の他、ガラス基板表面にＴａ2 Ｏ5 ，ＳｉＯ2
等の絶縁膜をベースコート膜として形成したものを使用
しても良い。
ラス基板の他、ガラス基板表面にＴａ2 Ｏ5 ，ＳｉＯ2
等の絶縁膜をベースコート膜として形成したものを使用
しても良い。
【０１４７】工程 (II)
上記絶縁性基板１０上に形成されたゲート電極２０上
に、このゲート電極２０を覆うようにゲート絶縁膜３０
を積層する。本実施の形態では、プラズマＣＶＤ(Chemi
cal Vapor Deposition) 法によりＳｉＮｘ膜あるいはＳ
ｉＯ2 膜を３５００Å積層して、ゲート絶縁膜３０とし
た。
に、このゲート電極２０を覆うようにゲート絶縁膜３０
を積層する。本実施の形態では、プラズマＣＶＤ(Chemi
cal Vapor Deposition) 法によりＳｉＮｘ膜あるいはＳ
ｉＯ2 膜を３５００Å積層して、ゲート絶縁膜３０とし
た。
【０１４８】尚、絶縁性を高めるために、上記ゲート電
極２０を陽極酸化し、この陽極酸化膜を第１のゲート絶
縁膜（図示せず）とし、上記プラズマＣＶＤにより積層
されるゲート絶縁膜３０を第２のゲート絶縁膜としても
良い。
極２０を陽極酸化し、この陽極酸化膜を第１のゲート絶
縁膜（図示せず）とし、上記プラズマＣＶＤにより積層
されるゲート絶縁膜３０を第２のゲート絶縁膜としても
良い。
【０１４９】工程 (III)
上記ゲート絶縁膜３０に続いて、チャネル層４０となる
アモルファスＳｉからなる第１の半導体膜を、ＣＶＤ法
により４００Å積層する。チャネル保護層９０となるＳ
ｉＮｘ膜を、ＣＶＤ法により２０００Å積層する。続い
て、チャネル保護層９０が、チャネル層４０のチャネル
領域上に残るように、上記ＳｉＮｘ膜をパターニングす
る。
アモルファスＳｉからなる第１の半導体膜を、ＣＶＤ法
により４００Å積層する。チャネル保護層９０となるＳ
ｉＮｘ膜を、ＣＶＤ法により２０００Å積層する。続い
て、チャネル保護層９０が、チャネル層４０のチャネル
領域上に残るように、上記ＳｉＮｘ膜をパターニングす
る。
【０１５０】工程 (IV)
上記第１の半導体膜上に、コンタクト層５０となる第２
の半導体膜を続けて積層する。つまり、上記第２の半導
体膜は、第１の半導体膜上に、ｎ＋型に不純物（リン
等）をドーピングしたアモルファスＳｉまたは微結晶Ｓ
ｉをプラズマＣＶＤ法により、５００Å積層して得られ
る。
の半導体膜を続けて積層する。つまり、上記第２の半導
体膜は、第１の半導体膜上に、ｎ＋型に不純物（リン
等）をドーピングしたアモルファスＳｉまたは微結晶Ｓ
ｉをプラズマＣＶＤ法により、５００Å積層して得られ
る。
【０１５１】工程（Ｖ）
続いて、上記第１の半導体膜および第２の半導体膜を、
ＨＣｌ＋ＳＦ6 混合ガスによるドライエッチング法を用
いて、島状にパターニングして、チャネル層４０および
コンタクト層５０を得る。ここで、ドライエッチング法
に使用するガスは、上記ＨＣｌ＋ＳＦ6 混合ガスに限定
するものではなく、ＣＦ4 ＋Ｏ2 混合ガス、ＢＣｌ3 ガ
ス等を用いても良い。
ＨＣｌ＋ＳＦ6 混合ガスによるドライエッチング法を用
いて、島状にパターニングして、チャネル層４０および
コンタクト層５０を得る。ここで、ドライエッチング法
に使用するガスは、上記ＨＣｌ＋ＳＦ6 混合ガスに限定
するものではなく、ＣＦ4 ＋Ｏ2 混合ガス、ＢＣｌ3 ガ
ス等を用いても良い。
【０１５２】また、上記第１の半導体膜および第２の半
導体膜のエッチング法は、上記したドライエッチング法
に限定するものではなく、例えばＳｉエッチング液（Ｈ
Ｆ＋ＨＮＯ3 等）を用いたウェットエッチング法であっ
ても良い。
導体膜のエッチング法は、上記したドライエッチング法
に限定するものではなく、例えばＳｉエッチング液（Ｈ
Ｆ＋ＨＮＯ3 等）を用いたウェットエッチング法であっ
ても良い。
【０１５３】工程 (VI)
さらに、上記コンタクト層５０を、チャネル層４０上の
チャネル保護層９０が露出するようにエッチング除去す
る。このときのエッチング法としては、ＳＦ6＋ＨＣｌ
混合ガスを使用したドライエッチング法を用いた。本実
施の形態において、ドライエッチングの装置としては、
前記実施の形態１で用いた図７に示す平行平板型のドラ
イエッチング装置を用いた。
チャネル保護層９０が露出するようにエッチング除去す
る。このときのエッチング法としては、ＳＦ6＋ＨＣｌ
混合ガスを使用したドライエッチング法を用いた。本実
施の形態において、ドライエッチングの装置としては、
前記実施の形態１で用いた図７に示す平行平板型のドラ
イエッチング装置を用いた。
【０１５４】尚、ドライエッチング法に使用するガス
は、上記ＨＣｌ＋ＳＦ6 混合ガスに限定するものではな
く、ＣＦ4 ＋Ｏ2 混合ガス、ＢＣｌ3 ガス等を用いても
良い。
は、上記ＨＣｌ＋ＳＦ6 混合ガスに限定するものではな
く、ＣＦ4 ＋Ｏ2 混合ガス、ＢＣｌ3 ガス等を用いても
良い。
【０１５５】また、上記のエッチング法は、上記したド
ライエッチング法に限定するものではなく、例えばＳｉ
エッチング液（ＨＦ＋ＨＮＯ3 等）を用いたウェットエ
ッチング法であっても良い。
ライエッチング法に限定するものではなく、例えばＳｉ
エッチング液（ＨＦ＋ＨＮＯ3 等）を用いたウェットエ
ッチング法であっても良い。
【０１５６】工程 (VII)
続いて、エッチング後の処理（以下、プラズマ表面処理
と称する）を行う。具体的には、工程 (VII)におけるエ
ッチングが完了した後、エッチングチャンバー内に半導
体基板を残した状態で、エッチングガスを排気する。そ
の後、エッチングと同チャンバー内にＮ2 ガスを導入
し、例えば圧力１５００ｍＴｏｒｒ，Ｎ2ガス流量１０
００ｓｃｃｍ，投入電力４００Ｗ，電極間距離３５ｍ
ｍ，温度６０℃の状態で、１２０秒間保持する。
と称する）を行う。具体的には、工程 (VII)におけるエ
ッチングが完了した後、エッチングチャンバー内に半導
体基板を残した状態で、エッチングガスを排気する。そ
の後、エッチングと同チャンバー内にＮ2 ガスを導入
し、例えば圧力１５００ｍＴｏｒｒ，Ｎ2ガス流量１０
００ｓｃｃｍ，投入電力４００Ｗ，電極間距離３５ｍ
ｍ，温度６０℃の状態で、１２０秒間保持する。
【０１５７】ここで、上記プラズマ表面処理では、Ｎ2
ガスを使用したが、これに限定されるものではなく、Ｈ
ｅガス、Ｏ2 ガス、Ａｒ等でも良い。
ガスを使用したが、これに限定されるものではなく、Ｈ
ｅガス、Ｏ2 ガス、Ａｒ等でも良い。
【０１５８】尚、上記プラズマ表面処理の詳細について
は、前記実施の形態１と同じであるので省略する。
は、前記実施の形態１と同じであるので省略する。
【０１５９】工程 (VIII)
上記島状にパターニングされた第１の半導体膜および第
２の半導体膜上に、Ｔａ，Ｔｉ，Ａｌ，ＩＴＯ等の何れ
か一種類の金属薄膜をスパッタリング法により積層した
後、パターニングを行い、ドレイン電極６０ａおよびソ
ース電極６０ｂとなる配線６０を形成する。
２の半導体膜上に、Ｔａ，Ｔｉ，Ａｌ，ＩＴＯ等の何れ
か一種類の金属薄膜をスパッタリング法により積層した
後、パターニングを行い、ドレイン電極６０ａおよびソ
ース電極６０ｂとなる配線６０を形成する。
【０１６０】工程 (IX)
最後に、ＳｉＮｘをＣＶＤ法により積層し、パターニン
グすることで保護層７０を形成する。尚、上記保護層７
０は、樹脂絶縁膜であっても良く、ＳｉＮ膜と樹脂絶縁
膜からなる２層構造であっても良い。
グすることで保護層７０を形成する。尚、上記保護層７
０は、樹脂絶縁膜であっても良く、ＳｉＮ膜と樹脂絶縁
膜からなる２層構造であっても良い。
【０１６１】以上の工程（Ｉ）〜工程 (IX) により、図
１２に示す半導体素子が完成する。そして、このように
して完成された半導体素子は、エッチング後のプラズマ
表面処理により、半導体層の格子乱れや水素の脱離等の
エッチングダメージを抑制することで、欠陥準位数を低
減すると共に、エッチング後に半導体素子の特性に影響
を与えるエッチングガスや反応生成物の元素を除去する
ようにプラズマ表面処理されているので、前記実施の形
態１と同様の特性を示す。
１２に示す半導体素子が完成する。そして、このように
して完成された半導体素子は、エッチング後のプラズマ
表面処理により、半導体層の格子乱れや水素の脱離等の
エッチングダメージを抑制することで、欠陥準位数を低
減すると共に、エッチング後に半導体素子の特性に影響
を与えるエッチングガスや反応生成物の元素を除去する
ようにプラズマ表面処理されているので、前記実施の形
態１と同様の特性を示す。
【０１６２】即ち、上記構成の半導体素子（チャネル保
護型ＴＦＴ）においても、オフ電流の低下を図ることが
できる等の前記実施の形態１の半導体素子（バックチャ
ネルエッチング型ＴＦＴ）と同様の効果を奏する。
護型ＴＦＴ）においても、オフ電流の低下を図ることが
できる等の前記実施の形態１の半導体素子（バックチャ
ネルエッチング型ＴＦＴ）と同様の効果を奏する。
【０１６３】
【発明の効果】請求項１の発明の半導体素子は、以上の
ように、絶縁性基板上に、ゲート電極を形成する第１の
工程と、上記ゲート電極上に、ゲート絶縁膜を形成する
第２の工程と、上記ゲート絶縁膜上に、半導体層となる
チャネル領域を有する第１半導体薄膜を積層する第３の
工程と、上記第１半導体薄膜上に、コンタクト層となる
ｎ＋の不純物をドーピングした第２半導体薄膜を積層す
る第４の工程と、上記第１半導体薄膜および第２半導体
薄膜を所定の形状にパターニングする第５の工程と、上
記第２半導体薄膜上に、ソース電極およびドレイン電極
を形成する第６の 工程と、上記第１半導体薄膜のチャネ
ル領域上の第２半導体薄膜をエッチングし、上記ソース
電極およびドレイン電極のコンタクト領域を形成する第
７の工程とによって形成されることで、上記絶縁基板上
に、上記ゲート電極、該ゲート電極上に上記ゲート絶縁
膜、該ゲート絶縁膜上に上記第１半導体薄膜、上記第２
半導体薄膜上に、ソース電極とドレイン電極とが設けら
れた半導体素子において、上記ゲート電極に印加される
ゲート電圧が、半導体素子特性におけるサブシュレッシ
ョルド領域且つ、上記ドレイン電極に流れるドレイン電
流が１Ｅ−１０〔Ａ〕以下となる領域に相当する範囲に
おいて、上記ソース電極とドレイン電極との間に流れる
リーク電流Ｉｄｓが、以下の（１）式で近似され、 Ｉｄｓ×Ｌ／Ｗ＝Ａｅｘｐ（−Ｅａ／ｋＴ） ・・・・・（１） Ｅａ ：活性化エネルギー（ｅＶ） ｋ ：ボルツマン定数 Ｔ ：温度（ｋ） Ｗ／Ｌ：半導体素子サイズ 上記ゲート電圧における上記（１）式のＴの値が３０３
〜３３８〔ｋ〕のとき、上記Ａの値が５Ｅ−６〔Ａ〕以
下に設定されるように、 少なくとも第７の工程までで製
造された半導体素子に対して反応性の低い、Ｎ 2 ，Ｈ
ｅ，Ａｒ，Ｏ 2 のうち少なくとも１種のガスのプラズマ
により、該半導体素子の表面処理が行われている構成で
ある。
ように、絶縁性基板上に、ゲート電極を形成する第１の
工程と、上記ゲート電極上に、ゲート絶縁膜を形成する
第２の工程と、上記ゲート絶縁膜上に、半導体層となる
チャネル領域を有する第１半導体薄膜を積層する第３の
工程と、上記第１半導体薄膜上に、コンタクト層となる
ｎ＋の不純物をドーピングした第２半導体薄膜を積層す
る第４の工程と、上記第１半導体薄膜および第２半導体
薄膜を所定の形状にパターニングする第５の工程と、上
記第２半導体薄膜上に、ソース電極およびドレイン電極
を形成する第６の 工程と、上記第１半導体薄膜のチャネ
ル領域上の第２半導体薄膜をエッチングし、上記ソース
電極およびドレイン電極のコンタクト領域を形成する第
７の工程とによって形成されることで、上記絶縁基板上
に、上記ゲート電極、該ゲート電極上に上記ゲート絶縁
膜、該ゲート絶縁膜上に上記第１半導体薄膜、上記第２
半導体薄膜上に、ソース電極とドレイン電極とが設けら
れた半導体素子において、上記ゲート電極に印加される
ゲート電圧が、半導体素子特性におけるサブシュレッシ
ョルド領域且つ、上記ドレイン電極に流れるドレイン電
流が１Ｅ−１０〔Ａ〕以下となる領域に相当する範囲に
おいて、上記ソース電極とドレイン電極との間に流れる
リーク電流Ｉｄｓが、以下の（１）式で近似され、 Ｉｄｓ×Ｌ／Ｗ＝Ａｅｘｐ（−Ｅａ／ｋＴ） ・・・・・（１） Ｅａ ：活性化エネルギー（ｅＶ） ｋ ：ボルツマン定数 Ｔ ：温度（ｋ） Ｗ／Ｌ：半導体素子サイズ 上記ゲート電圧における上記（１）式のＴの値が３０３
〜３３８〔ｋ〕のとき、上記Ａの値が５Ｅ−６〔Ａ〕以
下に設定されるように、 少なくとも第７の工程までで製
造された半導体素子に対して反応性の低い、Ｎ 2 ，Ｈ
ｅ，Ａｒ，Ｏ 2 のうち少なくとも１種のガスのプラズマ
により、該半導体素子の表面処理が行われている構成で
ある。
【０１６４】上記の構成によれば、半導体素子が用いら
れるデバイスにおける実使用温度範囲において、オフ電
流およびオフ側での光電流を低減することができる。
れるデバイスにおける実使用温度範囲において、オフ電
流およびオフ側での光電流を低減することができる。
【０１６５】これにより、上記半導体素子がＴＦＴであ
る場合、ＴＦＴの電気特性を向上させることができる。
つまり、上記構成のＴＦＴのオン電流を高く、且つオフ
電流を低くすることができる。
る場合、ＴＦＴの電気特性を向上させることができる。
つまり、上記構成のＴＦＴのオン電流を高く、且つオフ
電流を低くすることができる。
【０１６６】また、このＴＦＴを用いたデバイスがＴＦ
Ｔ液晶ディスプレイであれば、ＴＦＴのオン電流とオフ
電流との比は約５桁以上を確保することができるので、
ＴＦＴ液晶ディスプレイにおける表示品位を向上させる
ことができるという効果を奏する。
Ｔ液晶ディスプレイであれば、ＴＦＴのオン電流とオフ
電流との比は約５桁以上を確保することができるので、
ＴＦＴ液晶ディスプレイにおける表示品位を向上させる
ことができるという効果を奏する。
【０１６７】また、請求項２の発明の半導体素子は、以
上のように、絶縁性基板上に、ゲート電極を形成する第
１の工程と、上記ゲート電極上に、ゲート絶縁膜を形成
する第２の工程と、上記ゲート絶縁膜上に、半導体層と
なるチャネル領域を有する第１半導体薄膜を積層する第
３の工程と、上記第１半導体薄膜上に、コンタクト層と
なるｎ＋の不純物をドーピングした第２半導体薄膜を積
層する第４の工程と、上記第１半導体薄膜および第２半
導体薄膜を所定の形状にパターニングする第５の工程
と、上記第２半導体薄膜上に、ソース電極およびドレイ
ン電極を形成する第６の工程と、上記第１半導体薄膜の
チャネル領域上の第２半導体薄膜をエッチングし、上記
ソース電極およびドレイン電極のコンタクト領域を形成
する第７の工程とによって形成されることで、上記絶縁
基板上に、上記ゲート電極、該ゲート電極上に上記ゲー
ト絶縁膜、該ゲート絶縁膜上に上記第１半導体薄膜、上
記第２半導体薄膜上に、ソース電極とドレイン電極とが
設けられた半導体素子において、上記ゲート電極に印加
されるゲート電圧が、半導体素子特性におけるサブシュ
レッショルド領域且つ、上記ドレイン電極に流れるドレ
イン電流が１Ｅ−１０〔Ａ〕以下となる領域に相当する
範囲において、上記ソース電極とドレイン電極との間に
流れるリーク電流Ｉｄｓが、以下の（１）式で近似さ
れ、 Ｉｄｓ×Ｌ／Ｗ＝Ａｅｘｐ（−Ｅａ／ｋＴ） ・・・・・（１） Ｅａ ：活性化エネルギー（ｅＶ） ｋ ：ボルツマン定数 Ｔ ：温度（ｋ） Ｗ／Ｌ：半導体素子サイズ 上記ゲート電圧における上記（１）式のＥａの値が０．
３〜０．５〔ｅＶ〕となる領域で、上記Ａの値が５Ｅ−
６〔Ａ〕以下に設定されるように、 少なくとも第７の工
程までで製造された半導体素子に対して反応性の低い、
Ｎ 2 ，Ｈｅ，Ａｒ，Ｏ 2 のうち少なくとも１種のガスの
プラズマにより、該半導体素子の表面処理が行われてい
る構成である。
上のように、絶縁性基板上に、ゲート電極を形成する第
１の工程と、上記ゲート電極上に、ゲート絶縁膜を形成
する第２の工程と、上記ゲート絶縁膜上に、半導体層と
なるチャネル領域を有する第１半導体薄膜を積層する第
３の工程と、上記第１半導体薄膜上に、コンタクト層と
なるｎ＋の不純物をドーピングした第２半導体薄膜を積
層する第４の工程と、上記第１半導体薄膜および第２半
導体薄膜を所定の形状にパターニングする第５の工程
と、上記第２半導体薄膜上に、ソース電極およびドレイ
ン電極を形成する第６の工程と、上記第１半導体薄膜の
チャネル領域上の第２半導体薄膜をエッチングし、上記
ソース電極およびドレイン電極のコンタクト領域を形成
する第７の工程とによって形成されることで、上記絶縁
基板上に、上記ゲート電極、該ゲート電極上に上記ゲー
ト絶縁膜、該ゲート絶縁膜上に上記第１半導体薄膜、上
記第２半導体薄膜上に、ソース電極とドレイン電極とが
設けられた半導体素子において、上記ゲート電極に印加
されるゲート電圧が、半導体素子特性におけるサブシュ
レッショルド領域且つ、上記ドレイン電極に流れるドレ
イン電流が１Ｅ−１０〔Ａ〕以下となる領域に相当する
範囲において、上記ソース電極とドレイン電極との間に
流れるリーク電流Ｉｄｓが、以下の（１）式で近似さ
れ、 Ｉｄｓ×Ｌ／Ｗ＝Ａｅｘｐ（−Ｅａ／ｋＴ） ・・・・・（１） Ｅａ ：活性化エネルギー（ｅＶ） ｋ ：ボルツマン定数 Ｔ ：温度（ｋ） Ｗ／Ｌ：半導体素子サイズ 上記ゲート電圧における上記（１）式のＥａの値が０．
３〜０．５〔ｅＶ〕となる領域で、上記Ａの値が５Ｅ−
６〔Ａ〕以下に設定されるように、 少なくとも第７の工
程までで製造された半導体素子に対して反応性の低い、
Ｎ 2 ，Ｈｅ，Ａｒ，Ｏ 2 のうち少なくとも１種のガスの
プラズマにより、該半導体素子の表面処理が行われてい
る構成である。
【０１６８】上記ＴＦＴとしては、例えば請求項３の半
導体素子のように、請求項１または２の構成に加えて、
ソース電極とドレイン電極とのギャップ部に相当する第
２半導体薄膜の領域の全部と、上記ギャップ部に相当す
る第１半導体膜の領域の一部とが除去されていることを
特徴としているＴＦＴ、即ちバックチャネルエッチング
型のＴＦＴを好適に用いることができる。
導体素子のように、請求項１または２の構成に加えて、
ソース電極とドレイン電極とのギャップ部に相当する第
２半導体薄膜の領域の全部と、上記ギャップ部に相当す
る第１半導体膜の領域の一部とが除去されていることを
特徴としているＴＦＴ、即ちバックチャネルエッチング
型のＴＦＴを好適に用いることができる。
【０１６９】また、上記のゲート電圧は、請求項４の半
導体素子のように、−１〜−５Ｖの範囲に設定される。
ドレイン電圧は、請求項５の半導体素子のように、５〜
１５Ｖの範囲に設定される。
導体素子のように、−１〜−５Ｖの範囲に設定される。
ドレイン電圧は、請求項５の半導体素子のように、５〜
１５Ｖの範囲に設定される。
【０１７０】そして、ゲート絶縁膜の単位面積あたりの
容量は、例えば請求項６の半導体素子のように、１〜２
Ｅ−４〔Ｆ／ｍ2 〕に設定される。
容量は、例えば請求項６の半導体素子のように、１〜２
Ｅ−４〔Ｆ／ｍ2 〕に設定される。
【０１７１】
【０１７２】
【０１７３】
【０１７４】
【０１７５】
【０１７６】
【０１７７】
【０１７８】
【０１７９】
【図１】本発明の実施の形態の半導体素子の概略断面図
である。
である。
【図２】図１に示す半導体素子が備えられたアクティブ
マトリクス基板の概略平面図である。
マトリクス基板の概略平面図である。
【図３】図１に示す半導体素子のゲート電圧Ｖｇとドレ
イン電流Ｉｄとの関係を示すグラフである。
イン電流Ｉｄとの関係を示すグラフである。
【図４】図１に示す半導体素子のゲート電圧Ｖｇとドレ
イン電流Ｉｄと、従来の半導体素子のゲート電圧Ｖｇと
ドレイン電流Ｉｄとの関係を示すグラフである。
イン電流Ｉｄと、従来の半導体素子のゲート電圧Ｖｇと
ドレイン電流Ｉｄとの関係を示すグラフである。
【図５】図１に示す半導体素子のオフ電流と温度との関
係を示すグラフである。
係を示すグラフである。
【図６】図３および図４に示すグラフで示されるドレイ
ン電流Ｉｄを測定するための測定装置の概略図である。
ン電流Ｉｄを測定するための測定装置の概略図である。
【図７】図１に示す半導体素子を製造する際に使用する
ドライエッチング装置の概略構成図である。
ドライエッチング装置の概略構成図である。
【図８】図７に示すドライエッチング装置で行われるエ
ッチング処理およびプラズマ表面処理の流れを示すフロ
ーチャートである。
ッチング処理およびプラズマ表面処理の流れを示すフロ
ーチャートである。
【図９】図１に示す半導体素子を製造する際に使用する
ドライエッチング装置の他の例を示す説明図である。
ドライエッチング装置の他の例を示す説明図である。
【図１０】図１に示す半導体素子を製造する際に使用す
るドライエッチング装置のさらに他の例を示す説明図で
ある。
るドライエッチング装置のさらに他の例を示す説明図で
ある。
【図１１】図１に示す構成の半導体素子において、プラ
ズマ表面処理をＮ2 からＨｅに変更した場合の該半導体
素子のゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示
すグラフである。
ズマ表面処理をＮ2 からＨｅに変更した場合の該半導体
素子のゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示
すグラフである。
【図１２】本発明の他の実施の形態の半導体素子の概略
断面図である。
断面図である。
【図１３】従来の半導体素子の概略断面図である。
【図１４】従来の半導体素子の概略断面図である。
１０ 絶縁性基板
１１ ＴＦＴ（半導体素子）
２０ ゲート電極
３０ ゲート絶縁膜
４０ チャネル層（第１半導体薄膜）
５０ コンタクト層（第２半導体薄膜）
６０ａ ドレイン電極
６０ｂ ソース電極
８０ ギャップ部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 川合 勝博
大阪府大阪市阿倍野区長池町22番22号
シャープ株式会社内
(72)発明者 岡本 昌也
大阪府大阪市阿倍野区長池町22番22号
シャープ株式会社内
(56)参考文献 特開 平４−349637（ＪＰ，Ａ)
特開 平４−125937（ＪＰ，Ａ)
特開 平４−337633（ＪＰ，Ａ)
特開 平３−16126（ＪＰ，Ａ)
特開 昭57−13743（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/3065
Claims (6)
- 【請求項１】絶縁性基板上に、ゲート電極を形成する第
１の工程と、 上記ゲート電極上に、ゲート絶縁膜を形成する第２の工
程と、 上記ゲート絶縁膜上に、半導体層となるチャネル領域を
有する第１半導体薄膜を積層する第３の工程と、 上記第１半導体薄膜上に、コンタクト層となるｎ＋の不
純物をドーピングした第２半導体薄膜を積層する第４の
工程と、 上記第１半導体薄膜および第２半導体薄膜を所定の形状
にパターニングする第５の工程と、 上記第２半導体薄膜上に、ソース電極およびドレイン電
極を形成する第６の工程と、 上記第１半導体薄膜のチャネル領域上の第２半導体薄膜
をエッチングし、上記ソース電極およびドレイン電極の
コンタクト領域を形成する第７の工程とによって形成さ
れることで、上記絶縁基板上に、上記ゲート電極、該ゲ
ート電極上に上記ゲート絶縁膜、該ゲート絶縁膜上に上
記第１半導体薄膜、上記第２半導体薄膜上に、ソース電
極とドレイン電極とが設けられた半導体素子において、 上記ゲート電極に印加されるゲート電圧が、半導体素子
特性におけるサブシュレッショルド領域且つ、上記ドレ
イン電極に流れるドレイン電流が１Ｅ−１０〔Ａ〕以下
となる領域に相当する範囲において、上記ソース電極と
ドレイン電極との間に流れるリーク電流Ｉｄｓが、以下
の（１）式で近似され、 Ｉｄｓ×Ｌ／Ｗ＝Ａｅｘｐ（−Ｅａ／ｋＴ） ・・・・・（１） Ｅａ ：活性化エネルギー（ｅＶ） ｋ ：ボルツマン定数 Ｔ ：温度（ｋ） Ｗ／Ｌ：半導体素子サイズ 上記ゲート電圧における上記（１）式のＴの値が３０３
〜３３８〔ｋ〕のとき、上記Ａの値が５Ｅ−６〔Ａ〕以
下に設定されるように、少なくとも第７の工程までで製
造された半導体素子に対して反応性の低い、Ｎ2 ，Ｈ
ｅ，Ａｒ，Ｏ2 のうち少なくとも１種のガスのプラズマ
により、該半導体素子の表面処理が行われていることを
特徴とする半導体素子。 - 【請求項２】絶縁性基板上に、ゲート電極を形成する第
１の工程と、 上記ゲート電極上に、ゲート絶縁膜を形成する第２の工
程と、 上記ゲート絶縁膜上に、半導体層となるチャネル領域を
有する第１半導体薄膜を積層する第３の工程と、 上記第１半導体薄膜上に、コンタクト層となるｎ＋の不
純物をドーピングした第２半導体薄膜を積層する第４の
工程と、 上記第１半導体薄膜および第２半導体薄膜を所定の形状
にパターニングする第５の工程と、 上記第２半導体薄膜上に、ソース電極およびドレイン電
極を形成する第６の工程と、 上記第１半導体薄膜のチャネル領域上の第２半導体薄膜
をエッチングし、上記ソース電極およびドレイン電極の
コンタクト領域を形成する第７の工程とによって形成さ
れることで、上記絶縁基板上に、上記ゲート電極、該ゲ
ート電極上に上記ゲート絶縁膜、該ゲート絶縁膜上に上
記第１半導体薄膜、上記第２半導体薄膜上に、ソース電
極とドレイン電極とが設けられた半導体素子において、 上記ゲート電極に印加されるゲート電圧が、半導体素子
特性におけるサブシュレッショルド領域且つ、上記ドレ
イン電極に流れるドレイン電流が１Ｅ−１０〔Ａ〕以下
となる領域に相当する範囲において、上記ソース電極と
ドレイン電極との間に流れるリーク電流Ｉｄｓが、以下
の（１）式で近似され、 Ｉｄｓ×Ｌ／Ｗ＝Ａｅｘｐ（−Ｅａ／ｋＴ） ・・・・・（１） Ｅａ ：活性化エネルギー（ｅＶ） ｋ ：ボルツマン定数 Ｔ ：温度（ｋ） Ｗ／Ｌ：半導体素子サイズ 上記ゲート電圧における上記（１）式のＥａの値が０．
３〜０．５〔ｅＶ〕となる領域で、上記Ａの値が５Ｅ−
６〔Ａ〕以下に設定されるように、少なくとも第７の工
程までで製造された半導体素子に対して反応性の低い、
Ｎ2 ，Ｈｅ，Ａｒ，Ｏ2 のうち少なくとも１種のガスの
プラズマにより、該半導体素子の表面処理が行われてい
ることを特徴とする半導体素子。 - 【請求項３】上記ソース電極とドレイン電極とのギャッ
プ部に相当する第２半導体薄膜の領域の全部と、上記ギ
ャップ部に相当する第１半導体膜の領域の一部とが除去
されていることを特徴とする請求項１または２記載の半
導体素子。 - 【請求項４】上記ゲート電圧は、−１〜−５Ｖであるこ
とを特徴とする請求項１、２または３記載の半導体素
子。 - 【請求項５】ドレイン電圧は、５〜１５Ｖであることを
特徴とする請求項１、２または３記載の半導体素子。 - 【請求項６】上記ゲート絶縁膜の単位面積あたりの容量
は、１〜２Ｅ−４〔Ｆ／ｍ2 〕であることを特徴とする
請求項１ないし５の何れかに記載の半導体素子。
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|---|---|---|---|
| JP19024897A JP3416472B2 (ja) | 1997-07-15 | 1997-07-15 | 半導体素子 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19024897A JP3416472B2 (ja) | 1997-07-15 | 1997-07-15 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140813A JPH1140813A (ja) | 1999-02-12 |
| JP3416472B2 true JP3416472B2 (ja) | 2003-06-16 |
Family
ID=16254983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19024897A Expired - Lifetime JP3416472B2 (ja) | 1997-07-15 | 1997-07-15 | 半導体素子 |
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| JP4124315B2 (ja) | 2001-05-01 | 2008-07-23 | 東京応化工業株式会社 | 被膜の処理方法およびこの方法を用いた半導体素子の製造方法 |
| TWI500159B (zh) | 2008-07-31 | 2015-09-11 | Semiconductor Energy Lab | 半導體裝置和其製造方法 |
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| JP5832780B2 (ja) | 2011-05-24 | 2015-12-16 | 株式会社半導体エネルギー研究所 | 半導体装置の製造方法 |
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-
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- 1997-07-15 JP JP19024897A patent/JP3416472B2/ja not_active Expired - Lifetime
-
1998
- 1998-07-14 KR KR1019980028394A patent/KR100276413B1/ko not_active IP Right Cessation
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|---|---|
| KR19990013854A (ko) | 1999-02-25 |
| JPH1140813A (ja) | 1999-02-12 |
| KR100276413B1 (ko) | 2001-02-01 |
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