JP5889791B2 - ソース・ドレイン金属エッチングのためのウェットプロセスを用いた金属酸化物又は金属酸窒化物tftの製造方法 - Google Patents

ソース・ドレイン金属エッチングのためのウェットプロセスを用いた金属酸化物又は金属酸窒化物tftの製造方法 Download PDF

Info

Publication number
JP5889791B2
JP5889791B2 JP2012530945A JP2012530945A JP5889791B2 JP 5889791 B2 JP5889791 B2 JP 5889791B2 JP 2012530945 A JP2012530945 A JP 2012530945A JP 2012530945 A JP2012530945 A JP 2012530945A JP 5889791 B2 JP5889791 B2 JP 5889791B2
Authority
JP
Japan
Prior art keywords
layer
mask
etching
etch stop
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012530945A
Other languages
English (en)
Other versions
JP2013506294A5 (ja
JP2013506294A (ja
Inventor
イエ ヤン
ヤン イエ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2013506294A publication Critical patent/JP2013506294A/ja
Publication of JP2013506294A5 publication Critical patent/JP2013506294A5/ja
Application granted granted Critical
Publication of JP5889791B2 publication Critical patent/JP5889791B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)

Description

本発明における政府の権利
本発明は、ARLによって授与された契約番号DAAD 19−02−3−0001のもと、米国政府の支援で行われた。米国政府は、本発明において一定の権利を有する。
発明の背景
(発明の分野)
本発明の実施形態は、概して薄膜トランジスタ(TFT)の製造方法に関する。
(関連技術の説明)
TFTアレイは、これらのデバイスが、しばしばコンピュータやテレビのフラットパネル用に採用される種類の液晶アクティブマトリックスディスプレイ(LCD)に使用可能であるので、現在特に関心が高い。LCDはまた、バックライト用に発光ダイオード(LED)を含むことができる。更に、有機発光ダイオード(OLED)が、アクティブマトリクスディスプレイ用に使用され、これらのOLEDは、ディスプレイの動作をアドレッシングするためにTFTを利用している。
活物質としてアモルファスシリコンで作られたTFTは、フラットパネルディスプレイ産業の主要な要素部品となっている。業界内において、TFTには2つの一般的なタイプがある。第1タイプは、ゲート電極がソース・ドレイン電極の上に配置されているので、トップゲート型TFTと呼ばれる。第2タイプは、ゲート電極がソース・ドレイン電極の下に配置されているため、ボトムゲート型TFTと呼ばれている。ボトムゲート型TFT構造では、ソース・ドレイン電極は活物質層の上に配置されている。
ボトムゲート型TFTのソース・ドレイン電極は、活物質層の上に金属層を堆積し、その後金属層をエッチングすることによって製造され、これによってソース・ドレイン電極を画定することができる。エッチングの間、活物質層は、エッチケミストリ(化学薬品)に曝露される可能性がある。しばしば、金属酸化物又は酸窒化物半導体は、ウェットケミストリへの耐性はあまりないが、ソース・ドレイン金属と比べてプラズマドライケミストリに対して高い耐性を有する。したがって、半導体チャネル層に著しく損傷を与えることなく、ウェットケミストリを用いてソース・ドレイン金属電極をエッチングするのは課題である。このため、ソース・ドレイン金属のドライエッチングがしばしば好まれる。しかしながら、例えば銅のように、必ずしもすべての金属がドライプラズマエッチングによって効果的にエッチング可能であるとは限らない。望まれないドライ又はウェットエッチケミストリへの活物質層の曝露を防止するため、エッチストップ又はデュアル金属層を使用可能である。
エッチストップボトムゲート型TFTは、活物質層と、ソース・ドレイン電極用に使用される金属層との間に堆積されるエッチストップ層を有する。エッチストップ層は、全面的に堆積され、その後マスクを用いてエッチングされ、これによってエッチストップの残りの部分がゲート電極上に配置される。その後、金属層が全面的に堆積され、続いてマスクを用いて活物質層及び金属層をエッチングする。その後、マスクを用いて金属層を通してエッチングすることによってソース・ドレイン電極が画定される。このように、エッチストップボトムゲート型TFTは、パターニングのために少なくとも5つのマスクを使用する(すなわち、ゲート電極をパターニングし、エッチストップをパターニングし、活物質層及び金属層をパターニングし、活物質層を露出させてアクティブチャネルを形成し、ソース・ドレイン電極を画定する)。クロス誘電体コンタクトが形成される場合は、追加のマスクが使用される場合がある。これとは対照的に、エッチストップ無しのボトムゲート型TFTでは、必要とするマスクが少なくとも1つより少ないので、エッチストップボトムゲート型TFTは性能がより優れているにもかかわらず、エッチストップ無しのボトムゲート型TFTが好まれるTFTとなった。
多重金属層構造において、上部金属は、ほとんどすべてのドライ又はウェットエッチケミストリでエッチングすることができる。アクティブチャネル層に近い金属層は、上部金属のエッチングの間、完全にはエッチングされず、活性層を損なうことなく、特定のプロセス条件下で容易にエッチングできるように選択される。例えば、Cuを上部金属として選択し、Moを半導体に接触する金属として選択することができる。
したがって、当技術分野において、より少ないマスクを利用したウェット金属エッチングケミストリを用いたエッチストップボトムゲート型TFTの製造方法に対する必要性がある。
本発明は、概してTFT及びTFTの製造方法に関する。TFTのアクティブチャネルは、亜鉛、ガリウム、スズ、インジウム、及びカドミウムからなる群から選択される1以上の金属を含むことができる。アクティブチャネルは、窒素及び酸素も含むことができる。ソース・ドレイン電極のパターニング時に、アクティブチャネルを保護するために、エッチストップ層を活性層上に堆積することができる。エッチストップ層は、ソース・ドレイン電極を画定するために使用されるプラズマにアクティブチャネルが曝露されるのを防ぐ。アクティブチャネルに使用される活物質層をウェット又はドライエッチングするときに、エッチストップ層及びソース・ドレイン電極をマスクとして使用することができる。
一実施形態では、薄膜トランジスタの形成方法が開示される。この方法は、第1マスクを使用して基板上にゲート電極を堆積しパターニングする工程と、ゲート電極上にゲート誘電体層を堆積させる工程を含む。この方法はまた、ゲート誘電体層上に半導体活性層を堆積させる工程を含む。半導体活性層は、酸素、窒素、及び、亜鉛、インジウム、カドミウム、ガリウム、及びスズからなる群から選択される1以上の元素を含む。この方法はまた、活性層上にエッチストップ層を堆積させる工程と、エッチストップ層上に第2マスクを形成する工程と、エッチストップ層をエッチングし、これによって薄膜トランジスタのデバイス部のパターニングされたエッチストップ層を形成し、薄膜トランジスタのゲートコンタクト部からエッチストップ層を除去し、これによって半導体活性層を露出させる工程を含む。この方法はまた、第2マスクを除去して、これによってパターニングされたエッチストップ層を露出させる工程と、パターニングされたエッチストップ層及び半導体活性層の上に金属層を堆積させる工程を含む。この方法はまた、薄膜トランジスタのデバイス部の金属層上に第3マスクを形成する工程と、金属層をエッチングして、これによってデバイス部にソース・ドレイン電極を画定し、ゲートコンタクト部から金属層を除去する工程を含む。この方法はまた、第3マスクを除去する工程と、ソース・ドレイン電極をマスクとして使用して半導体活性層をエッチングし、これによってゲートコンタクト部から半導体活性層を除去し、ゲートコンタクト部内でゲート誘電体層を露出させる工程を含む。この方法はまた、第4マスクを使用してゲート誘電体層をエッチングし、これによってゲートコンタクト部内でゲートコンタクトを露出させる工程を含む。
別の一実施形態では、薄膜トランジスタの形成方法が開示される。この方法は、第1マスクを使用して基板上にゲート電極を堆積しパターニングする工程と、ゲート電極上にゲート誘電体層を堆積させる工程を含む。この方法は、ゲート誘電体層上に半導体活性層を堆積させる工程を含む。半導体活性層は、酸素、窒素、及び、亜鉛、インジウム、カドミウム、ガリウム、及びスズからなる群から選択される1以上の元素を含む。この方法はまた、第2マスクを使用して半導体活性層をパターニングし、これによって薄膜トランジスタのデバイス部内にアクティブチャネルを形成し、薄膜トランジスタのゲートコンタクト部から半導体活性層を除去し、ゲートコンタクト部内でゲート誘電体層を露出させる工程を含む。この方法はまた、デバイス部内のアクティブチャネル上と、ゲートコンタクト部内のゲート誘電体層上に、エッチストップ層を堆積させる工程と、第3マスクを使用してエッチストップ層をエッチングし、これによってデバイス部のパターニングされたエッチストップ層を形成し、ゲートコンタクト部内でエッチストップ層及びゲート誘電体層を通してエッチングし、これによってゲートコンタクト部内のゲートコンタクトを露出させる工程を含む。この方法はまた、パターニングされたエッチストップ層、半導体活性層、及びゲートコンタクト部の上に金属層を堆積させる工程を含む。この方法はまた、第4マスクを使用して金属層をエッチングして、これによってデバイス部にソース・ドレイン電極を画定し、ゲートコンタクト部に金属コンタクトを形成する工程を含む。
別の一実施形態では、薄膜トランジスタの形成方法が開示される。この方法は、第1マスクを使用して基板上にゲート電極を堆積しパターニングする工程と、ゲート電極上にゲート誘電体層を堆積させる工程と、ゲート誘電体層上に半導体活性層を堆積させる工程を含む。半導体活性層は、酸素、窒素、及び、亜鉛、インジウム、カドミウム、ガリウム、及びスズからなる群から選択される1以上の元素を含む。この方法はまた、活性層上にエッチストップ層を堆積させる工程と、第2マスクを使用してエッチストップ層をエッチングし、これによって薄膜トランジスタのデバイス部のパターニングされたエッチストップ層を形成し、薄膜トランジスタのゲートコンタクト部からエッチストップ層を除去し、これによって半導体活性層を露出させる工程を含む。この方法はまた、パターニングされたエッチストップ層をマスクとして使用して、半導体活性層をエッチングし、これによってゲートコンタクト部内でゲート誘電体層を露出させ、アクティブチャネルを形成する工程を含む。この方法はまた、デバイス部及びゲートコンタクト部の上にパッシベーション層を堆積させる工程と、第3マスクを使用してパッシベーション層及びパターニングされたエッチストップ層を通してエッチングし、これによってデバイス部内でアクティブチャネルを露出させる工程と、ゲートコンタクト部内でパッシベーション層及びゲート誘電体層を通してエッチングし、これによってゲート電極を露出させる工程を含む。この方法はまた、パターニングされたエッチストップ層及び半導体活性層の上に金属層を堆積させる工程と、第4マスクを使用して金属層をエッチングし、これによってデバイス部にソース・ドレイン電極を、ゲートコンタクト部に金属コンタクトを画定する工程を含む。
別の一実施形態では、薄膜トランジスタの形成方法が開示される。この方法は、第1マスクを使用して基板上にゲート電極を堆積しパターニングする工程と、ゲート電極上にゲート誘電体層を堆積させる工程と、ゲート誘電体層上に半導体活性層を堆積させる工程を含む。半導体活性層は、酸素、窒素、及び、亜鉛、インジウム、カドミウム、ガリウム、及びスズからなる群から選択される1以上の元素を含む。この方法はまた、活性層上に第1組成を有する第1金属層を堆積する工程と、第1金属層上に第1組成とは異なる第2組成を有する第2金属層を堆積させる工程を含む。この方法はまた、第2マスクを使用して第2の金属層をエッチングし、これによって薄膜トランジスタのデバイス部の上に1以上のエッチストップを形成すると共に、薄膜トランジスタのゲートコンタクト部から第2金属層を除去する工程を含む。この方法はまた、エッチングされた第2金属層上に第3マスクを形成する工程と、第1金属層をエッチングし、これによってゲートコンタクト部から第1金属層を除去し、デバイス部の上にエッチングされた第1金属層を形成する工程を含む。この方法はまた、半導体活性層をエッチングし、これによってデバイス部内にアクティブチャネルを形成し、ゲートコンタクト部から半導体活性層を除去する工程を含む。この方法はまた、エッチングされた第1金属層をエッチングし、これによってソース・ドレイン電極を形成する工程を含む。
本発明の上述した構成を詳細に理解することができるように、上記に簡単に要約した本発明のより具体的な説明を、実施形態を参照して行う。実施形態のいくつかは添付図面に示されている。しかしながら、添付図面は本発明の典型的な実施形態を示すに過ぎず、したがってこの範囲を制限していると解釈されるべきではなく、本発明は他の等しく有効な実施形態を含み得ることに留意すべきである。
一実施形態に係る処理の様々な段階におけるTFTを示す。 別の実施形態に係る処理の様々な段階におけるTFTを示す。 別の実施形態に係る処理の様々な段階におけるTFTを示す。 別の実施形態に係る処理の様々な段階におけるTFTを示す。 ウェット及びドライエッチング技術を用いて製造されたTFTを示す。 別の一実施形態に係る処理の様々な段階におけるTFTを示す。 別の一実施形態に係る処理の様々な段階におけるTFTを示す。 別の一実施形態に係る処理の様々な段階におけるTFTを示す。
理解を促進するために、図面に共通する同一の要素を示す際には可能な限り同一の参照番号を使用している。一実施形態内で開示される要素を特別な説明なしに他の実施形態に有益に利用してもよいと理解される。
詳細な説明
本発明は、概してTFT及びTFTを製造する方法に関する。TFTのアクティブチャネルは、亜鉛、ガリウム、スズ、インジウム、及びカドミウムからなる群から選択される1以上の金属を含むことができる。アクティブチャネルは、ドープされてもよく、されなくてもよい。アクティブチャネルは、窒素及び酸素も含むことができる。ソース・ドレイン電極のパターニング時に、アクティブチャネルを保護するために、エッチストップ層を活性層上に堆積することができる。エッチストップ層は、ソース・ドレイン電極を画定するために使用されるプラズマにアクティブチャネルが曝露されるのを防ぐ。アクティブチャネルに使用される活物質層をウェットエッチングするときに、エッチストップ層及びソース・ドレイン電極をマスクとして使用することができる。
図1A〜1Jは、一実施形態に係る処理の様々な段階におけるTFTを示す。図1A〜1Jにおいて、図1A、1C、1E、1G及び1Iはデバイス部を示し、一方、図1B、1D、1F、1H及び1Jはゲートコンタクト部を示す。TFTは、ゲート電極102と、その上に形成されたゲート誘電体層104と、ゲート誘電体層104の上に形成された活性層106と、最後に活性層106の上に形成されたエッチストップ層108を有する図1A及び1B内の構造100として示される。構造100は、基板上に形成可能である。一実施形態では、基板はガラスを含むことができる。別の一実施形態では、基板はポリマーを含むことができる。別の一実施形態では、基板はプラスチックを含むことができる。別の一実施形態では、基板は金属を含むことができる。一実施形態では、ゲート電極102は導電性材料を含む。別の一実施形態では、ゲート電極102は金属を含む。別の一実施形態では、ゲート電極102は、クロム、モリブデン、アルミニウム、タングステン、タンタル、銅、又はそれらの組み合わせから成る群から選択される金属を含む。ゲート電極102は、第1マスクを使用して、スパッタリング、リソグラフィー、エッチングなどの従来技術を用いて形成可能である。
ゲート誘電体層104は、二酸化ケイ素、酸窒化ケイ素、窒化ケイ素、又はそれらの組み合わせを含むことができる。ゲート誘電体層104は、プラズマCVD(PECVD)を含むよく知られた蒸着技術によって堆積させることができる。
一実施形態では、活性層106がアニーリングされる。別の一実施形態では、活性層106は、プラズマ処理に曝露される。アニーリング及び/又はプラズマ処理は、活性層106の移動度を高める可能性がある。活性層106は、亜鉛、スズ、ガリウム、カドミウム、及びインジウムからなる群から選択される1以上の元素を有する化合物を含むことができる。一実施形態では、元素はd軌道が満たされた元素を含むことができる。別の一実施形態では、元素はf軌道が満たされた元素を含むことができる。活性層106は、酸素及び窒素を含むこともできる。一実施形態では、化合物はドープされてもよい。使用される好適なドーパントは、Al、Sn、Ga、Ca、Si、Ti、Cu、Ge、In、Ni、Mn、Cr、V、Mg、Si、Al、及びSiCを含む。一実施形態では、ドーパントはアルミニウムを含む。一実施形態では、活性層106は、酸素、及び、亜鉛、スズ、ガリウム、カドミウム、及びインジウムからなる群から選択される1以上の元素を含むことができる。
活性層106は、反応性スパッタリングによって堆積させることができる。反応性スパッタリング法は、カリフォルニア州サンタクララにあるアプライドマテリアルズ社(Applied Materials, Inc.)の子会社であるAKTアメリカ社(AKT America, Inc.)から入手可能な4300PVDチャンバなどの大面積基板処理用物理蒸着(PVD)チャンバ内で実施することができる。しかしながら、この方法によって製造される活性層は、構造及び組成によって決定される可能性があるので、反応性スパッタリング法は、大面積円形基板を処理するように構成されたシステムや、ロールツーロールプロセスプラットフォーム(roll−to−roll process platforms)を含む他のメーカーによって製造されたシステムを含む他のシステム構成の中に実用性を有する可能性があることを理解すべきである。化学蒸着(CVD)、原子層堆積(ALD)、又はスピンオンプロセスを含む他の方法が、活性層106を堆積するために利用することができることを理解すべきである。
PVDにおいて、スパッタリングターゲットは、亜鉛、インジウム、スズ、ガリウム、及びカドミウムのうちの1以上を含むことができる。1以上のドーパントが存在してもよい。スパッタリングは、完全反応性(フルリアクティブ)スパッタリングを含むことができる。完全反応性スパッタリングは、反応性材料を形成する雰囲気中に反応性物質を含まないターゲットをスパッタリングすることを含む。完全反応性スパッタリングは、ターゲットが金属のみならず反応物質も含むRF反応性スパッタリングとは異なる。RF反応性スパッタリングでは、材料はスパッタリングされた後に、更に反応性ガス内に提供される追加の反応物質と反応する。
本発明では、完全反応性スパッタリング用スパッタリングターゲットは、亜鉛、インジウム、スズ、ガリウム、及びカドミウムのうちの1以上を含むことができ、ドーパントはあってもよく、無くてもよい。酸素又は窒素は、ターゲット内に存在しない。不活性ガス、窒素含有ガス、酸素含有ガスがスパッタリングチャンバ内に導入されている間、スパッタリングターゲットにはDCバイアスが掛けられてもよい。その後、窒素含有ガス中の窒素と酸素含有ガス中の酸素が、亜鉛、インジウム、スズ、ガリウム、及びカドミウムのうちの1以上と反応して、基板上に層を堆積させる。一実施形態では、不活性ガスはアルゴンを含むことができる。一実施形態では、窒素含有ガスは、窒素、窒素酸化物、及びそれらの組み合わせの群から選択することができる。一実施形態では、酸素含有ガスは、酸素、オゾン、窒素酸化物、及びそれらの組み合わせの群から選択することができる。活性層106は、結晶性又は半結晶性であることができる。一実施形態では、活性層106は、非晶質であることができる。
エッチストップ層108は、全面に堆積し、続いてフォトレジストの堆積、続いてパターン現像をすることによって形成できる。エッチストップ層108は、CF、C、CHF、Cなどのフッ素含有エッチャント、酸素、窒素、アルゴンなどの不活性ガス、又はこれらの組合せからなる群から選択される1以上のガスを用いたプラズマエッチングによってパターニングすることができる。一実施形態では、エッチストップ層108は窒化ケイ素を含むことができる。別の一実施形態では、エッチストップ層108は、酸窒化ケイ素を含むことができる。更に別の一実施形態では、エッチストップ層108は酸化ケイ素を含むことができる。エッチストップ層108は、PECVD、スピンオンコーティングを含む、よく知られた堆積技術によって堆積させることができる。一実施形態では、エッチストップ層108は、第2マスクを利用してパターン堆積することができる。エッチストップ層108が形成された後、第2マスクは除去されることができ、これによって図1Cに示されるように、エッチストップ110を残すことができる。エッチストップ層108は、図1Dに示されるように、構造100のゲートコンタクト部の上で完全に除去される。
エッチストップ110の形成に続いて、図1Eに示されるように、活性層106がエッチングされ、これによって活物質層106の不要部が除去される。図1Fに示されるように、活物質層106はゲートコンタクト部から完全に除去される。エッチングは、第3マスクを使用して実行される。
活物質層106及びゲート誘電体層104のエッチングに続いて、ゲートコンタクトビア112が形成される。ゲートコンタクトビア112を形成するために、第4マスクが構造100上に堆積され、その後、図1Hに示されるように、ゲートコンタクト部内でゲート電極102上に露出したゲート誘電体層104がエッチングされ、これによってゲート電極102を露出させる。図1Gに示されるように、デバイス部はエッチングされないままである。その後、第4マスクが除去される。
ゲート電極102の露出に続いて、金属層を堆積し、エッチングすることができる。金属層をエッチングするために、第5マスクを使用することができる。金属層は、プラズマエッチングを利用してエッチングすることができる。一実施形態では、プラズマエッチングは、塩素、酸素、フッ素、又はそれらの組み合わせから成る群から選択される元素を有するガスを含むプラズマに金属層を露出させることを含んでもよい。その後、ウェットエッチャントを使用して、活性層106及びソース・ドレイン電極114をエッチングし、これによって活性層106及びソース・ドレイン電極114の両方に対する最終的な構造を画定することができる。ウェットエッチャントは、エッチストップ110及びソース・ドレイン電極114をエッチングすることなく、活性層106をエッチングするのに効果的な任意の従来のウェットエッチャントを含むことができる。エッチャントは、3よりも低いpHを有する酸又は10より高いpHを有する塩基を含むことができる。一実施形態では、エッチャントは希釈したHClを含むことができる。別の一実施形態では、エッチャントは、フォトレジストを現像するために使用されるものと同じ液体を含むことができる。
エッチング後、第5マスクを除去し、ソース・ドレイン電極114は、図11に示されるようにそのままにして、金属コンタクト116は、図1Jに示されるように、ゲート電極102に接触するゲートコンタクトビア116内に堆積されたままにすることができる。このように、図1A〜1Jに示されるTFTを形成する際には、5つの別々のマスクが使用される。
図2A〜2Hは、別の一実施形態に係る処理の様々な段階におけるTFTを示す。図2A〜2Hにおいて、図2A、2C、2E及び2Gはデバイス部を示し、一方、図2B、2D、2F及び2Hはゲートコンタクト部を示す。図2A及び図2Bに示される構造200は、上述のように、ゲート電極202と、ゲート誘電体層204と、活物質層206と、エッチストップ層208を含む。ゲート電極202は、導電層を全面に堆積し、その後、第1マスクを使用してエッチングすることによって形成することができる。
その後、エッチストップ層208は、その上に第2マスクを形成することによってパターニングすることができる。一度第2マスクが除去されると、図2Cに示されるように、エッチストップ210は、デバイス部上に残ったままであるが、図2Dに示されるように、エッチストップ層は、ゲートコンタクト部上には残っていない。
形成されたエッチストップ210及びエッチストップ層208をゲートコンタクト部から除去した後、第3マスクを使用して活物質層206をエッチングし、ゲートコンタクト部から除去することができる。パッシベーション層212を、その上に堆積させることができる。パッシベーション層212は、約1000オングストローム〜約5000オングストロームの厚さに堆積させることができる。一実施形態では、パッシベーション層212は、二酸化ケイ素又は窒化ケイ素を含むことができる。図2Eに示されるように、パッシベーション層212は、第4マスクを使用してエッチングされ、これによって活物質層206の金属コンタクト領域214を画定し、図2Fに示されるように、パッシベーション層212及びゲート誘電体層204を通して開口216を形成し、これによってゲート電極202を露出させる。その後、金属層が堆積され、第5マスクを使用してパターニングされ、これによって図2Gに示されるように、ソース・ドレイン電極218と、図2Hに示されるゲートコンタクト部内にゲート電極をもつ金属コンタクト220を形成することができる。
図3A〜3Hは、クロス誘電体コンタクトの無い別の一実施形態に係る処理の様々な段階におけるTFTを示す。図3A〜3Hにおいて、図3A、3C、3E及び3Gはデバイス部を示し、一方、図3B、3D、3F及び3Hはゲートコンタクト部を示す。構造300は、ゲート電極302と、ゲート誘電体層304と、活物質層306と、エッチストップ層308を含む。前述のように、第1マスクを使用して、ゲート電極302を形成するために使用される導電層をパターニングすることができる。第2マスクを使用してエッチストップ層308をパターニングし、これによって図3Cに示されるように、エッチストップ310を形成し、図3Dに示されるゲートコンタクト部からエッチストップ層308を除去することができる。その後、金属層312が、エッチストップ310及び活物質層306上に堆積される。その後、第3マスクを使用して、図3Eに示されるように、ソース・ドレイン電極314を画定し、図3Fに示されるように、ゲートコンタクト部から金属層312を除去し、これによって活物質層306がゲートコンタクト部上に残る。その後、露出した活物質層306は、ソース・ドレイン電極314をマスクとして使用してエッチングされ、これによって活物質層306は、図3Hに示されるように、ゲートコンタクト部から除去される。このように、図3A〜3Hに示されるTFTの形成においては、3つのマスクだけが使用される。ソース・ドレイン電極は、マスクとして機能するので、パターニングの目的だけに堆積及び除去されない。言い換えれば、3つのマスク形成ステップと3つのマスク除去ステップがある。エッチングを実行するには、ドライエッチングプロセスが好ましい。
図4A〜4Jは、部分的なクロス誘電体コンタクトを有する別の一実施形態に係る処理の様々な段階におけるTFTを示す。図4A〜4Jにおいて、図4A、4C、4E、4G及び4Iはデバイス部を示し、一方、図4B、4D、4F、4H及び4Jはゲートコンタクト部を示す。図4A及び図4Bに示される構造400は、ゲート電極402と、ゲート誘電体層404と、活物質層406と、エッチストップ層408を含む。ゲート電極402は、導電層を全面に堆積し、その後、第1マスクを使用して導電層をエッチングすることによって形成することができる。第2マスクを使用してエッチストップ層408をパターニングし、これによってエッチストップ層408をエッチングし、デバイス部上にエッチストップ410を形成すると共に、ゲートコンタクト部からエッチストップ層408を除去することができる。その後、図4C及び図4Dに示されるように、金属層412が活物質層806及びエッチストップ810上に堆積される。その後、金属層412は第3マスクを使用してパターニングされ、図4Eに示されるように、デバイス部上にソース・ドレイン電極414を画定し、図4Fに示されるように、ゲートコンタクト部から金属層412を除去する。その後、図4Gに示されるように、ソース・ドレイン電極414をマスクとして使用して、活物質層406は露出した領域内で除去され、これによって図4Hに示されるように、活物質層406は、ゲートコンタクト部から除去される。その後、第4マスクを使用してゲート電極層404をエッチングすることにより、ゲート電極402は、図4Jに示されるゲートコンタクト部内で露出され、一方デバイス部は、図4Iに示されるように、変わらないままでいる。エッチングに対しては、ドライエッチングが、使用するのに好ましいエッチャントである。
図5A〜5Cは、ウェット及びドライエッチング技術を用いて製造されたTFTを示す。図5A〜5Cに示される各構造は、ゲート電極502と、ゲート誘電体層504と、活物質層506及びエッチストップ508と、ソース・ドレイン電極510を有する。図5Aでは、ソース・ドレイン電極510の両方及び活物質層506が、ドライ又はプラズマエッチングプロセスを用いてパターニングされた。ドライ又はプラズマエッチングプロセスでエッチングすることによって、各ソース・ドレイン電極510は、テーパ形状512を有する。活物質層506も、テーパ形状514を有する。しかしながら、活物質層506をウェットエッチャントでパターニングし、ソース・ドレイン電極510をドライ又はプラズマエッチャントでパターニングする場合、活物質層506は、ソース・ドレイン電極510から凹んだアンダーカット部516を有すると共に、図5Bに示されるように、ソース・ドレイン電極510は、テーパ部518を有する。活物質層506とソース・ドレイン電極510の両方がウェットエッチャントでエッチングされる場合、活物質層506は、ソース・ドレイン電極510から凹んだアンダーカット部522を有すると共に、図5Cに示されるように、各ソース・ドレイン電極510は直線部520を有する。このように、エッチングプロセスの選択は、デバイス構造に影響を与える可能性がある。一般的に、ドライ又はプラズマエッチングプロセスは、アンダーカット無しでテーパ形状を提供するため好ましい。また、単一のプロセスレシピは、活物質層とソース・ドレイン電極の両方をエッチングするのに使用できる。ウェットエッチングプロセスが使用される場合、エッチング活物質層とソース・ドレイン電極をエッチングするのに、別々のウェットエッチングケミストリが必要となる可能性がある。
図6A〜6Jは、別の一実施形態に係る処理の様々な段階におけるTFTを示す。図6A〜6Jにおいて、図6A、6C、6E、6G及び6Iはデバイス部を示し、一方、図6B、6D、6F、6H及び6Jはゲートコンタクト部を示す。図6A及び図6Bに示される構造600は、ゲート電極602と、ゲート誘電体層604と、活物質層606を含む。ゲート電極602は、導電層を堆積し、その後、第1マスクを使用して導電層をエッチングすることによって形成される。その後、第2マスクを使用して活物質層606はパターニングされ、これによって図6Cに示されるデバイス部上にアクティブチャネル608を形成し、図6Dに示されるように、ゲートコンタクト部から完全に除去される。次に、エッチストップ層610が、露出したゲート誘電体層604とアクティブチャネル608の上に堆積される。その後、第3マスクを使用して、図6Gに示されるようなデバイス部及び図6Hに示されるようなゲートコンタクト部の両方において、エッチストップ層610内に開口612、614をエッチングする。ゲートコンタクト部では、ゲート誘電体層604もエッチングされる。ゲート誘電体層604は、デバイス部ではアクティブチャネル608によって覆われており、したがってエッチングされない。その後、導電層が堆積され、第4マスクを用いてパターニングされ、デバイス部にソース・ドレイン電極616を、ゲートコンタクト部に金属コンタクト618を形成する。エッチングプロセスでは、ウェット又はドライエッチングのいずれかが適している。しかしながら、TFTを形成するために4つのマスクのみが使用されていることに注意すべきである。
図7A〜7Jは、別の一実施形態に係る処理の様々な段階におけるTFTを示す。図7A〜7Jにおいて、図7A、7C、7E、7G及び7Iはデバイス部を示し、一方、図7B、7D、7F、7H及び7Jはゲートコンタクト部を示す。図7A及び図7Bに示される構造700は、ゲート電極703と、ゲート誘電体層704と、活物質層706と、エッチストップ層708を含む。ゲートコンタクト702は、導電層を堆積し、その後、第1マスクを使用して導電層をエッチングすることによって形成できる。第2マスクを使用してエッチストップ層708をエッチングして、図7Cに示されるように、エッチストップ710を形成し、図7Dに示されるように、ゲートコンタクト部からエッチストップ層708を完全に除去する。その後、エッチストップ710をマスクとして用いて活物質層706をエッチングし、これによってゲートコンタクトから活物質層706を除去し、アクティブチャネル714を形成する。その後、パッシベーション層714が、露出したゲート誘電体層704及びエッチストップ710上に堆積される。その後、パッシベーション層714及びゲート誘電体層704及びエッチストップ710の一部は、第3マスクを使用してエッチングされる。パッシベーション層714及びゲート誘電体層704はエッチングされ、これによって図7F及び7Hに示されるように、ゲートコンタクト部に開口716を形成し、ゲート電極702を露出させる。パッシベーション層714及びエッチストップ710はエッチングされ、図7Gに示されるように、アクティブチャネル712を露出させる。その後、金属層を堆積し、第4マスクを使用してパターニングし、これによって図7Iに示されるデバイス部にソース・ドレイン電極720を、図7Jに示されるようにゲートコンタクト部に金属コンタクト722を形成する。
図8A−8Hは、別の一実施形態に係る処理の様々な段階におけるTFTを示す。図8A〜8Hにおいて、図8A、8C、8E及び8Gはデバイス部を示し、一方、図8B、8D、8F及び8Hはゲートコンタクト部を示す。図8A及び8Bの両図に示されるように、構造800は、ゲート電極802と、ゲート誘電体層804と、活物質層806と、第1金属層808と、第2金属層810を含む。ゲート電極802は、上述のような材料を含むことができる。ゲート電極802は、金属層を堆積し、その後、第1マスクを使用して金属層をエッチングすることによって形成することができる。
その後、第2マスクを使用して第2金属層810をエッチングし、これによって、図8Dに示されるように、ゲートコンタクト部上で第2金属層810を除去し、図8Cに示されるように、デバイス部上にエッチストップ812を残す。一実施形態では、第2金属層810は、金属を含むことができる。別の一実施形態では、第2金属層810は、銅を含むことができる。第2金属層810は、ウェットエッチングケミストリを用いてエッチングすることができる。第2金属層810が銅を含む場合、ドライ又はプラズマエッチングプロセスで銅をエッチングするのは非常に困難であるため、ウェットエッチングケミストリが好ましい。一実施形態では、第2金属層810及び第1金属層808は、異なる金属を含む。別の一実施形態では、第1金属層はモリブデンを含み、第2金属層は銅を含む。モリブデンは、ドライ/プラズマエッチングプロセスか、ウェットエッチングケミストリの使用のいずれかでエッチングできる。
第2金属層810がエッチングされ、エッチングストップ812が残された後、フォトレジストを堆積し、パターニングし、第3マスク814を形成することができる。第3マスク814を用いて、第1金属層808は、ドライ又はプラズマエッチングプロセスを用いてエッチングすることができる。第1金属層のエッチングの間、活物質層806は、ドライ又はプラズマエッチングケミストリでエッチングすることが困難であるため、活物質層806は大幅にはエッチングされない。第1金属層808がエッチングされ、エッチングされた金属層816が形成された後、エッチングされた金属層816はマスクとして使用され、これによって活物質層806をエッチングし、アクティブチャンネル818を形成する。このように、第4マスクを堆積及び形成することなく、アクティブチャネル818を形成することができる。第1金属層808がエッチングされ、活物質層806がエッチングされると、図8F及び8Hに示されるように、第1金属層808及び活物質層806は、ゲートコンタクト部から完全に除去される。
図8Eに示されるようにアクティブチャンネル818を形成した後、マスク814を除去することができ、エッチストップ812をマスクとして使用して、これによってドライ又はプラズマエッチングプロセスを用いてエッチングされた金属層816をエッチングし、図8Gに示されるように、ソース・ドレイン電極820を形成することができる。このように、エッチングされた金属層816は、別のマスクを堆積する必要なくエッチングされる。したがって、図8A〜8Hに示されるプロセスは、5つの異なるエッチングステップ(つまり、ゲート電極802、第2金属層810、第1金属層808、活物質層806及び既にエッチングされている第1金属層816をエッチングするステップ)を用いると同時にたった3つのマスクの形成及び除去によって達成できる。
(a)層をエッチングし、そしてエッチング後に除去するという明確な目的のために形成されるマスクと、(b)デバイス内で機能を提供するが、その下の層をエッチングするためのマスクとして使用可能な層との間には違いがあることを理解すべきである。上記のシナリオでは、フォトレジストなどの層を物理的に堆積させ、フォトレジストを現像してマスクを形成し、残りの層がゲート電極となるようにマスクを使用して金属層をエッチングすることによって、ゲート電極はパターニングされる。しかしながら、他の層のいくつかは、その上の層をマスクとして使用してエッチングされる。例えば、活物質層は、いかなるフォトレジスト層の必要性又は堆積又はマスクの堆積無しでエッチングできる。後で除去されるマスクを堆積するのではなく、エッチストップ又はソース・ドレイン電極をマスクとして使用することができる。このように、「マスク」を使用するものの、この「マスク」は、堆積・除去される物理的に別の構成要素ではない。追加のマスクを使用しないことによって、フォトレジストの場合における、マスクの堆積、現像、除去が必要とされないので、基板のスループットを増加させることができる。
ソース・ドレイン電極及びエッチストップをマスクとして利用することによって、追加のマスクを堆積・除去することなく、活性層をエッチングすることができる。追加のマスクを使用することなく、従来の方法におけるいくつかの処理ステップは陳腐化するかもしれない。より少ないマスクを使用することにより、基板のスループットを増加させることができる。より少ないマスクの利用の利点に加えて、ウェットエッチングと、ドライ又はプラズマエッチングの両方がTFTの製造に利用できる。ウェットエッチングの選択性とドライ又はプラズマエッチングの選択性は、技術者にとって有利なように使用することができ、これによってデバイスの個々の層を本質的にマスクとして使用することができ、別々のマスクを堆積・除去する必要がなくなる。したがって、少ないマスクを使用することができ、基板のスループットが増加させることができる。
上記は本発明の実施形態を対象としているが、本発明の他の及び更なる実施形態は本発明の基本的範囲を逸脱することなく創作することができ、その範囲は以下の特許請求の範囲に基づいて定められる。

Claims (12)

  1. 薄膜トランジスタの形成方法であって、
    第1マスクを使用して基板上にゲート電極を堆積しパターニングする工程と、
    前記ゲート電極上にゲート誘電体層を堆積させる工程と、
    前記ゲート誘電体層上に半導体活性層を堆積させる工程であって、前記半導体活性層は、酸素、窒素、及び、亜鉛、インジウム、カドミウム、ガリウム、及びスズからなる群から選択される1以上の元素を含む工程と、
    前記活性層上にエッチストップ層を堆積させる工程と、
    前記エッチストップ層上に第2マスクを形成する工程と、
    前記エッチストップ層をエッチングし、これによって前記薄膜トランジスタのデバイス部のパターニングされたエッチストップ層を形成し、前記薄膜トランジスタのゲートコンタクト部から前記エッチストップ層を除去し、これによって前記半導体活性層を露出させる工程と、
    前記第2マスクを除去して、これによって前記パターニングされたエッチストップ層を露出させる工程と、
    前記パターニングされたエッチストップ層及び前記半導体活性層の上に金属層を堆積させる工程と、
    前記薄膜トランジスタの前記デバイス部で前記金属層上に第3マスクを形成する工程と、
    前記金属層をエッチングして、これによって前記デバイス部にソース電極及びドレイン電極を画定し、前記ゲートコンタクト部から前記金属層を除去する工程と、
    前記第3マスクを除去する工程と、
    前記第3マスクを除去後、前記ソース電極及び前記ドレイン電極をマスクとして用いて前記半導体活性層をエッチングし、これによって前記ゲートコンタクト部から前記半導体活性層を除去し、前記ゲートコンタクト部内で前記ゲート誘電体層を露出させる工程と、
    第4マスクを使用して前記ゲート誘電体層をエッチングし、これによって前記ゲートコンタクト部内で前記ゲート電極を露出させる工程を含む方法。
  2. 前記金属層及び前記半導体活性層は、プラズマエッチングプロセスを用いてエッチングされる請求項1記載の方法。
  3. 前記活性層をエッチングする工程は、第5マスクを堆積・除去することなく、前記ソース電極、前記ドレイン電極、及び前記パターニングされたエッチストップ層をまとめてマスクとして使用する工程を含む請求項2記載の方法。
  4. 前記半導体活性層は、ウェットエッチングプロセスを用いてエッチングされ、前記金属層は、プラズマエッチングプロセスを用いてエッチングされる請求項1記載の方法。
  5. 前記半導体活性層及び前記金属層は、ウェットエッチングプロセスを用いてエッチングされる請求項1記載の方法。
  6. 薄膜トランジスタの形成方法であって、
    第1マスクを使用して基板上にゲート電極を堆積しパターニングする工程と、
    前記ゲート電極上にゲート誘電体層を堆積させる工程と、
    前記ゲート誘電体層上に半導体活性層を堆積させる工程であって、前記半導体活性層は、酸素、窒素、及び、亜鉛、インジウム、カドミウム、ガリウム、及びスズからなる群から選択される1以上の元素を含む工程と、
    第2マスクを使用して前記半導体活性層をパターニングし、これによって前記薄膜トランジスタのデバイス部内にアクティブチャネルを形成し、前記薄膜トランジスタのゲートコンタクト部から前記半導体活性層を除去し、前記ゲートコンタクト部内の前記ゲート誘電体層を露出させる工程と、
    前記デバイス部内の前記アクティブチャネル上と、前記ゲートコンタクト部内の前記ゲート誘電体層上に、エッチストップ層を堆積させる工程と、
    第3マスクを使用して前記エッチストップ層をエッチングし、これによって前記デバイス部内にパターニングされたエッチストップ層を形成し、前記ゲートコンタクト部内で前記エッチストップ層及び前記ゲート誘電体層を通してエッチングし、これによって前記ゲートコンタクト部内の前記ゲート電極を露出させる工程と、
    前記パターニングされたエッチストップ層、前記半導体活性層、及び前記ゲートコンタクト部の上に金属層を堆積させる工程と、
    第4マスクを使用して前記金属層をエッチングして、これによって前記デバイス部にソース電極及びドレイン電極を画定し、前記ゲートコンタクト部に金属コンタクトを形成する工程を含む方法。
  7. 前記金属層及び前記半導体活性層は、プラズマエッチングプロセスを用いてエッチングされる請求項6記載の方法。
  8. 前記半導体活性層は、ウェットエッチングプロセスを用いてエッチングされ、前記金属層は、プラズマエッチングプロセスを用いてエッチングされる請求項6記載の方法。
  9. 前記半導体活性層及び前記金属層は、ウェットエッチングプロセスを用いてエッチングされる請求項6記載の方法。
  10. 薄膜トランジスタの形成方法であって、
    第1マスクを使用して基板上にゲート電極を堆積しパターニングする工程と、
    前記ゲート電極上にゲート誘電体層を堆積させる工程と、
    前記ゲート誘電体層上に半導体活性層を堆積させる工程であって、前記半導体活性層は、酸素、窒素、及び、亜鉛、インジウム、カドミウム、ガリウム、及びスズからなる群から選択される1以上の元素を含む工程と、
    前記活性層上にエッチストップ層を堆積させる工程と、
    第2マスクを使用して前記エッチストップ層をエッチングし、これによって前記薄膜トランジスタのデバイス部のパターニングされたエッチストップ層を形成し、前記薄膜トランジスタのゲートコンタクト部から前記エッチストップ層を除去し、これによって前記半導体活性層を露出させる工程と、
    前記パターニングされたエッチストップ層をマスクとして使用して、前記半導体活性層をエッチングし、これによって前記ゲートコンタクト部内で前記ゲート誘電体層を露出させ、アクティブチャネルを形成する工程と、
    前記デバイス部及び前記ゲートコンタクト部の上にパッシベーション層を堆積させる工程と、
    第3マスクを使用して前記パッシベーション層及び前記パターニングされたエッチストップ層を通してエッチングし、これによって前記デバイス部内で前記アクティブチャネルを露出させる工程と、前記ゲートコンタクト部内で前記パッシベーション層及び前記ゲート誘電体層を通してエッチングし、これによって前記ゲート電極を露出させる工程と、
    前記パターニングされたエッチストップ層及び前記半導体活性層の上に金属層を堆積させる工程と、
    第4マスクを使用して前記金属層をエッチングし、これによって前記デバイス部にソース電極及びドレイン電極を、前記ゲートコンタクト部内に金属コンタクトを画定する工程を含み、前記金属層及び前記半導体活性層は、プラズマエッチングプロセスを用いてエッチングされる方法。
  11. 薄膜トランジスタの形成方法であって、
    第1マスクを使用して基板上にゲート電極を堆積しパターニングする工程と、
    前記ゲート電極上にゲート誘電体層を堆積させる工程と、
    前記ゲート誘電体層上に半導体活性層を堆積させる工程であって、前記半導体活性層は、酸素、窒素、及び、亜鉛、インジウム、カドミウム、ガリウム、及びスズからなる群から選択される1以上の元素を含む工程と、
    前記活性層上に第1組成を有する第1金属層を堆積する工程と、
    前記第1金属層上に前記第1組成とは異なる第2組成を有する第2金属層を堆積させる工程と、
    第2マスクを使用して前記第2金属層をエッチングし、これによって前記薄膜トランジスタのデバイス部上に1以上のエッチストップを形成すると共に、前記薄膜トランジスタのゲートコンタクト部から前記第2金属層を除去する工程と、
    前記エッチングされた第2金属層上に第3マスクを形成する工程と、
    前記第1金属層をエッチングし、これによって前記ゲートコンタクト部から前記第1金属層を除去し、前記デバイス部上にエッチングされた第1金属層を形成する工程と、
    前記半導体活性層をエッチングし、これによって前記デバイス部内にアクティブチャネルを形成し、前記ゲートコンタクト部から前記半導体活性層を除去する工程と、
    前記エッチングされた第1金属層をエッチングし、これによってソース・ドレイン電極を形成する工程を含む方法。
  12. 前記第2金属層をエッチングする工程は、ウェットエッチングを含む請求項11記載の方法。
JP2012530945A 2009-09-24 2010-09-17 ソース・ドレイン金属エッチングのためのウェットプロセスを用いた金属酸化物又は金属酸窒化物tftの製造方法 Active JP5889791B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US24546309P 2009-09-24 2009-09-24
US61/245,463 2009-09-24
PCT/US2010/049239 WO2011037829A2 (en) 2009-09-24 2010-09-17 Methods of fabricating metal oxide or metal oxynitride tfts using wet process for source-drain metal etch

Publications (3)

Publication Number Publication Date
JP2013506294A JP2013506294A (ja) 2013-02-21
JP2013506294A5 JP2013506294A5 (ja) 2013-11-07
JP5889791B2 true JP5889791B2 (ja) 2016-03-22

Family

ID=43756953

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012530945A Active JP5889791B2 (ja) 2009-09-24 2010-09-17 ソース・ドレイン金属エッチングのためのウェットプロセスを用いた金属酸化物又は金属酸窒化物tftの製造方法

Country Status (6)

Country Link
US (2) US7988470B2 (ja)
JP (1) JP5889791B2 (ja)
KR (1) KR101733718B1 (ja)
CN (1) CN102640294B (ja)
TW (1) TWI529810B (ja)
WO (1) WO2011037829A2 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009117438A2 (en) * 2008-03-20 2009-09-24 Applied Materials, Inc. Process to make metal oxide thin film transistor array with etch stopping layer
CN102640294B (zh) * 2009-09-24 2014-12-17 应用材料公司 将湿式处理用于源极-漏极金属蚀刻从而制造金属氧化物或金属氮氧化物tft的方法
KR20120045178A (ko) * 2010-10-29 2012-05-09 삼성전자주식회사 박막 트랜지스터 및 이의 제조 방법
JP6064353B2 (ja) * 2011-09-27 2017-01-25 凸版印刷株式会社 薄膜トランジスタの製造方法
KR101506303B1 (ko) 2011-09-29 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
TWI515910B (zh) 2011-12-22 2016-01-01 群創光電股份有限公司 薄膜電晶體基板與其製作方法、顯示器
CN102651340B (zh) 2011-12-31 2014-11-19 京东方科技集团股份有限公司 一种tft阵列基板的制造方法
KR20130092848A (ko) 2012-02-13 2013-08-21 삼성전자주식회사 박막 트랜지스터 및 이를 채용한 디스플레이 패널
US8841665B2 (en) * 2012-04-06 2014-09-23 Electronics And Telecommunications Research Institute Method for manufacturing oxide thin film transistor
KR101975929B1 (ko) 2012-06-29 2019-05-09 삼성전자주식회사 질산화물 채널층을 구비한 트랜지스터 및 그 제조방법
TWI613813B (zh) 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
WO2014109830A1 (en) * 2013-01-08 2014-07-17 Applied Materials, Inc. Metal oxynitride based heterojunction field effect transistor
KR102079715B1 (ko) 2013-02-13 2020-02-20 삼성전자주식회사 박막 및 그 형성방법과 박막을 포함하는 반도체소자 및 그 제조방법
KR20150011702A (ko) * 2013-07-23 2015-02-02 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치, 및 박막 트랜지스터의 제조 방법
CN103500710B (zh) * 2013-10-11 2015-11-25 京东方科技集团股份有限公司 一种薄膜晶体管制作方法、薄膜晶体管及显示设备
CN103500764B (zh) * 2013-10-21 2016-03-30 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示器
CN103700625A (zh) * 2013-12-23 2014-04-02 京东方科技集团股份有限公司 一种阵列基板的制作方法、阵列基板及显示装置
CN104167448B (zh) * 2014-08-05 2017-06-30 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
TW201606861A (zh) * 2014-08-06 2016-02-16 中華映管股份有限公司 薄膜電晶體的製造方法
CN104795449B (zh) 2015-04-16 2016-04-27 京东方科技集团股份有限公司 薄膜晶体管及制作方法、阵列基板、显示装置
CN105632896B (zh) * 2016-01-28 2018-06-15 深圳市华星光电技术有限公司 制造薄膜晶体管的方法
CN106024908A (zh) * 2016-07-26 2016-10-12 京东方科技集团股份有限公司 一种薄膜晶体管制作方法和阵列基板制作方法
CN106206428A (zh) * 2016-09-05 2016-12-07 上海天马微电子有限公司 阵列基板及其制作方法、显示面板
WO2018111247A1 (en) 2016-12-13 2018-06-21 Intel Corporation Passivation dielectrics for oxide semiconductor thin film transistors
JP2019114609A (ja) * 2017-12-21 2019-07-11 日本放送協会 薄膜トランジスタおよびその製造方法
US10566428B2 (en) * 2018-01-29 2020-02-18 Raytheon Company Method for forming gate structures for group III-V field effect transistors
US10797166B2 (en) * 2018-04-03 2020-10-06 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Manufacturing method for IGZO active layer and oxide thin film transistor
CN109148303B (zh) * 2018-07-23 2020-04-10 深圳市华星光电半导体显示技术有限公司 薄膜晶体管的制备方法
US11616057B2 (en) 2019-03-27 2023-03-28 Intel Corporation IC including back-end-of-line (BEOL) transistors with crystalline channel material
CN111584424B (zh) * 2020-05-09 2023-11-28 Tcl华星光电技术有限公司 一种阵列基板制备方法
CN112309970B (zh) * 2020-10-30 2022-11-08 成都中电熊猫显示科技有限公司 阵列基板的制作方法以及阵列基板

Family Cites Families (118)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4331737A (en) * 1978-04-01 1982-05-25 Zaidan Hojin Handotai Kenkyu Shinkokai Oxynitride film and its manufacturing method
FR2579754B1 (fr) 1985-04-02 1987-07-31 Centre Nat Rech Scient Nitrures et oxynitrures utiles comme detecteurs selectifs de gaz reducteurs dans l'atmosphere, et dispositif de detection les contenant
US4769291A (en) * 1987-02-02 1988-09-06 The Boc Group, Inc. Transparent coatings by reactive sputtering
US4816082A (en) * 1987-08-19 1989-03-28 Energy Conversion Devices, Inc. Thin film solar cell including a spatially modulated intrinsic layer
FR2638527B1 (fr) * 1988-11-02 1991-02-01 Centre Nat Rech Scient Nitrure et oxynitrures de gallium utiles comme detecteurs selectifs de gaz reducteurs dans l'atmosphere, procede pour leur preparation, et dispositif de detection les contenant
JPH02240637A (ja) * 1989-03-15 1990-09-25 Matsushita Electric Ind Co Ltd 液晶画像表示装置の製造方法
CA2034118A1 (en) * 1990-02-09 1991-08-10 Nang Tri Tran Solid state radiation detector
JP2999280B2 (ja) * 1991-02-22 2000-01-17 キヤノン株式会社 光起電力素子
JP2994812B2 (ja) * 1991-09-26 1999-12-27 キヤノン株式会社 太陽電池
US5346601A (en) * 1993-05-11 1994-09-13 Andrew Barada Sputter coating collimator with integral reactive gas distribution
TW273067B (ja) 1993-10-04 1996-03-21 Tokyo Electron Co Ltd
JPH07131030A (ja) * 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JP3571785B2 (ja) * 1993-12-28 2004-09-29 キヤノン株式会社 堆積膜形成方法及び堆積膜形成装置
US5620523A (en) * 1994-04-11 1997-04-15 Canon Sales Co., Inc. Apparatus for forming film
US5522934A (en) * 1994-04-26 1996-06-04 Tokyo Electron Limited Plasma processing apparatus using vertical gas inlets one on top of another
US5668663A (en) 1994-05-05 1997-09-16 Donnelly Corporation Electrochromic mirrors and devices
US5700699A (en) 1995-03-16 1997-12-23 Lg Electronics Inc. Method for fabricating a polycrystal silicon thin film transistor
JP3306258B2 (ja) 1995-03-27 2002-07-24 三洋電機株式会社 半導体装置の製造方法
JP3169337B2 (ja) * 1995-05-30 2001-05-21 キヤノン株式会社 光起電力素子及びその製造方法
US6969635B2 (en) * 2000-12-07 2005-11-29 Reflectivity, Inc. Methods for depositing, releasing and packaging micro-electromechanical devices on wafer substrates
US5716480A (en) * 1995-07-13 1998-02-10 Canon Kabushiki Kaisha Photovoltaic device and method of manufacturing the same
US5668633A (en) * 1995-10-03 1997-09-16 General Electric Company Method and system for formulating a color match
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6153013A (en) * 1996-02-16 2000-11-28 Canon Kabushiki Kaisha Deposited-film-forming apparatus
US6180870B1 (en) * 1996-08-28 2001-01-30 Canon Kabushiki Kaisha Photovoltaic device
US6159763A (en) 1996-09-12 2000-12-12 Canon Kabushiki Kaisha Method and device for forming semiconductor thin film, and method and device for forming photovoltaic element
US5993594A (en) * 1996-09-30 1999-11-30 Lam Research Corporation Particle controlling method and apparatus for a plasma processing chamber
US6432203B1 (en) * 1997-03-17 2002-08-13 Applied Komatsu Technology, Inc. Heated and cooled vacuum chamber shield
US6238527B1 (en) * 1997-10-08 2001-05-29 Canon Kabushiki Kaisha Thin film forming apparatus and method of forming thin film of compound by using the same
JP4208281B2 (ja) * 1998-02-26 2009-01-14 キヤノン株式会社 積層型光起電力素子
JPH11340471A (ja) * 1998-05-25 1999-12-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW410478B (en) * 1998-05-29 2000-11-01 Lucent Technologies Inc Thin-film transistor monolithically integrated with an organic light-emitting diode
EP1100130B3 (en) * 1998-06-01 2008-10-29 Kaneka Corporation Silicon-base thin-film photoelectric device
US6488824B1 (en) 1998-11-06 2002-12-03 Raycom Technologies, Inc. Sputtering apparatus and process for high rate coatings
US7235810B1 (en) * 1998-12-03 2007-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US20020084455A1 (en) * 1999-03-30 2002-07-04 Jeffery T. Cheung Transparent and conductive zinc oxide film with low growth temperature
KR100590925B1 (ko) 1999-07-30 2006-06-19 비오이 하이디스 테크놀로지 주식회사 박막트랜지스터-액정표시장치의 제조방법
US6228236B1 (en) * 1999-10-22 2001-05-08 Applied Materials, Inc. Sputter magnetron having two rotation diameters
US6953947B2 (en) * 1999-12-31 2005-10-11 Lg Chem, Ltd. Organic thin film transistor
US6620719B1 (en) * 2000-03-31 2003-09-16 International Business Machines Corporation Method of forming ohmic contacts using a self doping layer for thin-film transistors
KR100679917B1 (ko) * 2000-09-09 2007-02-07 엘지.필립스 엘시디 주식회사 박막 트랜지스터 및 그 제조방법
WO2002043466A2 (en) * 2000-11-30 2002-06-06 North Carolina State University Non-thermionic sputter material transport device, methods of use, and materials produced thereby
JP2002252353A (ja) * 2001-02-26 2002-09-06 Hitachi Ltd 薄膜トランジスタおよびアクティブマトリクス型液晶表示装置
KR100491141B1 (ko) 2001-03-02 2005-05-24 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브매트릭스형 표시소자 및 그의 제조방법
US6943359B2 (en) * 2001-03-13 2005-09-13 University Of Utah Structured organic materials and devices using low-energy particle beams
US6740938B2 (en) * 2001-04-16 2004-05-25 Semiconductor Energy Laboratory Co., Ltd. Transistor provided with first and second gate electrodes with channel region therebetween
JP4560245B2 (ja) * 2001-06-29 2010-10-13 キヤノン株式会社 光起電力素子
US20030049464A1 (en) * 2001-09-04 2003-03-13 Afg Industries, Inc. Double silver low-emissivity and solar control coatings
US20030207093A1 (en) * 2001-12-03 2003-11-06 Toshio Tsuji Transparent conductive layer forming method, transparent conductive layer formed by the method, and material comprising the layer
US6825134B2 (en) * 2002-03-26 2004-11-30 Applied Materials, Inc. Deposition of film layers by alternately pulsing a precursor and high frequency power in a continuous gas flow
JP3926800B2 (ja) * 2002-04-09 2007-06-06 株式会社カネカ タンデム型薄膜光電変換装置の製造方法
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) * 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
SG130013A1 (en) * 2002-07-25 2007-03-20 Semiconductor Energy Lab Method of fabricating light emitting device
US7264741B2 (en) * 2002-12-31 2007-09-04 Cardinal Cg Company Coater having substrate cleaning device and coating deposition methods employing such coater
JP2004363560A (ja) * 2003-05-09 2004-12-24 Seiko Epson Corp 基板、デバイス、デバイス製造方法、アクティブマトリクス基板の製造方法及び電気光学装置並びに電子機器
WO2004102677A1 (ja) * 2003-05-13 2004-11-25 Asahi Glass Company, Limited 太陽電池用透明導電性基板およびその製造方法
TWI222753B (en) * 2003-05-20 2004-10-21 Au Optronics Corp Method for forming a thin film transistor of an organic light emitting display
JP4344270B2 (ja) 2003-05-30 2009-10-14 セイコーエプソン株式会社 液晶表示装置の製造方法
KR100936908B1 (ko) * 2003-07-18 2010-01-18 삼성전자주식회사 전계발광 디바이스의 박막 트랜지스터, 이를 이용한전계발광 디바이스 및 이의 제조 방법
US20050017244A1 (en) * 2003-07-25 2005-01-27 Randy Hoffman Semiconductor device
US7816863B2 (en) * 2003-09-12 2010-10-19 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method for manufacturing the same
US7520790B2 (en) * 2003-09-19 2009-04-21 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of display device
JP4823478B2 (ja) * 2003-09-19 2011-11-24 株式会社半導体エネルギー研究所 発光装置の作製方法
TWI224868B (en) 2003-10-07 2004-12-01 Ind Tech Res Inst Method of forming poly-silicon thin film transistor
US7026713B2 (en) * 2003-12-17 2006-04-11 Hewlett-Packard Development Company, L.P. Transistor device having a delafossite material
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP1737044B1 (en) * 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7122398B1 (en) * 2004-03-25 2006-10-17 Nanosolar, Inc. Manufacturing of optoelectronic devices
JP4461873B2 (ja) * 2004-03-29 2010-05-12 カシオ計算機株式会社 亜鉛酸化物の加工方法および薄膜トランジスタの製造方法
US8083853B2 (en) * 2004-05-12 2011-12-27 Applied Materials, Inc. Plasma uniformity control by gas diffuser hole design
US20050233092A1 (en) * 2004-04-20 2005-10-20 Applied Materials, Inc. Method of controlling the uniformity of PECVD-deposited thin films
US7125758B2 (en) * 2004-04-20 2006-10-24 Applied Materials, Inc. Controlling the properties and uniformity of a silicon nitride film by controlling the film forming precursors
CN102097458B (zh) * 2004-06-04 2013-10-30 伊利诺伊大学评议会 用于制造并组装可印刷半导体元件的方法和设备
US7158208B2 (en) * 2004-06-30 2007-01-02 Asml Netherlands B.V. Lithographic apparatus and device manufacturing method
US20060011139A1 (en) * 2004-07-16 2006-01-19 Applied Materials, Inc. Heated substrate support for chemical vapor deposition
KR100721555B1 (ko) * 2004-08-13 2007-05-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
US7378286B2 (en) 2004-08-20 2008-05-27 Sharp Laboratories Of America, Inc. Semiconductive metal oxide thin film ferroelectric memory transistor
US7622338B2 (en) * 2004-08-31 2009-11-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
CN1293606C (zh) 2004-09-30 2007-01-03 浙江大学 两步法生长N-Al共掺杂p型ZnO晶体薄膜的方法
US7382421B2 (en) * 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
BRPI0517568B8 (pt) * 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7309895B2 (en) 2005-01-25 2007-12-18 Hewlett-Packard Development Company, L.P. Semiconductor device
US7381586B2 (en) 2005-06-16 2008-06-03 Industrial Technology Research Institute Methods for manufacturing thin film transistors that include selectively forming an active channel layer from a solution
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7628896B2 (en) * 2005-07-05 2009-12-08 Guardian Industries Corp. Coated article with transparent conductive oxide film doped to adjust Fermi level, and method of making same
US7829471B2 (en) * 2005-07-29 2010-11-09 Applied Materials, Inc. Cluster tool and method for process integration in manufacturing of a photomask
US20070030569A1 (en) * 2005-08-04 2007-02-08 Guardian Industries Corp. Broad band antireflection coating and method of making same
JP4968660B2 (ja) * 2005-08-24 2012-07-04 スタンレー電気株式会社 ZnO系化合物半導体結晶の製造方法、及び、ZnO系化合物半導体基板
KR100729043B1 (ko) * 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
US20070068571A1 (en) * 2005-09-29 2007-03-29 Terra Solar Global Shunt Passivation Method for Amorphous Silicon Thin Film Photovoltaic Modules
KR100785038B1 (ko) 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ZnO계 TFT
JP2007294709A (ja) 2006-04-26 2007-11-08 Epson Imaging Devices Corp 電気光学装置、電子機器、および電気光学装置の製造方法
JP4946156B2 (ja) * 2006-05-01 2012-06-06 富士ゼロックス株式会社 半導体膜及びその製造方法、並びに、該半導体膜を用いた受光素子、電子写真用感光体、プロセスカートリッジ、画像形成装置
US20090023959A1 (en) * 2006-06-16 2009-01-22 D Amore Michael B Process for making dibutyl ethers from dry 1-butanol
KR101232062B1 (ko) * 2007-01-12 2013-02-12 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
KR101340514B1 (ko) * 2007-01-24 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
KR100982395B1 (ko) * 2007-04-25 2010-09-14 주식회사 엘지화학 박막 트랜지스터 및 이의 제조방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
US7927713B2 (en) * 2007-04-27 2011-04-19 Applied Materials, Inc. Thin film semiconductor material produced through reactive sputtering of zinc target using nitrogen gases
JP5215589B2 (ja) * 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
US20080308411A1 (en) 2007-05-25 2008-12-18 Energy Photovoltaics, Inc. Method and process for deposition of textured zinc oxide thin films
JP5241143B2 (ja) * 2007-05-30 2013-07-17 キヤノン株式会社 電界効果型トランジスタ
US8372250B2 (en) * 2007-07-23 2013-02-12 National Science And Technology Development Agency Gas-timing method for depositing oxynitride films by reactive R.F. magnetron sputtering
EP2183780A4 (en) * 2007-08-02 2010-07-28 Applied Materials Inc THIN FILM TRANSISTORS USING THIN FILM SEMICONDUCTOR MATERIALS
US20090212287A1 (en) * 2007-10-30 2009-08-27 Ignis Innovation Inc. Thin film transistor and method for forming the same
US8980066B2 (en) * 2008-03-14 2015-03-17 Applied Materials, Inc. Thin film metal oxynitride semiconductors
WO2009117438A2 (en) * 2008-03-20 2009-09-24 Applied Materials, Inc. Process to make metal oxide thin film transistor array with etch stopping layer
US7879698B2 (en) * 2008-03-24 2011-02-01 Applied Materials, Inc. Integrated process system and process sequence for production of thin film transistor arrays using doped or compounded metal oxide semiconductor
US8258511B2 (en) * 2008-07-02 2012-09-04 Applied Materials, Inc. Thin film transistors using multiple active channel layers
EP2184783B1 (en) * 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
US8436350B2 (en) * 2009-01-30 2013-05-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device using an oxide semiconductor with a plurality of metal clusters
TWI489628B (zh) * 2009-04-02 2015-06-21 Semiconductor Energy Lab 半導體裝置和其製造方法
CN102640294B (zh) * 2009-09-24 2014-12-17 应用材料公司 将湿式处理用于源极-漏极金属蚀刻从而制造金属氧化物或金属氮氧化物tft的方法

Also Published As

Publication number Publication date
TW201133643A (en) 2011-10-01
TWI529810B (zh) 2016-04-11
CN102640294A (zh) 2012-08-15
US20110070691A1 (en) 2011-03-24
US20110266537A1 (en) 2011-11-03
WO2011037829A3 (en) 2011-06-23
US7988470B2 (en) 2011-08-02
JP2013506294A (ja) 2013-02-21
KR20120081165A (ko) 2012-07-18
US8298879B2 (en) 2012-10-30
WO2011037829A2 (en) 2011-03-31
KR101733718B1 (ko) 2017-05-10
CN102640294B (zh) 2014-12-17

Similar Documents

Publication Publication Date Title
JP5889791B2 (ja) ソース・ドレイン金属エッチングのためのウェットプロセスを用いた金属酸化物又は金属酸窒化物tftの製造方法
TWI415267B (zh) 製造具有蝕刻終止層之金屬氧化物薄膜電晶體陣列的製程
US7879698B2 (en) Integrated process system and process sequence for production of thin film transistor arrays using doped or compounded metal oxide semiconductor
US7910920B2 (en) Thin film transistor and method of forming the same
CN105097951B (zh) 用以制造高效能金属氧化物和金属氮氧化物薄膜晶体管的栅极介电层处理
JP6078063B2 (ja) 薄膜トランジスタデバイスの製造方法
US8728861B2 (en) Fabrication method for ZnO thin film transistors using etch-stop layer
US7888682B2 (en) Thin film transistor and method of manufacturing the same
US9666727B2 (en) Display device
WO2016029541A1 (zh) 薄膜晶体管及其的制备方法、阵列基板和显示装置
US8586406B1 (en) Method for forming an oxide thin film transistor
US9236451B2 (en) Method of fabricating array substrate using dry etching process of silicon nitride
WO2019051930A1 (zh) 薄膜晶体管及其制造方法、显示面板
US8647980B2 (en) Method of forming wiring and method of manufacturing semiconductor substrates
WO2018166018A1 (zh) 薄膜晶体管及其制造方法、显示面板
KR100611751B1 (ko) 박막트랜지스터의 제조 방법
KR20200034979A (ko) 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법
TWI443755B (zh) 薄膜電晶體結構及其製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130912

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130912

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140731

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140812

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20141110

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20141117

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20141205

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20141212

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150212

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150602

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150814

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160119

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160217

R150 Certificate of patent or registration of utility model

Ref document number: 5889791

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250