JP2019114609A

JP2019114609A - 薄膜トランジスタおよびその製造方法

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Publication number: JP2019114609A
Application number: JP2017245318A
Authority: JP
Inventors: 達哉武井; Tatsuya Takei; 博史辻; Hiroshi Tsuji; 充中田; Mitsuru Nakada
Original assignee: Nippon Hoso Kyokai NHK; Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 2017-12-21
Filing date: 2017-12-21
Publication date: 2019-07-11

Abstract

【課題】酸窒化亜鉛を半導体層に用いた薄膜トランジスタにおいて、高い移動度を保ちつつ、電気的特性の安定性を向上させうる薄膜トランジスタおよびその製造方法を提供する。【解決手段】基板１上に、少なくとも、ゲート電極２、ゲート絶縁膜３、酸化物半導体層４、およびソース電極５とドレイン電極６を積層した構成とされ、酸化物半導体層４は、少なくともＺｎ、Ｏ、Ｎ、およびＩｎを含む半導体を材料として用い、前記酸化物半導体層４に含まれるＩｎの該酸化物半導体層４全体に対する割合が、１．５ａｔｏｍｉｃ％以上、かつ４．８ａｔｏｍｉｃ％以下に設定されている。【選択図】図１

Description

本発明は、例えば、ディスプレイ駆動素子などに用いられる薄膜トランジスタに関し、詳しくは酸化物半導体として酸窒化亜鉛を含む薄膜トランジスタおよびその製造方法に関するものである。

近年、ディスプレイ駆動素子等に活用することを目的とした薄膜トランジスタ（以下、ＴＦＴ（Thin-Film Transistor）と称することもある）として、インジウム、ガリウム
および亜鉛を含む酸化物半導体（酸化インジウムガリウム亜鉛）（In-Ga-Zn-O）等の酸化物半導体をチャネル（活性層）に用いたものが注目されている。In-Ga-Zn-Oを用いたＴＦＴ（以下、ＩＧＺＯ−ＴＦＴ）（下記非特許文献１を参照）は、アモルファスシリコンＴＦＴに比べて10倍以上も高い移動度（〜10 cm²/Vs）を示す。

今日では、大面積・高精細のディスプレイに適用するため、ＩＧＺＯ−ＴＦＴよりもさらに高い移動度を有するＴＦＴの検討がなされている。例えば、酸窒化亜鉛（Ｚｎ-Ｏ-Ｎ）を用いたＴＦＴ（以下、ＺｎＯＮ−ＴＦＴ）は、ＩＧＺＯ−ＴＦＴよりも高い移動度を示すことが知られている（下記非特許文献２を参照）。

Ｋ．Ｎｏｍｕｒａｅｔａｌ.，Ｎａｔｕｒｅｖｏｌ．４３２，ｐ．４８８（２００４）Ｍ．Ｒｙｕｅｔａｌ.，ＩＥＤＭＴｅｃｈ．Ｄｉｇ．ｖｏｌ．４３２，ｐ．５．６．１（２０１２）

しかしながら、上述したように高い移動度を示すＺｎＯＮ−ＴＦＴは、電気的な特性が不安定であり、その経時的な変化が生じやすく、高い移動度を保ちつつ、電気的特性の経時的変化が小さい、ＺｎＯＮ−ＴＦＴの出現が望まれていた。
本発明は上記事情に鑑みなされたものであり、主成分として酸窒化亜鉛を半導体層に用いた薄膜トランジスタにおいて、高い移動度を保ちつつ、電気的特性の安定性を向上させうる薄膜トランジスタおよびその製造方法を提供することを目的とするものである。

上記のような目的を達成するために、
本発明の薄膜トランジスタは、
活性層としての酸化物半導体層として、少なくともＺｎ、Ｏ、Ｎ、およびＩｎを含む半導体を材料として用い、
前記酸化物半導体層に含まれるＩｎの該酸化物半導体層全体に対する割合が、１．５ａｔｏｍｉｃ％以上、かつ４．８ａｔｏｍｉｃ％以下であることを特徴とするものである。

また、本発明の薄膜トランジスタは、
基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、前記酸化物半導体層、およびソース・ドレイン電極を有する構成とすることができる。

また、本発明の薄膜トランジスタの製造方法は、基板の一方の面上に、少なくとも、ゲ
ート電極、ゲート絶縁膜、酸化物半導体層、およびソース・ドレイン電極をこの順に形成し、
前記酸化物半導体層はスパッタリングを用いて、Ｚｎ、Ｏ、Ｎ、およびＩｎを含む半導体を材料とすることにより形成され、
前記スパッタリングは、Ｉｎのスパッタターゲットに第１の電力を印加するとともにＺｎのスパッタターゲットに第２の電力を印加し、
前記Ｉｎのスパッタターゲットに印加する該第１の電力は、前記酸化物半導体層に含まれるＩｎの該酸化物半導体層全体に対する割合が、１．５ａｔｏｍｉｃ％以上、かつ４．８ａｔｏｍｉｃ％以下となる値に調整することを特徴とするものである。
ここで、「第１の電力」および「第２の電力」とは、ＤＣ電力あるいはＲＦ電力等の電力の種類を称し、第１の電力および第２の電力が異種であっても同種であっても良い。例えば、第１の電力をＤＣ電力、第２の電力をＲＦ電力とすることができる。

酸窒化亜鉛を酸化物半導体層に用いた薄膜トランジスタにおいて、インジウムが添加された酸窒化亜鉛全体に対してのＩｎの添加量が増えるにつれて移動度が増加するが、本願発明者等の測定、考察によれば、Ｉｎの添加量が所定値を超えると移動度が減少する。
Ｉｎの添加量が所定値を超えると移動度が減少するのは、酸化物半導体層の全体の原子数に対するＩｎの原子数に応じてキャリアの散乱も増加し、所定値からは、キャリアの散乱による効果の方が大きくなってしまうことが考えられる。

また、ドレイン電圧が所定の電圧値のときに、ドレイン電流が所定の電流値となるときのゲート電圧で定義されるしきい値電圧の変化（ΔＶ_ｔｈ）は、Ｉｎを添加することでその値を小さくすることが可能となる。しかし、このしきい値電圧の変化（ΔＶ_ｔｈ）もＩｎを添加し過ぎると、逆に大きくなり過ぎてしまう。なお、上記所定の電圧値としては、例えば1V、上記所定の電流値としては、例えば10^-7Aとする。

本発明者等の測定の結果、Ｉｎの添加量に対して、1.5ａｔｏｍｉｃ％以上、かつ4.8ａｔｏｍｉｃ％以下とすることにより、高い移動度を維持しつつ経年的な電気的な安定性を得られることが見出されたので、本発明の薄膜トランジスタにおいては、酸化物半導体層全体原子数に対するＩｎの原子数を1.5ａｔｏｍｉｃ％以上、かつ4.8ａｔｏｍｉｃ％以下に設定している。
したがって、本発明の薄膜トランジスタおよびその製造方法によれば、高い移動度を維持しつつ、経年的な電気的特性の安定化を図ることができる。

本発明の実施形態に係る薄膜トランジスタの断面構造を示すものである。本発明の実施例１に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力５Ｗ）を示すグラフである。本発明の実施例２に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力８Ｗ）を示すグラフである。本発明の実施例３に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力１０Ｗ）を示すグラフである。本発明の実施例４に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力１２Ｗ）を示すグラフである。本発明の実施例５に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力１５Ｗ）を示すグラフである。本発明の実施例６に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力２０Ｗ）を示すグラフである。本発明の実施例７に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力３０Ｗ）を示すグラフである。本発明の実施例８に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力５０Ｗ）を示すグラフである。比較例に係る薄膜トランジスタのゲート電圧―ドレイン電流特性（ＤＣスパッタターゲット電力０Ｗ）を示すグラフである。薄膜トランジスタのしきい値電圧変化（ΔＶ_ｔｈ）の、Ｉｎスパッタターゲットに加えたＤＣ電力に対する依存性を示すグラフである。薄膜トランジスタの移動度の、Ｉｎスパッタターゲットに加えたＤＣ電力に対する依存性を示すグラフである。

以下、本発明の実施形態に係る薄膜トランジスタを図面を用いて説明する。
図１は本実施形態に係る薄膜トランジスタの構造を示すものである。
本発明の薄膜トランジスタ（以下、ＴＦＴと称する）は、まず、基板１の上にゲート電極２およびゲート絶縁膜３を順次形成し、次に、半導体層（インジウムを添加した酸窒化亜鉛層）（活性層）４を形成し、その上にソース電極５およびドレイン電極６を形成してなる。

本実施形態に係るＴＦＴは、薄膜トランジスタの基板１について、種々の材質のものを用いることができ、シリコン基板、ガラス基板、プラスチック基板等、用途に応じて選択することができる。

本実施形態に係る薄膜トランジスタは、図１に示すようにボトムゲート型であり、かつトップコンタクト型であるが、本発明を適用し得るＴＦＴのタイプとしては、この構造に限られるものではない。例えばゲート電極の下側にゲート絶縁膜と半導体層を順に備えたトップゲート型のＴＦＴ、あるいは、ソース電極とドレイン電極が半導体層の下側に配されるボトムコンタクト型のＴＦＴでもよい。

上記基板１としては、種々の材質のものを用いることができ、シリコン、ガラスあるいはプラスチック樹脂等から構成されるが、フレキシブルなプラスチックフィルムで構成することにより、フレキシブルなディスプレイ（例えば有機ELディスプレイ）を形成することが可能である。
プラスチックフィルムとしては、たとえばＰＥＴ、ＰＥＮ、ポリイミド等を用いたものが挙げられる。

上記ゲート電極２およびゲート絶縁膜３の構成材料として種々の周知の材料を用いることができる。
ゲート電極２としては、例えば、電気抵抗率の低いＡｌやＣｕの金属、耐熱性の高いＭｏ、Ｃｒ、Ｔｉ等の高融点金属、さらには、これら金属の合金を用いることができる。なお、ゲート電極２は、フォトリソグラフィー法（紫外線露光による微細加工技術）等を用いて、必要な大きさ、形状に、パターニングされている。
また、ゲート絶縁膜３としては、シリコン酸化膜、シリコン窒化膜、さらにはシリコン酸窒化膜等が代表的に例示される。
その他に、Ａｌ₂Ｏ₃やＹ₂Ｏ₃等の酸化物や、これらを積層したものを用いることもできる。

上記半導体層（活性層）４は、Ｚｎ、Ｏ、Ｎ、およびＩｎで構成される、Ｉｎを添加した酸窒化物からなり、上記Ｚｎ、Ｏ、Ｎ、およびＩｎの原子数の合計に対する各金属元素の原子数の比が下記式（１）〜（４）を全て満足するものであることが好ましい。なお、下記式（１）〜（４）において、Ｚｎ、Ｏ、Ｎ、およびＩｎは、各々、Ｚｎ、Ｏ、Ｎ、お
よびＩｎの原子数を表す。
０．４０ ≦Ｚｎ／（Ｚｎ＋Ｏ＋Ｎ＋Ｉｎ）≦０．８０・・・（１）
０．０１ ≦Ｏ／（Ｚｎ＋Ｏ＋Ｎ＋Ｉｎ）≦０．５０・・・（２）
０．１０ ≦Ｎ／（Ｚｎ＋Ｏ＋Ｎ＋Ｉｎ）≦０．５０・・・（３）
０．０１５ ≦Ｉｎ／（Ｚｎ＋Ｏ＋Ｎ＋Ｉｎ）≦０．０４８・・・（４）

Ｉｎは電気伝導性の向上に寄与する元素である。上記式（４）で示すＩｎの原子数比が大きくなるほど、半導体層４の導電性が増加するため電界効果移動度は増加する。したがって、上記Ｉｎの原子数比は０．０１５以上とする必要がある。

しかしながら、Ｉｎ原子数比が大き過ぎると、キャリア密度が増加しすぎて、移動度の低下を招くとともに、しきい値電圧が低下し、経年的な電気的特性の安定化等に問題が生じるため、０．０４８以下とする必要がある。

次に、本発明の実施形態に係る薄膜トランジスタの製造方法を図１を参照して説明する。
本実施形態の製造方法においては、まず、ガラスや樹脂等からなる基板１を洗浄し、基板１の表面にバリア層や平坦化層（無機薄膜や有機薄膜）を形成し（図示せず）、その後、ゲート電極２を積層し、必要な形状にパターニングする。なお、微細形状をパターニングするには、フォトリソグラフィー法（紫外線露光による微細加工技術）を用いる。

次に、ゲート電極２上および基板１（ゲート電極２が形成されていない領域）上にゲート絶縁膜３を形成する。ゲート絶縁膜３としては、シリコン酸化膜（SiO₂）を、例えば１００ｎｍの厚みに形成したものを用いる。成膜は化学気相成長法やスパッタリング法を用いる。勿論、有機材料を用いて成膜することもできる。

続いて、Ｉｎを添加した酸窒化亜鉛からなる半導体層４をスパッタリングを用いて形成する。

次に、ソース電極５およびドレイン電極６を、スパッタリング等を用いて形成する。なお、半導体層４上にエッチングストップ層を導入すれば半導体特性の劣化を抑制することができるので好ましい。電極の材料としては、ITO、IZOなどの透明電極や、Al、Ag、Cr、Mo、Ti等の金属電極やこれらの合金を用いることができる。

なお、積層された積層体（基板１、ゲート電極２、ゲート絶縁膜３、酸化物半導体層４、ソース電極５およびドレイン電極６）の上表面に保護膜を形成することも可能である。

以下、本発明の実施例に係るＴＦＴについて、比較例との比較を行うことにより説明する。

＜サンプルの作成＞
まず、実施例に係るＴＦＴは、ゲート電極を兼ねた高ドープシリコン基板上にSiO₂熱酸化膜からなるゲート絶縁膜をシリコンの熱酸化により100nmの厚さに形成した。
そのゲート絶縁膜の上に、スパッタ装置により、ＺｎスパッタターゲットおよびＩｎスパッタターゲットを用い、共スパッタリングにより半導体層（活性層）を10nmの厚さに成膜した。
その際に、ＩｎスパッタターゲットにはＤＣ電力が印加されるようにし、ＤＣ電力の値を、０〜５０Ｗの範囲で変化させるようにした（ＤＣ電力の値を大きくするほど、半導体に添加されるＩｎの量が多くなる）。
ＤＣ電力の値を変化させる毎にＴＦＴの中間サンプルを作製した。

ＤＣ電力が５Ｗのときを実施例１の中間サンプル、ＤＣ電力が８Ｗのときを実施例２の中間サンプル、ＤＣ電力が１０Ｗのときを実施例３の中間サンプル、ＤＣ電力が１２Ｗのときを実施例４の中間サンプル、ＤＣ電力が１５Ｗのときを実施例５の中間サンプル、ＤＣ電力が２０Ｗのときを実施例６の中間サンプル、ＤＣ電力が３０Ｗのときを実施例７の中間サンプル、ＤＣ電力が５０Ｗのときを実施例８の中間サンプル、さらにスパッタを行わず、Ｉｎが添加されていない状態のものを比較例の中間サンプルとした。

上記実施例１〜８の中間サンプルおよび比較例の中間サンプルについて、ＲＢＳ分析を行った。
ＲＢＳ分析法（ラザフォード後方散乱分析法）を行った結果、実施例２の中間サンプルは、半導体中のＩｎの組成比が１．５ａｔｏｍｉｃ％であり、実施例４の中間サンプルは、半導体中のＩｎの組成比が３．１ａｔｏｍｉｃ％であり、実施例７の中間サンプルは、半導体中のＩｎの組成比が４．８ａｔｏｍｉｃ％との測定結果が得られた。

半導体層の成膜後、ホットプレートを用いて、大気中で２００℃、１時間の熱処理を実施した。その後、ソース電極とドレイン電極を形成し、ＴＦＴの本サンプルを作製した。作製したＴＦＴはボトムゲート−トップコンタクト構造であり、チャネル長は８０μｍ、チャネル幅は５２０μｍとなるように、上述した実施例１〜８の本サンプルおよび比較例の本サンプルを作製した。

＜サンプルの測定＞
これらの各サンプルにおける、ＴＦＴのゲート電圧−ドレイン電流特性の測定は、半導体パラメータアナライザを用い、ＴＦＴを作製した日、およびその日から２ヶ月後に相当する日において、互いに同様の測定を実施した。

[実施例１]
・半導体膜のスパッタ製膜条件
成膜時のガス流量：Ar/O₂/N₂=5/0.5/10 sccm
成膜時の圧力：0.6 Pa
半導体層（活性層）の厚さ：10nm
印加電力：RF100W（Ｚｎスパッタターゲット），
：DC5W（Ｉｎスパッタターゲット）
上記実施例１の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図２に示す。

[実施例２]
Ｉｎスパッタターゲットの印加電力をDC8Wとしたこと以外は、実施例１の場合と同様の条件で作製した。
上記実施例２の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図３に示す。[実施例３]
Ｉｎスパッタターゲットの印加電力をDC10Wとしたこと以外は、実施例１の場合と同様
の条件で作製した。
上記実施例３の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図４に示す。

[実施例４]
Ｉｎスパッタターゲットの印加電力をDC12Wとしたこと以外は、実施例１の場合と同様
の条件で作製した。
上記実施例４の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図５に示す。[実施例５]
Ｉｎスパッタターゲットの印加電力をDC15Wとしたこと以外は、実施例１の場合と同様
の条件で作製した。
上記実施例５の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図６に示す。

[実施例６]
Ｉｎスパッタターゲットの印加電力をDC20Wとしたこと以外は、実施例１の場合と同様
の条件で作製した。
上記実施例６の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図７に示す。[実施例７]
Ｉｎスパッタターゲットの印加電力をDC30Wとしたこと以外は、実施例１の場合と同様
の条件で作製した。
上記実施例７の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図８に示す。

[実施例８]
Ｉｎスパッタターゲットの印加電力をDC50Wとしたこと以外は、実施例１の場合と同様
の条件で作製した。
上記実施例８の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図９に示す。[比較例]
Ｉｎスパッタターゲットに電力を印加しなかったこと以外は、実施例１の場合と同様の条件で作製した。
上記比較例の条件で作製したＴＦＴのゲート電圧−ドレイン電流特性を図１０に示す。

図１１に、実施例１〜８および比較例に係るＴＦＴに関し、しきい値電圧変化（ΔＶ_ｔｈ）の、Ｉｎスパッタターゲットに加えたＤＣ電力に対する依存性を示す（横軸はＤＣパワー（ＤＣ電力（W）））の値であり、縦軸はしきい値電圧変化（ΔＶ_ｔｈ(V)）の値である。
ここで、しきい値電圧は、ドレイン電圧が1Vのときに、ドレイン電流が10^-7 Aとなるときのゲート電圧で定義し、しきい値電圧変化（ΔＶ_ｔｈ）は、ＴＦＴの作製日に測定したしきい値電圧と、２ヶ月後に相当する日に測定したしきい値電圧の差の絶対値により定義した。

図１１に示すように、しきい値電圧変化（ΔＶ_ｔｈ）の大きさは、Ｉｎの添加がない場合(ＤＣパワーが０Wの場合)に比べて、Ｉｎを添加することでその値を小さくすることが
でき、ＤＣパワーが１５Wの場合に、しきい値電圧変化が最小となっている。

この図１１から明らかなように、ＤＣパワーが０Wの場合よりもしきい値電圧変化（Δ
Ｖ_ｔｈ）の値が小さくなるのは、ＤＣパワーが５W以上、かつ３０W以下の場合である。

次に、図１２に、実施例１〜８および比較例に係るＴＦＴに関し、ＴＦＴの移動度の、Ｉｎスパッタターゲットに加えたＤＣ電力に対する依存性を示す（横軸はＤＣパワー（ＤＣ電力（W））の値であり、縦軸は移動度（ｃｍ^２/Ｖｓ）の値である）。

図１２に示すように、移動度の大きさは、Ｉｎスパッタターゲットに印加するＤＣ電力が大きくなる（ＤＣパワーが５W〜１２W）につれて、つまり、Ｉｎの添加量が増えるにつれて移動度が増加する。しかし、Ｉｎスパッタターゲットに印加するＤＣ電力がさらに大きくなる（ＤＣパワーが１５W以上）につれて、つまり、Ｉｎの添加量がさらに増えるに
つれて移動度が減少していることが明らかである。
許容できる移動度の最小値を１０（ｃｍ^２/Ｖｓ）とすると、ＤＣパワーは８W以上、かつ３０W以下の範囲となる。

前述したように、ＲＢＳ分析法により、ＤＣパワーが８Wおよび３０Wのときの酸化物半導体層中のＩｎの組成比は、それぞれ１．５ａｔｏｍｉｃ％（実施例２）および４．８ａｔｏｍｉｃ％（実施例７）となるから、結局、酸化物半導体層中のＩｎの組成比は、１．５ａｔｏｍｉｃ％以上、かつ４．８ａｔｏｍｉｃ％以下の範囲に設定すればよいことになる。

本発明の薄膜トランジスタおよびその製造方法によれば、酸化物半導体層中のＩｎの組成比を、１．５ａｔｏｍｉｃ％以上、かつ４．８ａｔｏｍｉｃ％以下に設定しているから、移動度を良好に維持しつつ、経年的な電気的特性の変化を抑制することができる。

本発明の薄膜トランジスタおよびその製造方法としては、上記実施形態に記載したものに限られるものではなく、その他の種々の態様の変更が可能である。
例えば、上記酸化物半導体層に含まれる元素としては、少なくとも、Ｚｎ、Ｏ、Ｎ、およびＩｎを含んでいればよく、その他の元素を微量含むことを排除するものではない。

また、本発明の薄膜トランジスタとしては、上記実施形態に限られるものではなく、実施形態において示す各層間に他の層を介在させる構成とすることも可能である。

また、上記実施形態においては、酸化物半導体層を形成する際に、共スパッタリング法を用い、ＩｎスパッタターゲットにはＤＣ電力を、ＺｎスパッタターゲットにはＲＦ電力を印加するようにしているが、本発明の薄膜トランジスタを形成する際には、必ずしもこの電力印加手法に限られるものではなく、何れも、他の電力印加手法を用いることが可能である。
また、上述した薄膜トランジスタを用いて表示駆動部を形成し、例えば、有機ELディスプレイ（OLED）やLCD等の種々の表示装置を形成することができる。

１基板
２ゲート電極
３ゲート絶縁膜
４酸化物半導体層
５ソース電極
６ドレイン電極

Claims

活性層としての酸化物半導体層として、少なくともＺｎ、Ｏ、Ｎ、およびＩｎを含む半導体を材料として用い、前記酸化物半導体層に含まれるＩｎの該酸化物半導体層全体に対する割合が、１．５ａｔｏｍｉｃ％以上、かつ４．８ａｔｏｍｉｃ％以下であることを特徴とする薄膜トランジスタ。
基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、前記酸化物半導体層、およびソース・ドレイン電極を有する構成とされていることを特徴とする請求項１記載の薄膜トランジスタ。
基板の一方の面上に、少なくとも、ゲート電極、ゲート絶縁膜、酸化物半導体層、およびソース・ドレイン電極をこの順に形成し、
前記酸化物半導体層はスパッタリングを用いて、Ｚｎ、Ｏ、Ｎ、およびＩｎを含む半導体を材料とすることにより形成され、
前記スパッタリングは、Ｉｎのスパッタターゲットに第１の電力を印加するとともにＺｎのスパッタターゲットに第２の電力を印加し、
前記Ｉｎのスパッタターゲットに印加する該第１の電力は、前記酸化物半導体層に含まれるＩｎの該酸化物半導体層全体に対する割合が、１．５ａｔｏｍｉｃ％以上、かつ４．８ａｔｏｍｉｃ％以下となる値に調整することを特徴とする薄膜トランジスタの製造方法。