KR101733718B1 - 소스 및 드레인 금속 식각을 위해 습식 프로세스를 이용하여 금속 산화물 또는 금속 산질화물 ｔｆｔ들을 제조하는 방법들 - Google Patents
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Abstract
본 발명은 일반적으로 박막 트랜지스터(TFT)들 및 TFT들을 제조하는 방법들에 관한 것이다. TFT의 활성 채널은 아연, 갈륨, 주석, 인듐 및 카드뮴으로 이루어진 그룹으로부터 선택되는 하나 또는 그 초과의 금속들을 포함할 수 있다. 활성 채널은 또한 질소 및 산소를 포함할 수 있다. 소스 및 드레인 전극 패터닝 동안 활성 채널을 보호하기 위해, 식각 정지층이 활성층 상에 증착될 수 있다. 이러한 식각 정지층은 활성 채널이 소스 및 드레인 전극들을 정의하는 데에 이용되는 플라즈마에 노출되는 것을 막는다. 식각 정지층 및, 소스 및 드레인 전극들은, 활성 채널에 대해 이용되는 활성 물질층을 습식 식각할 때 마스크로서 이용될 수 있다.
Description
본 발명에 있어서의 정부 권리
[0001] 본 발명은 ARL에 의해 수여된 계약 제 DAAD19-02-3-0001 호 하에서 미합중국 정부의 지원으로 이루어졌다. 미합중국 정부는 본 발명에 있어서 일정한 권리를 갖는다.
[0002] 본 발명의 실시예들은 일반적으로 박막 트랜지스터(TFT) 제조 방법에 관한 것이다.
[0003] TFT 어레이들에 대한 현재의 관심이 특히 높은데, 이는 이러한 디바이스들이 컴퓨터 및 텔레비전 평판들에 대해 종종 이용되는 종류의 액정 액티브 매트릭스 디스플레이(liquid crystal active matrix display; LCD)들에서 이용될 수 있기 때문이다. LCD들은 또한 백 라이팅(back lighting)을 위한 발광 다이오드(LED)들을 포함할 수 있다. 또한, 유기 발광 다이오드(OLED)들이 액티브 매트릭스 디스플레이들에 대해 이용되었으며, 이러한 OLED들은 디스플레이들의 액티비티(activity)를 다루기 위해 TFT들을 이용한다.
[0004] 활성 물질(active material)로서 비정질 실리콘으로 이루어진 TFT들은 평판 디스플레이 산업의 중요한 구성요소들이 되었다. 산업에서는 2개의 일반적인 타입들의 TFT들이 있다. 첫 번째 타입은, 게이트 전극이 소스 및 드레인 전극들 위에 위치되기 때문에 상부 게이트(top gate) TFT라 불린다. 두 번째 타입은, 게이트 전극이 소스 및 드레인 전극들 아래에 위치되기 때문에 저부 게이트(bottom gate) TFT라 불린다. 저부 게이트 TFT 구조에서, 소스 및 드레인 전극들은 활성 물질층 상에 배치된다.
[0005] 저부 게이트 TFT 내의 소스 및 드레인 전극들은, 활성 물질층 상에 금속층을 증착한 다음, 금속층을 식각하여 소스 및 드레인 전극들을 정의함으로써 제조될 수 있다. 식각하는 동안, 활성 물질층은 식각 케미스트리(etch chemistry)에 노출될 수 있다. 종종, 금속 산화물 또는 산질화물 반도체들은, 소스 및 드레인 금속들과 비교하여, 습식 케미스트리에 대해서는 보다 낮은 저항을 갖지만, 플라즈마 건식 케미스트리에 대해서는 높은 저항을 갖는다. 따라서, 반도체 채널층을 상당히 손상시키지 않으면서 습식 케미스트리를 이용하여 소스 및 드레인 금속 전극들을 식각하는 것이 과제(challenge)이다. 따라서, 소스 및 드레인 금속의 건식 식각이 종종 바람직하다. 하지만, 예를 들어 구리와 같이, 모든 금속들이 건식 플라즈마 식각을 통해 효과적으로 식각될 수 있는 것은 아니다. 원치않는 건식 또는 습식 식각 케미스트리에 활성 물질층이 노출되는 것을 막기 위해, 식각 정지부 또는 이중(dual) 금속층이 이용될 수 있다.
[0006] 식각 정지 저부 게이트 TFT는, 소스 및 드레인 전극들에 대해 이용되는 금속층과 활성 물질층 사이에 증착되는 식각 정지층(etch stop layer)을 갖는다. 식각 정지층은 블랭킷(blanket) 증착된 다음, 마스크를 이용하여 식각되며, 이에 따라 상기 식각 정지층의 남아있는 부분이 게이트 전극 상에 배치되게 된다. 이후, 금속층이 블랭킷 증착된 다음, 마스크를 이용하여 활성 물질층 및 금속층을 식각한다. 그런 다음, 마스크를 이용하여 금속층을 통해 식각함으로써, 소스 및 드레인 전극들이 정의된다. 따라서, 식각 정지 저부 게이트 TFT는 패터닝을 위해 (즉, 게이트 전극을 패터닝하고, 식각 정지부(etch stop)를 패터닝하고, 활성 물질층 및 금속층을 패터닝하고, 활성 물질층을 노출시키고 활성 채널을 형성하며, 그리고 소스 및 드레인 전극들을 정의하기 위해) 적어도 5개의 마스크들을 이용한다. 교차 유전체 컨택(cross-dielectric contact)이 형성된다면, 부가적인 마스크가 이용될 수 있다. 대조적으로, 식각 정지부들이 없는 저부 게이트 TFT들은 적어도 하나의 마스크를 덜 필요로 하며, 이에 따라 식각 정지 저부 게이트 TFT들의 성능이 더 나음에도 불구하고, 식각 정지부들이 없는 저부 게이트 TFT들이 바람직한 TFT가 되게 하였다.
[0007] 다중 금속층 구조에서, 상부 금속(top metal)은 거의 모든 건식 또는 습식 식각 케미스트리에 의해 식각될 수 있다. 활성 채널층 가까이의 금속층은, 상부 금속들을 식각하는 동안 활성 채널층 가까이의 금속층이 완전히 식각되지 않도록, 그리고 활성층을 손상시키지 않으면서 일정한 프로세스 조건하에서 활성 채널층 가까이의 금속층이 용이하게 식각될 수 있도록 선택된다. 예를 들어, Cu가 상부 금속으로서 선택될 수 있고, Mo가 반도체와 컨택하는 금속으로서 선택될 수 있다.
[0008] 따라서, 당업계에서는, 더 적은 마스크들을 이용하는 습식 금속 식각 케미스트리를 이용하여 식각 정지 저부 게이트 TFT를 제조하는 방법이 필요하다.
[0009] 본 발명은 일반적으로 TFT들 및 TFT들을 제조하는 방법들에 관한 것이다. TFT의 활성 채널은 아연, 갈륨, 주석, 인듐 및 카드뮴으로 이루어진 그룹으로부터 선택되는 하나 또는 그 초과의 금속들을 포함할 수 있다. 활성 채널은 또한 질소 및 산소를 포함할 수 있다. 소스 및 드레인 전극 패터닝 동안 활성 채널을 보호하기 위해, 식각 정지층이 활성층 상에 증착될 수 있다. 식각 정지층은 활성 채널이 소스 및 드레인 전극들을 정의하는 데에 이용되는 플라즈마에 노출되는 것을 막는다. 식각 정지층 및, 소스 및 드레인 전극들은, 활성 채널에 대해 이용되는 활성 물질층을 습식 또는 건식 식각할 때 마스크로서 이용될 수 있다.
[0010] 일 실시예에서, 박막 트랜지스터 형성 방법이 개시된다. 이 방법은 제 1 마스크를 이용하여 기판 상에 게이트 전극을 증착 및 패터닝하는 단계, 및 게이트 전극 상에 게이트 유전층을 증착하는 단계를 포함한다. 방법은 또한 게이트 유전층 상에 반도체 활성층을 증착하는 단계를 포함한다. 반도체 활성층은 산소, 질소, 그리고 아연, 인듐, 카드뮴, 갈륨 및 주석으로 이루어진 그룹으로부터 선택되는 하나 또는 그 초과의 엘리먼트들을 포함한다. 방법은 또한 활성층 상에 식각 정지층을 증착하는 단계, 식각 정지층 상에 제 2 마스크를 형성하는 단계, 및 박막 트랜지스터의 디바이스 부분의 패터닝된 식각 정지층을 형성하고, 박막 트랜지스터의 게이트 컨택 부분으로부터 식각 정지층을 제거하여, 반도체 활성층을 노출시키기 위해, 식각 정지층을 식각하는 단계를 포함한다. 방법은 또한 패터닝된 식각 정지층을 노출시키기 위해 제 2 마스크를 제거하는 단계, 및 패터닝된 식각 정지층 및 반도체 활성층 상에 금속층을 증착하는 단계를 포함한다. 방법은 또한, 박막 트랜지스터의 디바이스 부분에서 금속층 상에 제 3 마스크를 형성하는 단계, 및 디바이스 부분에 소스 전극 및 드레인 전극을 정의하고, 게이트 컨택 부분으로부터 금속층을 제거하기 위해, 금속층을 식각하는 단계를 포함한다. 방법은 또한 제 3 마스크를 제거하는 단계, 및 게이트 컨택 부분으로부터 반도체 활성층을 제거하고, 게이트 컨택 부분에서 게이트 유전층을 노출시키기 위해, 소스 전극 및 드레인 전극을 마스크로서 이용하여 반도체 활성층을 식각하는 단계를 포함한다. 방법은 또한 게이트 컨택 부분에서 게이트 컨택을 노출시키기 위해, 제 4 마스크를 이용하여 게이트 유전층을 식각하는 단계를 포함한다.
[0011] 다른 실시예에서, 박막 트랜지스터 형성 방법이 개시된다. 방법은 제 1 마스크를 이용하여 기판 상에 게이트 전극을 증착 및 패터닝하는 단계, 및 게이트 전극 상에 게이트 유전층을 증착하는 단계를 포함한다. 방법은 게이트 유전층 상에 반도체 활성층을 증착하는 단계를 포함한다. 반도체 활성층은 산소, 질소, 그리고 아연, 인듐, 카드뮴, 갈륨 및 주석으로 이루어진 그룹으로부터 선택되는 하나 또는 그 초과의 엘리먼트들을 포함한다. 방법은 또한, 박막 트랜지스터의 디바이스 부분에 활성 채널을 형성하고, 박막 트랜지스터의 게이트 컨택 부분으로부터 반도체 활성층을 제거하고, 게이트 컨택 부분에서 게이트 유전층을 노출시키기 위해, 제 2 마스크를 이용하여 반도체 활성층을 패터닝하는 단계를 포함한다. 방법은 또한 디바이스 부분에서 활성 채널 상에 그리고 게이트 컨택 부분에서 게이트 유전층 상에 식각 정지층을 증착하는 단계, 및 디바이스 부분의 패터닝된 식각 정지층을 형성하고, 게이트 컨택 부분에서 식각 정지층 및 게이트 유전층을 통해 식각하여, 게이트 컨택 부분에서 게이트 컨택을 노출시키기 위해, 제 3 마스크를 이용하여 식각 정지층을 식각하는 단계를 포함한다. 방법은 또한 패터닝된 식각 정지층, 반도체 활성층 및 게이트 컨택 부분 상에 금속층을 증착하는 단계를 포함한다. 방법은 또한 디바이스 부분에 소스 전극 및 드레인 전극을 정의하고, 게이트 컨택 부분에 금속 컨택을 형성하기 위해, 제 4 마스크를 이용하여 금속층을 식각하는 단계를 포함한다.
[0012] 다른 실시예에서, 박막 트랜지스터 형성 방법이 개시된다. 방법은 제 1 마스크를 이용하여 기판 상에 게이트 전극을 증착 및 패터닝하는 단계, 게이트 전극 상에 게이트 유전층을 증착하는 단계, 및 게이트 유전층 상에 반도체 활성층을 증착하는 단계를 포함한다. 반도체 활성층은 산소, 질소, 그리고 아연, 인듐, 카드뮴, 갈륨 및 주석으로 이루어진 그룹으로부터 선택되는 하나 또는 그 초과의 엘리먼트들을 포함한다. 방법은 또한 활성층 상에 식각 정지층을 증착하는 단계, 및 박막 트랜지스터의 디바이스 부분의 패터닝된 식각 정지층을 형성하고, 박막 트랜지스터의 게이트 컨택 부분으로부터 식각 정지층을 제거하여, 반도체 활성층을 노출시키기 위해, 제 2 마스크를 이용하여 식각 정지층을 식각하는 단계를 포함한다. 방법은 또한 게이트 컨택 부분에서 게이트 유전층을 노출시키고, 활성 채널을 형성하기 위해, 패터닝된 식각 정지층을 마스크로서 이용하여 반도체 활성층을 식각하는 단계를 포함한다. 방법은 또한 디바이스 부분 및 게이트 컨택 부분 상에 패시베이션층을 증착하는 단계, 및 디바이스 부분에서 활성 채널을 노출시키기 위해, 제 3 마스크를 이용하여 패시베이션층 및 패터닝된 식각 정지층을 통해 식각하고, 그리고 게이트 전극을 노출시키기 위해, 게이트 컨택 부분에서 패시베이션층 및 게이트 유전층을 통해 식각하는 단계를 포함한다. 방법은 또한 패터닝된 식각 정지층 및 반도체 활성층 상에 금속층을 증착하는 단계, 및 디바이스 부분에 소스 전극 및 드레인 전극을 정의하고, 게이트 컨택 부분에 금속 컨택을 정의하기 위해, 제 4 마스크를 이용하여 금속층을 식각하는 단계를 포함한다.
[0013] 다른 실시예에서, 박막 트랜지스터 형성 방법이 개시된다. 방법은 제 1 마스크를 이용하여 기판 상에 게이트 전극을 증착 및 패터닝하는 단계, 게이트 전극 상에 게이트 유전층을 증착하는 단계, 및 게이트 유전층 상에 반도체 활성층을 증착하는 단계를 포함한다. 반도체 활성층은 산소, 질소, 그리고 아연, 인듐, 카드뮴, 갈륨 및 주석으로 이루어진 그룹으로부터 선택되는 하나 또는 그 초과의 엘리먼트들을 포함한다. 방법은 또한 활성층 상에 제 1 조성(composition)을 갖는 제 1 금속층을 증착하는 단계, 및 제 1 금속층 상에, 제 1 조성과 다른 제 2 조성을 갖는 제 2 금속층을 증착하는 단계를 포함한다. 방법은 또한, 박막 트랜지스터의 게이트 컨택 부분으로부터 제 2 금속층을 제거하면서, 박막 트랜지스터의 디바이스 부분 상에 하나 또는 그 초과의 식각 정지부들을 형성하기 위해, 제 2 마스크를 이용하여 제 2 금속층을 식각하는 단계를 포함한다. 방법은 또한 식각된 제 2 금속층 상에 제 3 마스크를 형성하는 단계, 및 게이트 컨택 부분으로부터 제 1 금속층을 제거하고, 디바이스 부분 상에 식각된 제 1 금속층을 형성하기 위해, 제 1 금속층을 식각하는 단계를 포함한다. 방법은 또한, 디바이스 부분에서 활성 채널을 형성하고, 게이트 컨택 부분으로부터 반도체 활성층을 제거하기 위해, 반도체 활성층을 식각하는 단계를 포함한다. 방법은 또한 소스 및 드레인 전극들을 형성하기 위해, 식각된 제 1 금속층을 식각하는 단계를 포함한다.
[0014] 본 발명의 전술한 특징들이 상세히 이해될 수 있도록, 앞서 간략하게 요약된 본 발명의 보다 특정한 설명은 실시예들을 참조로 이루어질 수 있고, 실시예들 중 일부는 첨부되는 도면들에 예시된다. 그러나, 본 발명이 다른 등가적인 유효 실시예들을 허용할 수 있기 때문에, 첨부되는 도면들은 단지 본 발명의 전형적인 실시예들을 예시하는 것이며, 따라서 본 발명의 범주를 제한하는 것으로 간주되지 않는다는 것을 주목해야 한다.
[0015] 도 1a-1j는 일 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다.
[0016] 도 2a-2h는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다.
[0017] 도 3a-3h는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다.
[0018] 도 4a-4j는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다.
[0019] 도 5a-5c는 습식 및 건식 식각 기술들을 이용하여 제조된 TFT들을 나타낸다.
[0020] 도 6a-6j는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다.
[0021] 도 7a-7j는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다.
[0022] 도 8a-8h는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다.
[0023] 이해를 돕기 위해, 도면들에서 공통적인 동일한 엘리먼트들을 지정하기 위해 가능한 동일한 참조 부호가 이용되었다. 일 실시예에 개시된 엘리먼트들은 구체적인 설명없이 다른 실시예들에 대해 유익하게 이용될 수 있음이 고려된다.
[0015] 도 1a-1j는 일 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다.
[0016] 도 2a-2h는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다.
[0017] 도 3a-3h는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다.
[0018] 도 4a-4j는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다.
[0019] 도 5a-5c는 습식 및 건식 식각 기술들을 이용하여 제조된 TFT들을 나타낸다.
[0020] 도 6a-6j는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다.
[0021] 도 7a-7j는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다.
[0022] 도 8a-8h는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다.
[0023] 이해를 돕기 위해, 도면들에서 공통적인 동일한 엘리먼트들을 지정하기 위해 가능한 동일한 참조 부호가 이용되었다. 일 실시예에 개시된 엘리먼트들은 구체적인 설명없이 다른 실시예들에 대해 유익하게 이용될 수 있음이 고려된다.
[0024] 본 발명은 일반적으로 TFT들 및 TFT들을 제조하는 방법들에 관한 것이다. TFT의 활성 채널은 아연, 갈륨, 주석, 인듐 및 카드뮴으로 이루어진 그룹으로부터 선택되는 하나 또는 그 초과의 금속들을 포함할 수 있다. 활성 채널은 도핑될 수 있거나 또는 도핑되지 않을 수 있다. 활성 채널은 또한 질소 및 산소를 포함할 수 있다. 소스 및 드레인 전극 패터닝 동안 활성 채널을 보호하기 위해, 식각 정지층이 활성층 상에 증착될 수 있다. 식각 정지층은 소스 및 드레인 전극들을 정의하는 데에 이용되는 플라즈마에 활성 채널이 노출되는 것을 막는다. 식각 정지층 및, 소스 및 드레인 전극들은, 활성 채널에 대해 이용되는 활성 물질층을 습식 식각할 때 마스크로서 이용될 수 있다.
[0025] 도 1a-1j는 일 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다. 도 1a-1j에 있어서, 도 1a, 1c, 1e, 1g 및 1i는 디바이스 부분을 나타내고, 도 1b, 1d, 1f, 1h 및 1j는 게이트 컨택 부분을 나타낸다. 도 1a 및 1b에서, TFT는, 게이트 전극(102), 게이트 전극(102) 위에 형성되는 게이트 유전층(104), 게이트 유전층(104) 위에 형성되는 활성층(106) 및 마지막으로 활성층(106) 위에 형성되는 식각 정지층(108)을 갖는 구조(100)로서 나타나있다. 구조(100)는 기판 상에 형성될 수 있다. 일 실시예에서, 기판은 유리를 포함할 수 있다. 다른 실시예에서, 기판은 폴리머를 포함할 수 있다. 다른 실시예에서, 기판은 플라스틱을 포함할 수 있다. 다른 실시예에서, 기판은 금속을 포함할 수 있다. 일 실시예에서, 게이트 전극(102)은 전도성 물질을 포함한다. 다른 실시예에서, 게이트 전극(102)은 금속을 포함한다. 다른 실시예에서, 게이트 전극(102)은 크롬, 몰리브덴, 알루미늄, 텅스텐, 탄탈륨, 구리, 또는 이들의 조합물들로 이루어진 그룹으로부터 선택되는 금속을 포함한다. 게이트 전극(102)은 스퍼터링, 리소그래피, 및 제 1 마스크를 이용한 식각을 포함하는 종래의 기술들을 이용하여 형성될 수 있다.
[0026] 게이트 유전층(104)은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합물들을 포함할 수 있다. 게이트 유전층(104)은 플라즈마 강화 화학 기상 증착(PECVD)을 포함하는 잘 알려진 증착 기술들에 의해 증착될 수 있다.
[0027] 일 실시예에서, 활성층(106)은 어닐링된다. 다른 실시예에서, 활성층(106)은 플라즈마 처리에 노출된다. 어닐링 및/또는 플라즈마 처리는 활성층(106)의 이동도(mobility)를 증가시킬 수 있다. 활성층(106)은 아연, 주석, 갈륨, 카드뮴 및 인듐으로 이루어진 그룹으로부터 선택되는 하나 또는 그 초과의 엘리먼트들을 갖는 화합물을 포함할 수 있다. 일 실시예에서, 엘리먼트는 채워진 d 오비탈(filled d orbital)을 갖는 엘리먼트를 포함할 수 있다. 다른 실시예에서, 엘리먼트는 채워진 f 오비탈을 갖는 엘리먼트를 포함할 수 있다. 활성층(106)은 또한 산소 및 질소를 포함할 수 있다. 일 실시예에서, 화합물은 도핑될 수 있다. 이용될 수 있는 적절한 도펀트들은 Al, Sn, Ga, Ca, Si, Ti, Cu, Ge, In, Ni, Mn, Cr, V, Mg, SixNy, AlxOy 및 SiC를 포함한다. 일 실시예에서, 도펀트는 알루미늄을 포함한다. 일 실시예에서, 활성층(106)은 산소와, 그리고 아연, 주석, 갈륨, 카드뮴 및 인듐으로 이루어진 그룹으로부터 선택되는 하나 또는 그 초과의 엘리먼트들을 포함할 수 있다.
[0028] 활성층(106)은 반응성 스퍼터링에 의해 증착될 수 있다. 반응성 스퍼터링 방법은, 이를 테면 캘리포니아 산타 클라라에 소재하는 어플라이드 머티리얼스 인코포레이티드의 자회사인 AKT 어메리카 인코포레이티드로부터 입수할 수 있는 4300 PVD 챔버와 같은, 대면적 기판들을 프로세싱하기 위한 물리 기상 증착(PVD) 챔버 내에서 실행될 수 있다. 하지만, 방법에 따라 생산되는 활성층이 구조 및 조성에 의해 결정될 수 있기 때문에, 반응성 스퍼터링 방법이 대면적의 둥근 기판들(round substrates)을 프로세싱하도록 구성된 시스템들, 및 롤 투 롤(roll-to-roll) 프로세스 플랫폼들을 포함하는 다른 제조업자들에 의해 생산되는 시스템들을 포함하는 다른 시스템 구성들에서 유용할 수 있다는 것을 이해해야 한다. 화학 기상 증착(CVD), 원자 층 증착(ALD) 또는 스핀온(spin-on) 프로세스들을 포함하는 다른 방법들이 활성층(106)을 증착하는 데에 이용될 수 있다는 것을 이해해야 한다.
[0029] PVD에 대해, 스퍼터링 타겟은 아연, 인듐, 주석, 갈륨 및 카드뮴 중에서 하나 또는 그 초과를 포함할 수 있다. 하나 또는 그 초과의 도펀트들이 또한 존재할 수 있다. 스퍼터링은 완전 반응성 스퍼터링(full reactive sputtering)을 포함할 수 있다. 완전 반응성 스퍼터링은, 대기 중에서 반응성 물질을 포함하지 않는 타겟을 스퍼터링하여, 반응성 물질을 형성하는 것을 포함한다. 완전 반응성 스퍼터링은, 타겟이 금속 뿐 아니라 반응물(reactant)을 포함하는 RF 반응성 스퍼터링과 다르다. RF 반응성 스퍼터링에서, 물질은 스퍼터링된 다음, 반응 가스 내에 제공되는 부가적인 반응물과 더 반응하게 된다.
[0030] 본 발명에 있어서, 완전 반응성 스퍼터링에 대한 스퍼터링 타겟은 아연, 인듐, 주석, 갈륨 및 카드뮴 중에서 하나 또는 그 초과를 포함할 수 있으며, 도펀트가 존재하거나 또는 존재하지 않을 수 있다. 타겟 내에는 어떠한 산소 또는 질소도 존재하지 않는다. 비활성 가스, 질소 함유 가스 및 산소 함유 가스가 스퍼터링 챔버 내에 도입되는 동안, 스퍼터링 타겟은 DC 바이어스될 수 있다. 그러면, 질소 함유 가스의 질소 및 산소 함유 가스의 산소가 아연, 인듐, 주석, 갈륨 및 카드뮴 중 하나 또는 그 초과와 반응하여, 기판 상에 층을 증착한다. 일 실시예에서, 비활성 가스는 아르곤을 포함할 수 있다. 일 실시예에서, 질소 함유 가스는 질소, 질소 산화물 및 이들의 조합물들의 그룹으로부터 선택될 수 있다. 일 실시예에서, 산소 함유 가스는 산소, 오존(ozone), 질소 산화물 및 이들의 조합물들의 그룹으로부터 선택될 수 있다. 활성층(106)은 결정질(crystalline)이거나 또는 반결정질(semicrystalline)일 수 있다. 일 실시예에서, 활성층(106)은 비정질일 수 있다.
[0031] 식각 정지층(108)이 블랭킷 증착, 다음에 포토레지스트 증착, 다음에 패턴 현상(developing)에 의해 형성될 수 있다. 식각 정지층(108)은 CF4, C2F6, CHF3, C4F6와 같은 불소 함유 에천트들(etchants), 산소, 질소, 아르곤과 같은 비활성 가스들, 또는 이들의 조합물들로 이루어진 그룹으로부터 선택되는 하나 또는 그 초과의 가스들을 이용하여 플라즈마 식각에 의해 패터닝될 수 있다. 일 실시예에서, 식각 정지층(108)은 실리콘 질화물을 포함할 수 있다. 다른 실시예에서, 식각 정지층(108)은 실리콘 산질화물을 포함할 수 있다. 또 다른 실시예에서, 식각 정지층(108)은 실리콘 산화물을 포함할 수 있다. 식각 정지층(108)은 PECVD 및 스핀온 코팅을 포함하는 잘 알려진 증착 기술들에 의해 증착될 수 있다. 일 실시예에서, 식각 정지층(108)은 제 2 마스크를 이용하여 패턴 증착될 수 있다. 식각 정지층(108)이 형성된 후, 도 1c에 나타낸 바와 같이 식각 정지부(110)가 남을 수 있도록, 제 2 마스크가 제거될 수 있다. 도 1d에 나타낸 바와 같이, 구조(100)의 게이트 컨택 부분 상에서는, 식각 정지층(108)이 완전히 제거된다.
[0032] 식각 정지부(110)가 형성된 후, 도 1e에 나타낸 바와 같이, 활성 물질층(106)의 불필요한 부분들을 제거하기 위해 활성층(106)이 식각된다. 도 1f에 나타낸 바와 같이, 활성 물질층(106)은 게이트 컨택 부분으로부터 완전히 제거된다. 식각은 제 3 마스크를 이용하여 수행된다.
[0033] 활성 물질층(106) 및 게이트 유전층(104)의 식각에 이어서, 게이트 컨택 비아(112)가 형성된다. 게이트 컨택 비아(112)를 형성하기 위해, 제 4 마스크가 구조(100) 상에 증착된 다음, 게이트 컨택 부분 내의 게이트 전극(102) 상의 노출된 게이트 유전층(104)이 식각되어, 도 1h에 나타낸 바와 같이, 게이트 전극(102)을 노출시킨다. 도 1g에 나타낸 바와 같이, 디바이스 부분은 식각되지 않은 채로 유지된다. 이후, 제 4 마스크가 제거된다.
[0034] 게이트 전극(102)이 노출된 이후, 금속층이 증착 및 식각될 수 있다. 금속층을 식각하기 위해, 제 5 마스크가 이용될 수 있다. 금속층은 플라즈마 식각을 이용하여 식각될 수 있다. 일 실시예에서, 플라즈마 식각은 염소, 산소, 불소 또는 이들의 조합물들로 이루어진 그룹으로부터 선택되는 엘리먼트를 갖는 가스를 함유하는 플라즈마에 금속층을 노출시키는 것을 포함할 수 있다. 그런 다음, 활성층(106)과 소스 및 드레인 전극들(114) 모두에 대한 최종 구조를 정의하기 위해, 활성층(106) 뿐 아니라 소스 및 드레인 전극들(114)을 식각하도록, 습식 에천트(wet etchant)가 이용될 수 있다. 습식 에천트는, 식각 정지부(110)를 식각하지 않으면서, 활성층(106) 및, 소스 및 드레인 전극들(114)을 효과적으로 식각할 수 있는 임의의 종래의 습식 에천트를 포함할 수 있다. 에천트는 3 미만의 pH를 갖는 산(acid) 또는 10 보다 높은 pH를 갖는 염기(base)를 포함할 수 있다. 일 실시예에서, 에천트는 희석된 HCl을 포함할 수 있다. 다른 실시예에서, 에천트는 포토레지스트를 현상하는 데에 이용되는 것과 동일한 액체를 포함할 수 있다.
[0035] 식각 이후, 제 5 마스크가 제거될 수 있고, 도 1i에 나타낸 바와 같이, 소스 및 드레인 전극들(114)은 남아있으며, 그리고 도 1j에 나타낸 바와 같이, 게이트 컨택 비아(112) 내에는, 게이트 전극(102)과 컨택하는 금속 연결부(metal connect)(116)가 증착된 채로 유지된다. 따라서, 도 1a-1j에 나타낸 TFT를 형성함에 있어서, 5개의 개별적인 마스크들이 이용된다.
[0036] 도 2a-2h는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다. 도 2a-2h에 있어서, 도 2a, 2c, 2e 및 2g는 디바이스 부분을 나타내고, 도 2b, 2d, 2f 및 2h는 게이트 컨택 부분을 나타낸다. 도 2a 및 2b에 나타낸 구조(200)는, 상기 설명한, 게이트 전극(202), 게이트 유전층(204), 활성 물질층(206) 및 식각 정지층(208)을 포함한다. 게이트 전극(202)은, 전도성층을 블랭킷 증착한 다음, 제 1 마스크를 이용하여 식각함으로써, 형성될 수 있다.
[0037] 이후, 식각 정지층(208)이, 그 위에 제 2 마스크를 형성함으로써 패터닝될 수 있다. 일단 제 2 마스크가 제거되면, 도 2c에 나타낸 바와 같이 디바이스 부분 상에 식각 정지부(210)가 남게 되며, 도 2d에 나타낸 바와 같이 게이트 컨택 부분 상에는 어떠한 식각 정지층도 남지 않는다.
[0038] 식각 정지부(210)가 형성되고, 식각 정지층(208)이 게이트 컨택 부분으로부터 제거된 후, 활성 물질층(206)이 제 3 마스크를 이용하여 식각되고, 게이트 컨택 부분으로부터 제거될 수 있다. 패시베이션층(212)이 그 위에 증착될 수 있다. 패시베이션층(212)은 약 1000 옹스트롬 내지 약 5000 옹스트롬의 두께로 증착될 수 있다. 일 실시예에서, 패시베이션층(212)은 실리콘 이산화물 또는 실리콘 질화물을 포함할 수 있다. 도 2e에 나타낸 바와 같이, 활성 물질층(206)의 금속 컨택 영역들(214)을 정의하기 위해, 제 4 마스크를 이용하여 패시베이션층(212)을 식각하며, 그리고 도 2f에 나타낸 바와 같이, 게이트 전극(202)을 노출시키기 위해, 패시베이션층(212) 및 게이트 유전층(204)을 통해 개구(216)를 형성할 수 있다. 이후, 도 2g에 나타낸 바와 같이 소스 및 드레인 전극들(218)을 형성하고, 도 2h에 나타낸 게이트 컨택 부분 내에 게이트 전극과의 금속 컨택(220)을 형성하기 위해, 금속층이 증착되고, 제 5 마스크를 이용하여 패터닝될 수 있다.
[0039] 도 3a-3h는 교차 유전체 컨택이 없는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다. 도 3a-3h에 있어서, 도 3a, 3c, 3e 및 3g는 디바이스 부분을 나타내고, 도 3b, 3d, 3f 및 3h는 게이트 컨택 부분을 나타낸다. 구조(300)는 게이트 전극(302), 게이트 유전층(304), 활성 물질층(306) 및 식각 정지층(308)을 포함한다. 이전과 같이, 제 1 마스크는 게이트 전극(302)을 형성하는 데에 이용되는 전도성층을 패터닝하는 데에 이용될 수 있다. 제 2 마스크는, 도 3c에 나타낸 바와 같이 식각 정지부(310)를 형성하기 위해 식각 정지층(308)을 패터닝하고, 도 3d에 나타낸 바와 같이 게이트 컨택 부분으로부터 식각 정지층(308)을 제거하는 데에 이용될 수 있다. 이후, 금속층(312)이 식각 정지부(310) 및 활성 물질층(306) 상에 증착된다. 이후, 제 3 마스크를 이용하여, 도 3e에 나타낸 바와 같이 소스 및 드레인 전극들(314)을 정의하고, 도 3f에 나타낸 바와 같이, 게이트 컨택 부분 상에 활성 물질층(306)이 남도록, 게이트 컨택 부분으로부터 금속층(312)을 제거한다. 그런 다음, 도 3h에 나타낸 바와 같이, 게이트 컨택 부분으로부터 활성 물질층(306)이 제거되도록, 소스 및 드레인 전극(314)을 마스크로서 이용하여, 노출된 활성 물질층(306)이 식각된다. 따라서, 도 3a-3h에 나타낸 TFT를 형성하는 데에는 단지 3개의 마스크들 만이 이용된다. 마스크로서 기능하기는 하지만, 소스 및 드레인 전극들은 오로지 패터닝의 목적만을 위해 증착 및 제거되는 것은 아니다. 다시 말해, 3개의 마스크 형성 단계들 및 3개의 마스크 제거 단계들이 있다. 식각을 수행하기 위해서는, 건식 식각 프로세스가 바람직하다.
[0040] 도 4a-4j는 부분적인 교차 유전체 컨택을 갖는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다. 도 4a-4j에서, 도 4a, 4c, 4e, 4g 및 4i는 디바이스 부분을 나타내고, 도 4b, 4d, 4f, 4h 및 4j는 게이트 컨택 부분을 나타낸다. 도 4a 및 4b에 나타낸 구조(400)는 게이트 전극(402), 게이트 유전층(404), 활성 물질층(406) 및 식각 정지층(408)을 포함한다. 게이트 전극(402)은, 전도성층을 블랭킷 증착한 다음, 제 1 마스크를 이용하여 전도성층을 식각함으로써, 형성될 수 있다. 게이트 컨택 부분으로부터 식각 정지층(408)을 제거하면서, 식각 정지층(408)을 식각하고 디바이스 부분 상에 식각 정지부(410)를 형성하도록, 제 2 마스크를 이용하여 식각 정지층(408)이 패터닝될 수 있다. 그런 다음, 도 4c 및 4d에 나타낸 바와 같이, 금속층(412)이 활성 물질층(406) 및 식각 정지부(410) 상에 증착된다. 이후, 도 4e에 나타낸 바와 같이 디바이스 부분 상에 소스 및 드레인 전극들(414)을 정의하고, 도 4f에 나타낸 바와 같이 게이트 컨택 부분으로부터 금속층(412)을 제거하도록, 제 3 마스크를 이용하여 금속층(412)이 패터닝된다. 이후, 도 4g에 나타낸 바와 같이, 소스 및 드레인 전극들(414)을 마스크로서 이용하여, 노출된 영역들 내의 활성 물질층(406)이 제거되며, 이에 따라 도 4h에 나타낸 바와 같이, 게이트 컨택 부분으로부터 활성 물질층(406)이 제거된다. 이후, 제 4 마스크를 이용하여 게이트 유전층(404)을 식각함으로써, 도 4j에 나타낸 게이트 컨택 부분 내에서 게이트 전극(402)이 노출되는 한편, 도 4i에 나타낸 바와 같이, 디바이스 부분은 변경되지 않은 채로 유지된다. 식각에 있어서, 건식 식각이, 이용하기에 바람직한 에천트이다.
[0041] 도 5a-5c는 습식 및 건식 식각 기술들을 이용하여 제조된 TFT들을 나타낸다. 도 5a-5c에 나타낸 구조들 각각은 게이트 전극(502), 게이트 유전층(504), 활성 물질층(506) 및 식각 정지부(508), 그리고 소스 및 드레인 전극들(510)을 갖는다. 도 5a에서, 활성 물질층(506) 뿐 아니라 소스 및 드레인 전극들(510) 모두는 건식 또는 플라즈마 식각 프로세스를 이용하여 패터닝되었다. 건식 또는 플라즈마 식각 프로세스를 이용하여 식각함으로써, 소스 및 드레인 전극들(510) 각각은 테이퍼형 프로파일(tapered profile)(512)을 갖는다. 활성 물질층(506)은 또한 테이퍼형 프로파일(514)을 갖는다. 하지만, 활성 물질층(506)이 습식 에천트에 의해 패터닝되고, 소스 및 드레인 전극들(510)이 건식 또는 플라즈마 에천트에 의해 패터닝될 때에는, 도 5b에 나타낸 바와 같이, 활성 물질층(506)은 소스 및 드레인 전극들(510)로부터 우묵하게 들어간(recessed) 언더컷 부분(516)을 갖는 한편, 소스 및 드레인 전극들(510)은 테이퍼형 부분(518)을 갖는다. 활성 물질층(506)과 소스 및 드레인 전극들(510) 모두가 습식 에천트에 의해 식각될 때에는, 도 5c에 나타낸 바와 같이, 활성 물질층(506)은 소스 및 드레인 전극들(510)로부터 우묵하게 들어간 언더컷 부분(522)을 갖는 한편, 소스 및 드레인 전극들(510) 각각은 일직선 부분(straight portion)(520)을 갖는다. 따라서, 식각 프로세스의 선택은 디바이스 구조에 영향을 미칠 수 있다. 일반적으로, 건식 또는 플라즈마 식각 프로세스가 바람직한데, 왜냐하면 건식 또는 플라즈마 식각 프로세스는 언더컷 없이 테이퍼형 프로파일들을 제공하기 때문이다. 부가적으로, 활성 물질층과 소스 및 드레인 전극들 모두를 식각하기 위해, 단일 프로세스 레시피가 이용될 수 있다. 습식 식각 프로세스가 이용되는 경우에는, 활성 물질층과 소스 및 드레인 전극들을 식각하는 데에, 개별적인 습식 식각 케미스트리들이 요구될 수 있다.
[0042] 도 6a-6j는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다. 도 6a-6j에서, 도 6a, 6c, 6e, 6g 및 6i는 디바이스 부분을 나타내고, 도 6b, 6d, 6f, 6h 및 6j는 게이트 컨택 부분을 나타낸다. 도 6a 및 6b에 나타낸 구조(600)는 게이트 전극(602), 게이트 유전층(604) 및 활성 물질층(606)을 포함한다. 게이트 전극(602)은, 전도성층을 증착한 다음, 제 1 마스크를 이용하여 전도성층을 식각함으로써, 형성된다. 이후, 도 6c에 나타낸 디바이스 부분 상의 활성 채널(608)을 형성하기 위해, 활성 물질층(606)은 제 2 마스크를 이용하여 패터닝되며, 그리고 도 6d에 나타낸 바와 같이, 게이트 컨택 부분으로부터는 완전히 제거된다. 다음으로, 노출된 게이트 유전층(604) 및 활성 채널(608) 상에, 식각 정지층(610)이 증착된다. 그런 다음, 도 6g에 나타낸 바와 같은 디바이스 부분과 도 6h에 나타낸 바와 같은 게이트 컨택 부분 모두에서, 식각 정지층(610) 내에 개구들(612, 614)을 식각하기 위해, 제 3 마스크가 이용된다. 게이트 컨택 부분에서는, 게이트 유전층(604)이 또한 식각된다. 디바이스 부분에서, 게이트 유전층(604)은 활성 채널(608)에 의해 덮여지며, 이에 따라 식각되지 않는다. 이후, 디바이스 부분에 소스 및 드레인 전극들(616)을 형성하고, 게이트 컨택 부분에 금속 연결부(618)를 형성하도록, 전도성층이 증착되고, 제 4 마스크를 이용하여 패터닝된다. 식각 프로세스들에 있어서, 습식 또는 건식 식각 중 어느 하나가 적절할 것이다. 하지만, TFT를 형성하는 데에 단지 4개의 마스크들 만이 이용된다는 것을 유념한다.
[0043] 도 7a-7j는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다. 도 7a-7j에서, 도 7a, 7c, 7e, 7g 및 7i는 디바이스 부분을 나타내고, 도 7b, 7d, 7f, 7h 및 7j는 게이트 컨택 부분을 나타낸다. 도 7a 및 7b에 나타낸 구조(700)는 게이트 전극(702), 게이트 유전층(704), 활성 물질층(706) 및 식각 정지층(708)을 포함한다. 게이트 컨택(702)은, 전도성층을 증착한 다음, 제 1 마스크를 이용하여 전도성층을 식각함으로써, 형성될 수 있다. 도 7c에 나타낸 바와 같이 식각 정지부(710)를 형성하고, 도 7d에 나타낸 바와 같이 게이트 컨택 부분으로부터 식각 정지층(708)을 완전히 제거하기 위해, 제 2 마스크를 이용하여 식각 정지층(708)이 식각될 수 있다. 이후, 게이트 컨택으로부터 활성 물질층(706)을 제거하고, 활성 채널(712)을 형성하기 위해, 식각 정지부(710)를 마스크로서 이용하여 활성 물질층(706)이 식각된다. 이후, 노출된 게이트 유전층(704) 및 식각 정지부(710) 상에, 패시베이션층(714)이 증착된다. 이후, 제 3 마스크를 이용하여, 패시베이션층(714) 및 게이트 유전층(704), 그리고 식각 정지부(710)의 부분들이 식각된다. 도 7f 및 7h에 나타낸 바와 같이, 게이트 컨택 부분에 개구(716)를 형성하고, 게이트 전극(702)을 노출시키기 위해, 패시베이션층(714) 및 게이트 유전층(704)이 식각된다. 도 7g에 나타낸 바와 같이, 활성 채널(712)을 노출시키기 위해, 패시베이션층(714) 및 식각 정지부(710)가 식각된다. 이후, 도 7i에 나타낸 디바이스 부분에 소스 및 드레인 전극들(720)을 형성하고, 도 7j에 나타낸 바와 같이 게이트 컨택 부분에 금속 컨택(722)을 형성하기 위해, 금속층이 증착되고, 제 4 마스크를 이용하여 패터닝된다.
[0044] 도 8a-8h는 다른 실시예에 따른 프로세싱의 다양한 스테이지들에서의 TFT를 나타낸다. 도 8a-8h에서, 도 8a, 8c, 8e 및 8g는 디바이스 부분을 나타내고, 도 8b, 8d, 8f 및 8h는 게이트 컨택 부분을 나타낸다. 도 8a 및 8b 모두에 나타낸 바와 같이, 구조(800)는 게이트 전극(802), 게이트 유전층(804), 활성 물질층(806), 제 1 금속층(808) 및 제 2 금속층(810)을 포함한다. 게이트 전극(802)은 상기 설명한 바와 같은 물질을 포함할 수 있다. 게이트 전극(802)은, 금속층을 증착한 다음, 제 1 마스크를 이용하여 금속층을 식각함으로써, 형성될 수 있다.
[0045] 이후, 도 8d에 나타낸 바와 같이 게이트 컨택 부분 상에서 제 2 금속층(810)을 제거하고, 도 8c에 나타낸 바와 같이 디바이스 부분 상에 식각 정지부들(812)을 남기도록, 제 2 마스크를 이용하여, 제 2 금속층(810)이 식각될 수 있다. 일 실시예에서, 제 2 금속층(810)은 금속을 포함할 수 있다. 다른 실시예에서, 제 2 금속층(810)은 구리를 포함할 수 있다. 제 2 금속층(810)은 습식 식각 케미스트리를 이용하여 식각될 수 있다. 제 2 금속층(810)이 구리를 포함할 때에는, 습식 식각 케미스트리가 바람직한데, 왜냐하면 건식 또는 플라즈마 식각 프로세스를 이용하여 구리를 식각하기가 매우 어렵기 때문이다. 일 실시예에서, 제 2 금속층(810) 및 제 1 금속층(808)은 상이한 금속들을 포함한다. 다른 실시예에서, 제 1 금속층은 몰리브덴을 포함하고, 제 2 금속층은 구리를 포함한다. 몰리브덴은 건식/플라즈마 식각 프로세스에 의해, 또는 습식 식각 케미스트리를 이용하여, 식각될 수 있다.
[0046] 제 2 금속층(810)이 식각되어, 식각 정지부들(812)을 남긴 후, 포토레지스트가 증착되고, 패터닝되어, 제 3 마스크(814)를 형성할 수 있다. 제 3 마스크(814)를 이용하여, 제 1 금속층(808)이 건식 또는 플라즈마 식각 프로세스를 이용하여 식각될 수 있다. 제 1 금속층을 식각하는 동안, 활성 물질층(806)은 현저하게 식각되지 않는데, 왜냐하면 활성 물질층(806)은 건식 또는 플라즈마 식각 케미스트리에 의해 식각하기가 어렵기 때문이다. 제 1 금속층(816)이 식각되어, 식각된 금속층(816)을 형성한 후, 식각된 금속층(816)은 활성 채널(818)을 형성하기 위해 활성 물질층(806)을 식각하기 위한 마스크로서 이용된다. 따라서, 활성 채널(818)은 제 4 마스크를 증착 및 형성하지 않으면서 형성될 수 있다. 도 8f 및 8h에 나타낸 바와 같이, 제 1 금속층(808)이 식각되고, 활성 물질층(806)이 식각될 때, 제 1 금속층(808) 및 활성 물질층(806)은 게이트 컨택 부분으로부터 완전히 제거된다.
[0047] 도 8e에 나타낸 바와 같이 활성 채널(818)이 형성된 후, 마스크(814)가 벗겨질 수 있으며, 그리고 식각 정지부들(812)은 도 8g에 나타낸 바와 같이 소스 및 드레인 전극들(820)을 형성하기 위해, 건식 또는 플라즈마 식각 프로세스를 이용하여, 식각된 금속층(816)을 식각하기 위한 마스크로서 이용될 수 있다. 따라서, 다른 마스크의 증착을 필요로 하지 않으면서, 식각된 금속층(816)이 식각된다. 따라서, 도 8a-8h에 나타낸 프로세스는, 단지 3개의 마스크들 만을 형성 및 제거하면서, 5개의 상이한 식각 단계들(즉, 게이트 전극(802), 제 2 금속층(810), 제 1 금속층(808), 활성 물질층(806) 및 이미 식각된 제 1 금속층(816)을 식각하기 위한 식각 단계들)을 이용하여 달성될 수 있다.
[0048] (a) 층을 식각하는 명확한 목적을 위해 형성된 다음, 식각 이후 제거되는 마스크와 (b) 디바이스 내에서 기능을 서빙(serve)하지만, 그 아래의 층을 식각하기 위한 마스크로서 이용될 수 있는 층 사이에 차이가 있다는 것을 이해해야 한다. 상기 설명한 시나리오들에서, 게이트 전극은, 포토레지스트와 같은 층을 물리적으로 증착하고, 마스크를 형성하기 위해 포토레지스트를 현상하고, 마스크를 이용하여 금속층을 식각하고, 남아있는 층이 게이트 전극이 되도록 마스크를 제거함으로써, 패터닝된다. 하지만, 다른 층들 중에서 일부는 그 위에 있는 층을 마스크로서 이용하여 식각된다. 예를 들어, 활성 물질층은 어떠한 포토레지스트 층의 증착 또는 마스크의 증착을 필요로 하지 않으면서 식각될 수 있다. 이후에 제거되는 마스크를 증착하는 것이 아니라, 식각 정지부 또는 소스 및 드레인 전극들이 마스크로서 이용될 수 있다. 따라서, '마스크'가 이용되기는 하지만, '마스크'는 증착 및 제거되는 물리적으로 개별적인 독립체가 아니다. 부가적인 마스크들을 이용하지 않음으로써, 기판 스루풋이 증가될 수 있는데, 왜냐하면 포토레지스트의 경우, 마스크의 증착, 현상 및 제거가 요구되지 않기 때문이다.
[0049] 식각 정지부 뿐 아니라 소스 및 드레인 전극들을 마스크로서 이용함으로써, 활성층은 부가적인 마스크를 증착 및 제거하지 않으면서 식각될 수 있다. 부가적인 마스크가 없이는, 종래 기술의 방법들의 몇 개의 프로세싱 단계들이 쓰이지 않게 될 수 있다. 더 적은 수의 마스크들을 이용함으로써, 기판 쓰루풋이 증가될 수 있다. 더 적은 수의 마스크들을 이용하는 장점들 외에, 습식 식각과 건식 또는 플라즈마 식각 모두가 TFT들의 제조에 이용될 수 있다. 습식 식각의 선택성(selectivity) 및 건식 또는 플라즈마 식각의 선택성이 기술자들에게 유익하게 이용될 수 있게 됨으로써, 디바이스의 개별적인 층들이 본질적으로 마스크들로서 이용될 수 있어, 개별적인 마스크들이 증착 및 제거될 필요가 없게 된다. 따라서, 적은 수의 마스크들이 이용될 수 있으며, 기판 쓰루풋이 증가될 수 있다.
[0050] 전술한 바는 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 실시예들 및 추가적인 실시예들이 본 발명의 기본 범주를 벗어나지 않고 고안될 수 있으며, 본 발명의 기본 범주는 하기 청구항들에 의해 결정된다.
Claims (15)
- 박막 트랜지스터 형성 방법으로서,
제 1 마스크를 이용하여 기판 상에 게이트 전극을 증착 및 패터닝하는 단계;
상기 게이트 전극 상에 게이트 유전층을 증착하는 단계;
상기 게이트 유전층 상에 반도체 활성층을 증착하는 단계 ― 상기 반도체 활성층은 산소, 질소, 그리고 아연, 인듐, 카드뮴, 갈륨 및 주석으로 이루어진 그룹으로부터 선택되는 하나 또는 그 초과의 엘리먼트들을 포함함 ―;
상기 활성층 상에 식각 정지층(etch stop layer)을 증착하는 단계;
상기 식각 정지층 상에 제 2 마스크를 형성하는 단계;
상기 박막 트랜지스터의 디바이스 부분의 패터닝된 식각 정지층을 형성하고, 상기 박막 트랜지스터의 게이트 컨택 부분으로부터 상기 식각 정지층을 제거하여, 상기 반도체 활성층을 노출시키기 위해, 상기 식각 정지층을 식각하는 단계;
상기 패터닝된 식각 정지층을 노출시키기 위해 상기 제 2 마스크를 제거하는 단계;
상기 패터닝된 식각 정지층 및 상기 반도체 활성층 상에 금속층을 증착하는 단계;
상기 박막 트랜지스터의 상기 디바이스 부분에서 상기 금속층 상에 제 3 마스크를 형성하는 단계;
상기 디바이스 부분에 소스 전극 및 드레인 전극을 정의하고, 상기 게이트 컨택 부분으로부터 상기 금속층을 제거하기 위해, 상기 금속층을 식각하는 단계;
상기 제 3 마스크를 제거하는 단계;
상기 게이트 컨택 부분으로부터 상기 반도체 활성층을 제거하고, 상기 게이트 컨택 부분에서 상기 게이트 유전층을 노출시키기 위해, 상기 소스 전극 및 상기 드레인 전극을 마스크로서 이용하여 상기 반도체 활성층을 식각하는 단계; 및
상기 게이트 컨택 부분에서 상기 게이트 컨택을 노출시키기 위해, 제 4 마스크를 이용하여 상기 게이트 유전층을 식각하는 단계
를 포함하는,
박막 트랜지스터 형성 방법. - 제 1 항에 있어서,
상기 금속층 및 상기 반도체 활성층은 플라즈마 식각 프로세스를 이용하여 식각되는,
박막 트랜지스터 형성 방법. - 제 2 항에 있어서,
상기 활성층을 식각하는 단계는,
제 5 마스크를 증착 및 제거하지 않으면서, 상기 소스 전극, 상기 드레인 전극 및 상기 패터닝된 식각 정지층을 일괄적으로 마스크로서 이용하는 단계;
를 포함하는,
박막 트랜지스터 형성 방법. - 제 1 항에 있어서,
상기 반도체 활성층은 습식 식각 프로세스를 이용하여 식각되고, 상기 금속층은 플라즈마 식각 프로세스를 이용하여 식각되는,
박막 트랜지스터 형성 방법. - 제 1 항에 있어서,
상기 반도체 활성층 및 상기 금속층은 습식 식각 프로세스를 이용하여 식각되는,
박막 트랜지스터 형성 방법. - 박막 트랜지스터 형성 방법으로서,
제 1 마스크를 이용하여 기판 상에 게이트 전극을 증착 및 패터닝하는 단계;
상기 게이트 전극 상에 게이트 유전층을 증착하는 단계;
상기 게이트 유전층 상에 반도체 활성층을 증착하는 단계 ― 상기 반도체 활성층은 산소, 질소, 그리고 아연, 인듐, 카드뮴, 갈륨 및 주석으로 이루어진 그룹으로부터 선택되는 하나 또는 그 초과의 엘리먼트들을 포함함 ―;
상기 박막 트랜지스터의 디바이스 부분에 활성 채널을 형성하고, 상기 박막 트랜지스터의 게이트 컨택 부분으로부터 상기 반도체 활성층을 제거하고, 상기 게이트 컨택 부분에서 상기 게이트 유전층을 노출시키기 위해, 제 2 마스크를 이용하여 상기 반도체 활성층을 패터닝하는 단계;
상기 디바이스 부분에서 상기 활성 채널 상에, 그리고 상기 게이트 컨택 부분에서 상기 게이트 유전층 상에, 식각 정지층을 증착하는 단계;
상기 디바이스 부분에서 패터닝된 식각 정지층을 형성하고, 상기 게이트 컨택 부분에서 상기 식각 정지층 및 상기 게이트 유전층을 통해 식각하여, 상기 게이트 컨택 부분에서 상기 게이트 컨택을 노출시키기 위해, 제 3 마스크를 이용하여 상기 식각 정지층을 식각하는 단계;
상기 패터닝된 식각 정지층, 상기 반도체 활성층 및 상기 게이트 컨택 부분 상에 금속층을 증착하는 단계; 및
상기 디바이스 부분에 소스 전극 및 드레인 전극을 정의하고, 상기 게이트 컨택 부분에 금속 컨택을 형성하기 위해, 제 4 마스크를 이용하여 상기 금속층을 식각하는 단계
를 포함하는,
박막 트랜지스터 형성 방법. - 제 6 항에 있어서,
상기 금속층 및 상기 반도체 활성층은 플라즈마 식각 프로세스를 이용하여 식각되는,
박막 트랜지스터 형성 방법. - 제 6 항에 있어서,
상기 반도체 활성층은 습식 식각 프로세스를 이용하여 식각되고, 상기 금속층은 플라즈마 식각 프로세스를 이용하여 식각되는,
박막 트랜지스터 형성 방법. - 제 6 항에 있어서,
상기 반도체 활성층 및 상기 금속층은 습식 식각 프로세스를 이용하여 식각되는,
박막 트랜지스터 형성 방법. - 박막 트랜지스터 형성 방법으로서,
제 1 마스크를 이용하여 기판 상에 게이트 전극을 증착 및 패터닝하는 단계;
상기 게이트 전극 상에 게이트 유전층을 증착하는 단계;
상기 게이트 유전층 상에 반도체 활성층을 증착하는 단계 ― 상기 반도체 활성층은 산소, 질소, 그리고 아연, 인듐, 카드뮴, 갈륨 및 주석으로 이루어진 그룹으로부터 선택되는 하나 또는 그 초과의 엘리먼트들을 포함함 ―;
상기 활성층 상에 식각 정지층을 증착하는 단계;
상기 박막 트랜지스터의 디바이스 부분의 패터닝된 식각 정지층을 형성하고, 상기 박막 트랜지스터의 게이트 컨택 부분으로부터 상기 식각 정지층을 제거하여, 상기 반도체 활성층을 노출시키기 위해, 제 2 마스크를 이용하여 상기 식각 정지층을 식각하는 단계;
상기 게이트 컨택 부분에서 상기 게이트 유전층을 노출시키고, 활성 채널을 형성하기 위해, 상기 패터닝된 식각 정지층을 마스크로서 이용하여 상기 반도체 활성층을 식각하는 단계;
상기 디바이스 부분 및 상기 게이트 컨택 부분 상에 패시베이션층을 증착하는 단계;
상기 디바이스 부분에서 상기 활성 채널을 노출시키기 위해, 제 3 마스크를 이용하여 상기 패시베이션층 및 상기 패터닝된 식각 정지층을 통해 식각하고, 그리고 상기 게이트 전극을 노출시키기 위해, 상기 게이트 컨택 부분에서 상기 패시베이션층 및 상기 게이트 유전층을 통해 식각하는 단계;
상기 패터닝된 식각 정지층 및 상기 반도체 활성층 상에 금속층을 증착하는 단계; 및
상기 디바이스 부분에 소스 전극 및 드레인 전극을 정의하고, 상기 게이트 컨택 부분에 금속 컨택을 정의하기 위해, 제 4 마스크를 이용하여 상기 금속층을 식각하는 단계
를 포함하는,
박막 트랜지스터 형성 방법. - 제 10 항에 있어서,
상기 금속층 및 상기 반도체 활성층은 플라즈마 식각 프로세스를 이용하여 식각되는,
박막 트랜지스터 형성 방법. - 제 10 항에 있어서,
상기 반도체 활성층은 습식 식각 프로세스를 이용하여 식각되고, 상기 금속층은 플라즈마 식각 프로세스를 이용하여 식각되는,
박막 트랜지스터 형성 방법. - 제 10 항에 있어서,
상기 반도체 활성층 및 상기 금속층은 습식 식각 프로세스를 이용하여 식각되는,
박막 트랜지스터 형성 방법. - 박막 트랜지스터 형성 방법으로서,
제 1 마스크를 이용하여 기판 상에 게이트 전극을 증착 및 패터닝하는 단계;
상기 게이트 전극 상에 게이트 유전층을 증착하는 단계;
상기 게이트 유전층 상에 반도체 활성층을 증착하는 단계 ― 상기 반도체 활성층은 산소, 질소, 그리고 아연, 인듐, 카드뮴, 갈륨 및 주석으로 이루어진 그룹으로부터 선택되는 하나 또는 그 초과의 엘리먼트들을 포함함 ―;
상기 활성층 상에 제 1 조성(composition)을 갖는 제 1 금속층을 증착하는 단계;
상기 제 1 금속층 상에, 상기 제 1 조성과 다른 제 2 조성을 갖는 제 2 금속층을 증착하는 단계;
상기 박막 트랜지스터의 게이트 컨택 부분으로부터 상기 제 2 금속층을 제거하면서, 상기 박막 트랜지스터의 디바이스 부분 상에 하나 또는 그 초과의 식각 정지부들(etch stops)을 형성하기 위해, 제 2 마스크를 이용하여 상기 제 2 금속층을 식각하는 단계;
상기 식각된 제 2 금속층 상에 제 3 마스크를 형성하는 단계;
상기 게이트 컨택 부분으로부터 상기 제 1 금속층을 제거하고, 상기 디바이스 부분 상에 식각된 제 1 금속층을 형성하기 위해, 상기 제 1 금속층을 식각하는 단계;
상기 디바이스 부분에서 활성 채널을 형성하고, 상기 게이트 컨택 부분으로부터 상기 반도체 활성층을 제거하기 위해, 상기 반도체 활성층을 식각하는 단계; 및
소스 및 드레인 전극들을 형성하기 위해, 상기 식각된 제 1 금속층을 식각하는 단계
를 포함하는,
박막 트랜지스터 형성 방법. - 제 14 항에 있어서,
상기 제 2 금속층을 식각하는 단계는 습식 식각하는 단계를 포함하는,
박막 트랜지스터 형성 방법.
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