JPH07297404A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH07297404A JPH07297404A JP8422394A JP8422394A JPH07297404A JP H07297404 A JPH07297404 A JP H07297404A JP 8422394 A JP8422394 A JP 8422394A JP 8422394 A JP8422394 A JP 8422394A JP H07297404 A JPH07297404 A JP H07297404A
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- insulating layer
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Abstract
(57)【要約】
【目的】 プラズマＣＶＤ法により同一反応室でゲート
絶縁層、このゲート絶縁層と同一組成のチャネル保護層
を成膜しても、十分なエッチング選択性をもたせること
を目的とする。 【構成】 プラズマＣＶＤ法によりゲート絶縁層、半導
体活性層およびゲート絶縁層と同一成分のチャネル保護
層を積層成膜する薄膜トランジスタの製造方法におい
て、そのゲート絶縁層、半導体活性層およびチャネル保
護層を同一反応室で連続的に積層成膜し、チャネル保護
層を成膜するときのガス圧力Ｐc と放電電極間隔Ｄc と
の積Ｐc ・Ｄc をゲート絶縁層を成膜するときのガス圧
力Ｐg と放電電極間隔Ｄg との積Ｐg ・Ｄg の１．１倍
ないし６倍にした。 【効果】 生産性を向上させることができる。
絶縁層、このゲート絶縁層と同一組成のチャネル保護層
を成膜しても、十分なエッチング選択性をもたせること
を目的とする。 【構成】 プラズマＣＶＤ法によりゲート絶縁層、半導
体活性層およびゲート絶縁層と同一成分のチャネル保護
層を積層成膜する薄膜トランジスタの製造方法におい
て、そのゲート絶縁層、半導体活性層およびチャネル保
護層を同一反応室で連続的に積層成膜し、チャネル保護
層を成膜するときのガス圧力Ｐc と放電電極間隔Ｄc と
の積Ｐc ・Ｄc をゲート絶縁層を成膜するときのガス圧
力Ｐg と放電電極間隔Ｄg との積Ｐg ・Ｄg の１．１倍
ないし６倍にした。 【効果】 生産性を向上させることができる。
Description
【０００１】
【産業上の利用分野】この発明は、アクティブマトリッ
クス型液晶表示素子のスイッチング素子などに用いられ
る薄膜トランジスタの製造方法に関する。
クス型液晶表示素子のスイッチング素子などに用いられ
る薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】液晶を用いた表示素子は、テレビ表示や
グラフィックディスプレイなどを指向した大容量、高密
度化の点から、たとえばラビングによる配向処理が施さ
れた２枚の基板を、配向方向が互いに９０°をなすよう
に平行に対向配置し、この対向基板間にネマチックタイ
プの液晶組成物を挟持させた、いわゆるツイストネマチ
ック型（ＴＮ型）のアクティブマトリックス型液晶表示
素子が注目されている。このアクティブマトリックス型
液晶表示素子では、クロストークのない高コントラスト
の表示が得られるように各画素の駆動および制御を半導
体スイッチング素子でおこなう方式が採用されている。
その半導体スイッチング素子としては、透過型の表示が
可能であり、また大面積化が容易であるなどの理由か
ら、透明絶縁基板上に形成された非晶質シリコン（ａ−
Ｓi ）系の薄膜トランジスタ（ＴＦＴ）が用いられてい
る。しかもこのａ−Ｓi 系のＴＦＴには、半導体活性層
であるａ−Ｓi 膜を挟んで、下層にゲート電極、上層に
ソース電極およびドレイン電極の配置された逆スタガー
ド構造が多く用いられている。
グラフィックディスプレイなどを指向した大容量、高密
度化の点から、たとえばラビングによる配向処理が施さ
れた２枚の基板を、配向方向が互いに９０°をなすよう
に平行に対向配置し、この対向基板間にネマチックタイ
プの液晶組成物を挟持させた、いわゆるツイストネマチ
ック型（ＴＮ型）のアクティブマトリックス型液晶表示
素子が注目されている。このアクティブマトリックス型
液晶表示素子では、クロストークのない高コントラスト
の表示が得られるように各画素の駆動および制御を半導
体スイッチング素子でおこなう方式が採用されている。
その半導体スイッチング素子としては、透過型の表示が
可能であり、また大面積化が容易であるなどの理由か
ら、透明絶縁基板上に形成された非晶質シリコン（ａ−
Ｓi ）系の薄膜トランジスタ（ＴＦＴ）が用いられてい
る。しかもこのａ−Ｓi 系のＴＦＴには、半導体活性層
であるａ−Ｓi 膜を挟んで、下層にゲート電極、上層に
ソース電極およびドレイン電極の配置された逆スタガー
ド構造が多く用いられている。
【０００３】この逆スタガード構造ａ−Ｓi 系のＴＦＴ
として、ゲート絶縁層である窒化シリコン（Ｓi ＮX ）
膜上に順次半導体活性層であるａ−Ｓi 膜、チャネル保
護層であるＳi ＮX 膜、低抵抗半導体層である燐（Ｐ）
ドープａ−Ｓi 膜を積層し、これらゲート絶縁層のＳi
Ｎ 膜、ａ−Ｓi 膜、チャネル保護層のＳi Ｎ 膜、Ｐ
ドープａ−Ｓi 膜を挟んで、下層にゲート電極、上層に
ソース電極およびドレイン電極の配置されたａ−Ｓi 系
のＴＦＴがある。
として、ゲート絶縁層である窒化シリコン（Ｓi ＮX ）
膜上に順次半導体活性層であるａ−Ｓi 膜、チャネル保
護層であるＳi ＮX 膜、低抵抗半導体層である燐（Ｐ）
ドープａ−Ｓi 膜を積層し、これらゲート絶縁層のＳi
Ｎ 膜、ａ−Ｓi 膜、チャネル保護層のＳi Ｎ 膜、Ｐ
ドープａ−Ｓi 膜を挟んで、下層にゲート電極、上層に
ソース電極およびドレイン電極の配置されたａ−Ｓi 系
のＴＦＴがある。
【０００４】このａ−Ｓi 系のＴＦＴのゲート絶縁層の
Ｓi Ｎ 膜、ａ−Ｓi 膜、チャネル保護層のＳi Ｎ
X 膜、Ｐドープａ−Ｓi 膜は、従来、一度に６〜８枚の
ガラス絶縁基板をトレイに搭載し、このトレイを搬送し
て連続処理するインライン式プラズマＣＶＤ装置により
成膜されている。
Ｓi Ｎ 膜、ａ−Ｓi 膜、チャネル保護層のＳi Ｎ
X 膜、Ｐドープａ−Ｓi 膜は、従来、一度に６〜８枚の
ガラス絶縁基板をトレイに搭載し、このトレイを搬送し
て連続処理するインライン式プラズマＣＶＤ装置により
成膜されている。
【０００５】
【発明が解決しようとする課題】上記のように、アクテ
ィブマトリックス型液晶表示素子は、半導体スイッチン
グ素子としてａ−Ｓi 系のＴＦＴが用いられている。従
来、このａ−Ｓi 系のＴＦＴのゲート絶縁層のＳi ＮX
膜、ａ−Ｓi 膜、チャネル保護層のＳi ＮX 膜、Ｐドー
プａ−Ｓi 膜などは、一度に６〜８枚のガラス絶縁基板
を搭載したトレイを搬送して連続処理するインライン式
プラズマＣＶＤ装置により形成されている。しかしこの
インライン式プラズマＣＶＤ装置は、量産性にはすぐれ
ているが、装置が巨大で大きな設置スペースが必要であ
る。また搬送トレイにも膜が付着し、この付着膜が剥が
れてパーティクルの原因となり、歩留が低下する。さら
に装置内壁に付着した膜の剥がれを防止するために、定
期的に装置の稼働を停止して冷却し、クリーニングをお
こなう必要がある。そのため、装置の稼働率が低いなど
の問題がある。
ィブマトリックス型液晶表示素子は、半導体スイッチン
グ素子としてａ−Ｓi 系のＴＦＴが用いられている。従
来、このａ−Ｓi 系のＴＦＴのゲート絶縁層のＳi ＮX
膜、ａ−Ｓi 膜、チャネル保護層のＳi ＮX 膜、Ｐドー
プａ−Ｓi 膜などは、一度に６〜８枚のガラス絶縁基板
を搭載したトレイを搬送して連続処理するインライン式
プラズマＣＶＤ装置により形成されている。しかしこの
インライン式プラズマＣＶＤ装置は、量産性にはすぐれ
ているが、装置が巨大で大きな設置スペースが必要であ
る。また搬送トレイにも膜が付着し、この付着膜が剥が
れてパーティクルの原因となり、歩留が低下する。さら
に装置内壁に付着した膜の剥がれを防止するために、定
期的に装置の稼働を停止して冷却し、クリーニングをお
こなう必要がある。そのため、装置の稼働率が低いなど
の問題がある。
【０００６】ところで、半導体素子製造の分野では、ト
レイを用いることなく基板のみを搬送して、一つの反応
室で１枚づつ基板を処理する枚葉プロセスが主流となっ
ている。通常この枚葉プロセスでは、成膜とプラズマエ
ッチングによる反応室のクリーニングとを交互に周期的
におこなっている。
レイを用いることなく基板のみを搬送して、一つの反応
室で１枚づつ基板を処理する枚葉プロセスが主流となっ
ている。通常この枚葉プロセスでは、成膜とプラズマエ
ッチングによる反応室のクリーニングとを交互に周期的
におこなっている。
【０００７】そこで、近年、大型ガラス絶縁基板を用い
るａ−Ｓi 系のＴＦＴの製造に、この枚葉プロセスを導
入する開発が進められている。この枚葉プロセスでは、
その処理装置（枚葉式プラズマＣＶＤ装置）を小型化で
き、設置スペースを小さくすることが可能である。また
トレイを用いることなく基板のみを搬送するので、パー
ティクルの発生を抑制できる。さらにプラズマエッチン
グにより反応室をクリーニングすることにより、パーテ
ィクルを低減できるばかりでなく、装置の稼働率の大幅
な向上が見込まれる。
るａ−Ｓi 系のＴＦＴの製造に、この枚葉プロセスを導
入する開発が進められている。この枚葉プロセスでは、
その処理装置（枚葉式プラズマＣＶＤ装置）を小型化で
き、設置スペースを小さくすることが可能である。また
トレイを用いることなく基板のみを搬送するので、パー
ティクルの発生を抑制できる。さらにプラズマエッチン
グにより反応室をクリーニングすることにより、パーテ
ィクルを低減できるばかりでなく、装置の稼働率の大幅
な向上が見込まれる。
【０００８】ところで、このような枚葉式プラズマＣＶ
Ｄ装置の生産能力をインライン式プラズマＣＶＤ装置と
同等以上にするためには、成膜速度をインライン式プラ
ズマＣＶＤ装置での成膜速度の１０倍以上とし、かつ順
次積層する異なる種類の薄膜を同一反応室で連続的に成
膜することが要求される。たとえば上記ＴＦＴのゲート
絶縁層のＳi ＮX 膜、ａ−Ｓi 膜、チャネル保護層のＳ
i ＮX 膜を同一反応室で成膜することが必要である。
Ｄ装置の生産能力をインライン式プラズマＣＶＤ装置と
同等以上にするためには、成膜速度をインライン式プラ
ズマＣＶＤ装置での成膜速度の１０倍以上とし、かつ順
次積層する異なる種類の薄膜を同一反応室で連続的に成
膜することが要求される。たとえば上記ＴＦＴのゲート
絶縁層のＳi ＮX 膜、ａ−Ｓi 膜、チャネル保護層のＳ
i ＮX 膜を同一反応室で成膜することが必要である。
【０００９】通常インライン式プラズマＣＶＤ装置で
は、異なる種類の薄膜は、それぞれ異なる反応室で成膜
する。そのため、ガラス絶縁基板の温度は、各薄膜に応
じた温度に独立に制御することが可能できる。
は、異なる種類の薄膜は、それぞれ異なる反応室で成膜
する。そのため、ガラス絶縁基板の温度は、各薄膜に応
じた温度に独立に制御することが可能できる。
【００１０】一方、チャネル保護層は、そのＳi Ｎ 膜
を成膜したのち、フォトリソグラフィにより弗酸（Ｈ
Ｆ）溶液を用いてエッチング加工するので、同一成分か
らなるゲート絶縁層のＳi ＮX 膜をエッチングしないよ
うに、十分なエッチング選択性をもたせることが必要で
ある。このようなエッチング選択性をもたせるために、
従来のインライン式プラズマＣＶＤ装置では、チャネル
保護層のＳi ＮX 膜を成膜するときのガラス絶縁基板の
温度を、ゲート絶縁層のＳi ＮX 膜を成膜するときのガ
ラス絶縁基板の温度よりも５０℃程度低くして、速いエ
ッチング速度でチャネル保護層を加工するようにしてい
る。しかし枚葉式プラズマＣＶＤ装置により、同一反応
室でゲート絶縁層のＳi ＮX 膜、ａ−Ｓi 膜、チャネル
保護層のＳi ＮX 膜を連続的に成膜するときは、上記イ
ンライン式プラズマＣＶＤ装置で成膜するように、ガラ
ス絶縁基板の温度を変えると、生産性が低下する。した
がって一定の温度でゲート絶縁層のＳi ＮX 膜、ａ−Ｓ
i 膜、チャネル保護層のＳiＮX 膜を成膜しなければな
らない。
を成膜したのち、フォトリソグラフィにより弗酸（Ｈ
Ｆ）溶液を用いてエッチング加工するので、同一成分か
らなるゲート絶縁層のＳi ＮX 膜をエッチングしないよ
うに、十分なエッチング選択性をもたせることが必要で
ある。このようなエッチング選択性をもたせるために、
従来のインライン式プラズマＣＶＤ装置では、チャネル
保護層のＳi ＮX 膜を成膜するときのガラス絶縁基板の
温度を、ゲート絶縁層のＳi ＮX 膜を成膜するときのガ
ラス絶縁基板の温度よりも５０℃程度低くして、速いエ
ッチング速度でチャネル保護層を加工するようにしてい
る。しかし枚葉式プラズマＣＶＤ装置により、同一反応
室でゲート絶縁層のＳi ＮX 膜、ａ−Ｓi 膜、チャネル
保護層のＳi ＮX 膜を連続的に成膜するときは、上記イ
ンライン式プラズマＣＶＤ装置で成膜するように、ガラ
ス絶縁基板の温度を変えると、生産性が低下する。した
がって一定の温度でゲート絶縁層のＳi ＮX 膜、ａ−Ｓ
i 膜、チャネル保護層のＳiＮX 膜を成膜しなければな
らない。
【００１１】この発明は、上記問題点に鑑みてなされた
ものであり、プラズマＣＶＤ法により同一反応室でゲー
ト絶縁層、半導体活性層およびゲート絶縁層と同一成分
のチャネル保護層を成膜しても、チャネル保護層のエッ
チング加工に対して、十分なエッチング選択性をもたせ
ることができるＴＦＴの製造方法を得ることを目的とす
る。
ものであり、プラズマＣＶＤ法により同一反応室でゲー
ト絶縁層、半導体活性層およびゲート絶縁層と同一成分
のチャネル保護層を成膜しても、チャネル保護層のエッ
チング加工に対して、十分なエッチング選択性をもたせ
ることができるＴＦＴの製造方法を得ることを目的とす
る。
【００１２】
【課題を解決するための手段】プラズマＣＶＤ法により
ゲート絶縁層、半導体活性層およびゲート絶縁層と同一
成分のチャネル保護層を積層成膜する薄膜トランジスタ
の製造方法において、ゲート絶縁層、半導体活性層およ
びチャネル保護層を同一反応室で連続的に積層成膜し、
チャネル保護層を成膜するときのガス圧力Ｐc と放電電
極間隔Ｄc との積Ｐc ・Ｄc をゲート絶縁層を成膜する
ときのガス圧力Ｐg と放電電極間隔Ｄg との積Ｐg ・Ｄ
g の１．１倍ないし６倍にした。
ゲート絶縁層、半導体活性層およびゲート絶縁層と同一
成分のチャネル保護層を積層成膜する薄膜トランジスタ
の製造方法において、ゲート絶縁層、半導体活性層およ
びチャネル保護層を同一反応室で連続的に積層成膜し、
チャネル保護層を成膜するときのガス圧力Ｐc と放電電
極間隔Ｄc との積Ｐc ・Ｄc をゲート絶縁層を成膜する
ときのガス圧力Ｐg と放電電極間隔Ｄg との積Ｐg ・Ｄ
g の１．１倍ないし６倍にした。
【００１３】また、チャネル保護層を成膜するときのガ
ス圧力Ｐc をゲート絶縁層を成膜するときのガス圧力Ｐ
g よりも０．０５Torrないし４Torr高くした。
ス圧力Ｐc をゲート絶縁層を成膜するときのガス圧力Ｐ
g よりも０．０５Torrないし４Torr高くした。
【００１４】
【作用】上記のように、チャネル保護層を成膜するとき
のガス圧力Ｐc と放電電極間隔Ｄc との積Ｐc ・Ｄc を
ゲート絶縁層を成膜するときのガス圧力Ｐg と放電電極
間隔Ｄg との積Ｐg ・Ｄg の１．１倍ないし６倍する
か、または、チャネル保護層を成膜するときのガス圧力
Ｐc をゲート絶縁層を成膜するときのガス圧力Ｐgより
も０．０５Torrないし４Torr高くすると、フォトリソグ
ラフィ法により、チャネル保護層をエッチング加工する
ときのエッチング速度をゲート絶縁層のエッチング速度
よりも速くすることができる。それにより、チャネル保
護層をエッチング加工するとき、ゲート絶縁層のエッチ
ングを抑制することができ、十分にエッチングの選択性
をもたせることができる。
のガス圧力Ｐc と放電電極間隔Ｄc との積Ｐc ・Ｄc を
ゲート絶縁層を成膜するときのガス圧力Ｐg と放電電極
間隔Ｄg との積Ｐg ・Ｄg の１．１倍ないし６倍する
か、または、チャネル保護層を成膜するときのガス圧力
Ｐc をゲート絶縁層を成膜するときのガス圧力Ｐgより
も０．０５Torrないし４Torr高くすると、フォトリソグ
ラフィ法により、チャネル保護層をエッチング加工する
ときのエッチング速度をゲート絶縁層のエッチング速度
よりも速くすることができる。それにより、チャネル保
護層をエッチング加工するとき、ゲート絶縁層のエッチ
ングを抑制することができ、十分にエッチングの選択性
をもたせることができる。
【００１５】
【実施例】以下、図面を参照してこの発明を実施例に基
づいて説明する。
づいて説明する。
【００１６】図１にその一実施例に係るアクティブマト
リックス型液晶表示素子のスイッチング素子として用い
られるＴＦＴを示す。このＴＦＴは、ガラス絶縁基板１
の一主面上に形成されたモリブデン−タンタル（Ｍo −
Ｔa ）からなる所定形状のゲート電極２と、このゲート
電極２を覆うようにガラス絶縁基板１上に形成された膜
厚０．３μm の酸化シリコン（Ｓi ＯX ）膜からなる第
１のゲート絶縁層３と、上記ゲート電極２に対応してこ
のゲート絶縁膜３上に形成された膜厚０．０５μm のＳ
i ＮX 膜４からなる所定形状の第２のゲート絶縁層と、
このＳi ＮX 膜４上に形成された膜厚０．０５μm のａ
−Ｓi 膜５からなる所定形状の半導体活性層と、このａ
−Ｓi 膜５上に形成された膜厚０．３μm のＳi ＮX 膜
からなる所定形状のチャネル保護層６と、このチャネル
保護層６および上記ａ−Ｓi 膜５上に形成された膜厚
０．０５μm のＰドープａ−Ｓi 膜７からなる所定形状
の低抵抗半導体層と、このＰドープａ−Ｓi 膜７上のソ
ース領域およびドレイン領域にそれぞれ形成されたクロ
ム（Ｃr ）またはアルミニウム（Ａl ）からなるソース
電極８およびドレイン電極９と、上記チャネル領域のチ
ャネル保護層６、ソース電極８およびドレイン電極９を
覆うＳi ＮX 膜からなる絶縁保護膜１０とから構成され
ている。そのソース電極８は、ゲート絶縁膜３上に積層
形成されたＩＴＯ（Indium Tin Oxide）からなる画素電
極１１に接続されている。
リックス型液晶表示素子のスイッチング素子として用い
られるＴＦＴを示す。このＴＦＴは、ガラス絶縁基板１
の一主面上に形成されたモリブデン−タンタル（Ｍo −
Ｔa ）からなる所定形状のゲート電極２と、このゲート
電極２を覆うようにガラス絶縁基板１上に形成された膜
厚０．３μm の酸化シリコン（Ｓi ＯX ）膜からなる第
１のゲート絶縁層３と、上記ゲート電極２に対応してこ
のゲート絶縁膜３上に形成された膜厚０．０５μm のＳ
i ＮX 膜４からなる所定形状の第２のゲート絶縁層と、
このＳi ＮX 膜４上に形成された膜厚０．０５μm のａ
−Ｓi 膜５からなる所定形状の半導体活性層と、このａ
−Ｓi 膜５上に形成された膜厚０．３μm のＳi ＮX 膜
からなる所定形状のチャネル保護層６と、このチャネル
保護層６および上記ａ−Ｓi 膜５上に形成された膜厚
０．０５μm のＰドープａ−Ｓi 膜７からなる所定形状
の低抵抗半導体層と、このＰドープａ−Ｓi 膜７上のソ
ース領域およびドレイン領域にそれぞれ形成されたクロ
ム（Ｃr ）またはアルミニウム（Ａl ）からなるソース
電極８およびドレイン電極９と、上記チャネル領域のチ
ャネル保護層６、ソース電極８およびドレイン電極９を
覆うＳi ＮX 膜からなる絶縁保護膜１０とから構成され
ている。そのソース電極８は、ゲート絶縁膜３上に積層
形成されたＩＴＯ（Indium Tin Oxide）からなる画素電
極１１に接続されている。
【００１７】このＴＦＴの製造は、図２（ａ）に示すよ
うに、まずガラス絶縁基板１の一主面上にスパッター法
によりＭo −Ｔa からなる金属膜を成膜し、フォトリソ
グラフィ法によりエッチングして、所定形状のゲート電
極２に加工する。つぎにこのゲート電極２の形成された
ガラス絶縁基板１を４００℃に加熱し、常圧熱ＣＶＤ法
により上記ゲート電極２を覆うようにガラス絶縁基板１
上に膜厚０．３μm のＳi ＯX 膜からなる第１のゲート
絶縁膜３を成膜する。
うに、まずガラス絶縁基板１の一主面上にスパッター法
によりＭo −Ｔa からなる金属膜を成膜し、フォトリソ
グラフィ法によりエッチングして、所定形状のゲート電
極２に加工する。つぎにこのゲート電極２の形成された
ガラス絶縁基板１を４００℃に加熱し、常圧熱ＣＶＤ法
により上記ゲート電極２を覆うようにガラス絶縁基板１
上に膜厚０．３μm のＳi ＯX 膜からなる第１のゲート
絶縁膜３を成膜する。
【００１８】つぎに、後述する枚葉式プラズマＣＶＤ装
置により、図２（ｂ）に示すように、上記ゲート絶縁膜
３などの形成されたガラス絶縁基板１を３５０℃に加熱
し、プラズマＣＶＤ法により、同一反応室で順次ゲート
絶縁膜３上に膜厚０．０５μm のＳi ＮX 膜４、膜厚
０．３μm のａ−Ｓi 膜５、膜厚０．３μm のＳi ＮX
膜６a を連続的に積層成膜する。つぎにこのＳi ＮX 膜
６a を成膜されたガラス絶縁基板１を枚葉式プラズマＣ
ＶＤ装置から取出し、フォトリソグラフィ法により上記
Ｓi ＮX 膜６a をＨＦを主成分とするエッチング溶液で
エッチングして、図２（ｃ）に示すように、所定形状の
チャネル保護層６に加工する。
置により、図２（ｂ）に示すように、上記ゲート絶縁膜
３などの形成されたガラス絶縁基板１を３５０℃に加熱
し、プラズマＣＶＤ法により、同一反応室で順次ゲート
絶縁膜３上に膜厚０．０５μm のＳi ＮX 膜４、膜厚
０．３μm のａ−Ｓi 膜５、膜厚０．３μm のＳi ＮX
膜６a を連続的に積層成膜する。つぎにこのＳi ＮX 膜
６a を成膜されたガラス絶縁基板１を枚葉式プラズマＣ
ＶＤ装置から取出し、フォトリソグラフィ法により上記
Ｓi ＮX 膜６a をＨＦを主成分とするエッチング溶液で
エッチングして、図２（ｃ）に示すように、所定形状の
チャネル保護層６に加工する。
【００１９】つぎに、たとえば枚葉式プラズマＣＶＤ装
置により、上記チャネル保護層６の形成されたガラス絶
縁基板１に膜厚０．０５μm のＰドープａ−Ｓi 膜７を
成膜する。そしてフォトリソグラフィ法によりエッチン
グして、このＰドープａ−Ｓi 膜７を所定形状の低抵抗
半導体層に加工するとともに、その下層のａ−Ｓi 膜５
およびＳi ＮX 膜４をそれぞれ所定形状の半導体活性
層、ゲート絶縁層に加工する。つぎにこのガラス絶縁基
板１にスパッター法によりＩＴＯからなる透明導電膜を
成膜し、フォトリソグラフィ法によりこの透明導電膜を
エッチングして、ゲート絶縁膜３上の所定位置に画素電
極１１に加工する。
置により、上記チャネル保護層６の形成されたガラス絶
縁基板１に膜厚０．０５μm のＰドープａ−Ｓi 膜７を
成膜する。そしてフォトリソグラフィ法によりエッチン
グして、このＰドープａ−Ｓi 膜７を所定形状の低抵抗
半導体層に加工するとともに、その下層のａ−Ｓi 膜５
およびＳi ＮX 膜４をそれぞれ所定形状の半導体活性
層、ゲート絶縁層に加工する。つぎにこのガラス絶縁基
板１にスパッター法によりＩＴＯからなる透明導電膜を
成膜し、フォトリソグラフィ法によりこの透明導電膜を
エッチングして、ゲート絶縁膜３上の所定位置に画素電
極１１に加工する。
【００２０】つぎに上記画素電極１１などの形成された
ガラス絶縁基板１上に、スパッター法によりＣr または
Ａl などからなる金属膜を成膜する。そしてこの金属膜
をフォトリソグラフィ法によりエッチングして、図２
（ｄ）に示すように、ソース領域に画素電極１０に接続
されたソース電極８を形成するとともに、ドレイン領域
にドレイン電極９を形成する。その後、フォトリソグラ
フィ法により、このソース電極８およびドレイン電極９
をマスクとして、これら電極８，９間のチャネル領域に
あるＰドープａ−Ｓi 膜７を、図２（ｅ）に示すように
エッチングにより除去する。その後、上記ソース電極７
およびドレイン電極８の形成されたガラス絶縁基板１上
に、プラズマＣＶＤ法により膜厚０．３μm のＳi Ｎ
膜を成膜し、このＳi ＮX 膜をフォトリソグラフィ法に
よりエッチングして、図１に示したように、ソース電極
７、ドレイン電極８およびこれら電極７，８間のチャネ
ル保護層６を覆う絶縁保護膜を成膜する。
ガラス絶縁基板１上に、スパッター法によりＣr または
Ａl などからなる金属膜を成膜する。そしてこの金属膜
をフォトリソグラフィ法によりエッチングして、図２
（ｄ）に示すように、ソース領域に画素電極１０に接続
されたソース電極８を形成するとともに、ドレイン領域
にドレイン電極９を形成する。その後、フォトリソグラ
フィ法により、このソース電極８およびドレイン電極９
をマスクとして、これら電極８，９間のチャネル領域に
あるＰドープａ−Ｓi 膜７を、図２（ｅ）に示すように
エッチングにより除去する。その後、上記ソース電極７
およびドレイン電極８の形成されたガラス絶縁基板１上
に、プラズマＣＶＤ法により膜厚０．３μm のＳi Ｎ
膜を成膜し、このＳi ＮX 膜をフォトリソグラフィ法に
よりエッチングして、図１に示したように、ソース電極
７、ドレイン電極８およびこれら電極７，８間のチャネ
ル保護層６を覆う絶縁保護膜を成膜する。
【００２１】図３に、上記第２のゲート絶縁層のＳi Ｎ
X 膜、半導体活性層のａ−Ｓi 膜およびチャネル保護層
のＳi ＮX 膜の成膜に用いられる枚葉式プラズマＣＶＤ
装置の一例を示す。この枚葉式プラズマＣＶＤ装置は、
中央にガラス絶縁基板を搬送する搬送機構が設けられた
真空の共通室１３を備え、この共通室１３を取囲むよう
に、その周囲に４つの反応室１４〜１７と１つの加熱室
１８と２つの搬出入室１９，２０とが配置されたてい
る。その各反応室１４〜１７内には、図４に示すよう
に、高周波電源２２に接続された高周波電極２３および
この高周波電極２３と対向する接地電極２４が配置され
ている。この接地電極２４は、昇降機構２５により高周
波電極２３に対して接離可能となっている。ガラス絶縁
基板１は、この接地電極２４の高周波電極２３との対向
面に固定される。またこの接地電極２４には、固定され
たガラス絶縁基板１を所定温度に加熱するヒーター２６
が設けられている。また各反応室１４〜１６には、シラ
ン（Ｓi Ｈ3 ）、水素（Ｈ2 ）、アンモニヤ（Ｎ
Ｈ3 ）、窒素（Ｎ2 ）、フォスフィン（ＰＨ3 ）、弗化
窒素（ＮＦ3 ）、アルゴン（Ａr ）などの成膜またはク
リーニング用ガスを供給するガス供給装置２´、および
各反応室１４〜１７内を排気するためのルーツブロワー
ポンプおよびドライポンプからなる排気装置２８が付設
されている。一方、共通室１３、加熱室１８および搬出
入室１９，２０には、それぞれＮ ガスを供給するガス
供給装置および排気装置が付設されている。
X 膜、半導体活性層のａ−Ｓi 膜およびチャネル保護層
のＳi ＮX 膜の成膜に用いられる枚葉式プラズマＣＶＤ
装置の一例を示す。この枚葉式プラズマＣＶＤ装置は、
中央にガラス絶縁基板を搬送する搬送機構が設けられた
真空の共通室１３を備え、この共通室１３を取囲むよう
に、その周囲に４つの反応室１４〜１７と１つの加熱室
１８と２つの搬出入室１９，２０とが配置されたてい
る。その各反応室１４〜１７内には、図４に示すよう
に、高周波電源２２に接続された高周波電極２３および
この高周波電極２３と対向する接地電極２４が配置され
ている。この接地電極２４は、昇降機構２５により高周
波電極２３に対して接離可能となっている。ガラス絶縁
基板１は、この接地電極２４の高周波電極２３との対向
面に固定される。またこの接地電極２４には、固定され
たガラス絶縁基板１を所定温度に加熱するヒーター２６
が設けられている。また各反応室１４〜１６には、シラ
ン（Ｓi Ｈ3 ）、水素（Ｈ2 ）、アンモニヤ（Ｎ
Ｈ3 ）、窒素（Ｎ2 ）、フォスフィン（ＰＨ3 ）、弗化
窒素（ＮＦ3 ）、アルゴン（Ａr ）などの成膜またはク
リーニング用ガスを供給するガス供給装置２´、および
各反応室１４〜１７内を排気するためのルーツブロワー
ポンプおよびドライポンプからなる排気装置２８が付設
されている。一方、共通室１３、加熱室１８および搬出
入室１９，２０には、それぞれＮ ガスを供給するガス
供給装置および排気装置が付設されている。
【００２２】この枚葉式プラズマＣＶＤ装置による第２
のゲート絶縁層のＳi ＮX 膜、ａ−Ｓi 膜およびチャネ
ル保護層のＳi ＮX 膜の成膜は、ガラス絶縁基板をいず
れか一方の搬出入室１９または２０に搬入し、共通室１
３を介して加熱室１８に搬送して加熱する。約３０分加
熱したのち、再び共通室１３を介して、たとえば反応室
１４に搬送する。そしてこの反応室１４の対向電極２４
上でガラス絶縁基板を３３０℃に加熱し、プラズマＣＶ
Ｄ法により順次膜厚０．０５μm のＳi ＮX 膜（第２の
ゲート絶縁層）、膜厚０．０５μm のａ−Ｓi 膜および
０．３μm のＳi ＮX 膜（チャネル保護層）を積層成膜
することによりおこなわれる。
のゲート絶縁層のＳi ＮX 膜、ａ−Ｓi 膜およびチャネ
ル保護層のＳi ＮX 膜の成膜は、ガラス絶縁基板をいず
れか一方の搬出入室１９または２０に搬入し、共通室１
３を介して加熱室１８に搬送して加熱する。約３０分加
熱したのち、再び共通室１３を介して、たとえば反応室
１４に搬送する。そしてこの反応室１４の対向電極２４
上でガラス絶縁基板を３３０℃に加熱し、プラズマＣＶ
Ｄ法により順次膜厚０．０５μm のＳi ＮX 膜（第２の
ゲート絶縁層）、膜厚０．０５μm のａ−Ｓi 膜および
０．３μm のＳi ＮX 膜（チャネル保護層）を積層成膜
することによりおこなわれる。
【００２３】この場合、同一成分の第２のゲート絶縁層
のＳi ＮX 膜およびチャネル保護層のＳi ＮX 膜は、そ
れぞれ表１に示す成膜条件で成膜する。特にゲート絶縁
層のＳi ＮX 膜をガス圧力Ｐg ３．５Torr、高周波電極
と接地電極との間隔（放電電極間隔）Ｄg １４mmで成膜
するのに対し、チャネル保護層のＳi Ｎ 膜をガス圧力
Ｐc ２．５Torr、放電電極間隔Ｄc １４mmで成膜し、 Ｐg ・Ｄg ＝４９Torr・mm Ｐc ・Ｄc ＝６０Torr・mm と、チャネル保護層のＳi Ｎ 膜を成膜するときのガス
圧力Ｐc と放電電極間隔Ｄc との積Ｐc ・Ｄc がゲート
絶縁層のＳi ＮX 膜をを成膜するときのガス圧力Ｐg と
放電電極間隔Ｄg との積Ｐg ・Ｄg の約１．２倍として
いる。
のＳi ＮX 膜およびチャネル保護層のＳi ＮX 膜は、そ
れぞれ表１に示す成膜条件で成膜する。特にゲート絶縁
層のＳi ＮX 膜をガス圧力Ｐg ３．５Torr、高周波電極
と接地電極との間隔（放電電極間隔）Ｄg １４mmで成膜
するのに対し、チャネル保護層のＳi Ｎ 膜をガス圧力
Ｐc ２．５Torr、放電電極間隔Ｄc １４mmで成膜し、 Ｐg ・Ｄg ＝４９Torr・mm Ｐc ・Ｄc ＝６０Torr・mm と、チャネル保護層のＳi Ｎ 膜を成膜するときのガス
圧力Ｐc と放電電極間隔Ｄc との積Ｐc ・Ｄc がゲート
絶縁層のＳi ＮX 膜をを成膜するときのガス圧力Ｐg と
放電電極間隔Ｄg との積Ｐg ・Ｄg の約１．２倍として
いる。
【表１】
【００２４】なお、上記Ｓi ＮX 膜（第２のゲート絶縁
層）、ａ−Ｓi 膜およびＳi ＮX 膜（チャネル保護層）
の成膜されたガラス絶縁基板は、共通室１２を経て、い
ずれか一方の搬出入室１８または１９から搬出される。
層）、ａ−Ｓi 膜およびＳi ＮX 膜（チャネル保護層）
の成膜されたガラス絶縁基板は、共通室１２を経て、い
ずれか一方の搬出入室１８または１９から搬出される。
【００２５】また、上記枚葉式プラズマＣＶＤ装置で
は、他の反応室１５〜１７も、反応室１４と同様に第２
のゲート絶縁層のＳi ＮX 膜、ａ−Ｓi 膜およびチャネ
ル保護層のＳi ＮX 膜を並列的に成膜する。
は、他の反応室１５〜１７も、反応室１４と同様に第２
のゲート絶縁層のＳi ＮX 膜、ａ−Ｓi 膜およびチャネ
ル保護層のＳi ＮX 膜を並列的に成膜する。
【００２６】ところで、上記のようにガラス絶縁基板１
の温度を一定にして、ゲート絶縁層のＳi Ｎ 膜４と同
一成分のチャネル保護層のＳi ＮX 膜７とを成膜すると
き、チャネル保護層のＳi ＮX 膜７を成膜するときのガ
ス圧力Ｐc と放電電極間隔Ｄc との積Ｐc ・Ｄc を、第
２のゲート絶縁層のＳi ＮX 膜４を成膜するときのガス
圧力Ｐg と放電電極間隔Ｄg との積Ｐg ・Ｄg よりも大
きくして成膜すると、図５にＳi ＮX 膜を成膜するとき
のガス圧力Ｐと放電電極間隔Ｄとの積Ｐ・Ｄとエッチン
グ速度との関係を示すように、フォトリソグラフィ法に
よるＳi ＮX 膜７のエッチング速度をＳi ＮX 膜４のエ
ッチング速度よりも十分に大きくすることができる。し
たがって上記のように成膜したのち、フォトリソグラフ
ィ法によりＳi ＮX 膜７をＨＦを主成分とするエッチン
グ溶液によりエッチングしても、Ｓi ＮX 膜４のエッチ
ングを抑制して、所要のチャネル保護層に加工すること
ができる。
の温度を一定にして、ゲート絶縁層のＳi Ｎ 膜４と同
一成分のチャネル保護層のＳi ＮX 膜７とを成膜すると
き、チャネル保護層のＳi ＮX 膜７を成膜するときのガ
ス圧力Ｐc と放電電極間隔Ｄc との積Ｐc ・Ｄc を、第
２のゲート絶縁層のＳi ＮX 膜４を成膜するときのガス
圧力Ｐg と放電電極間隔Ｄg との積Ｐg ・Ｄg よりも大
きくして成膜すると、図５にＳi ＮX 膜を成膜するとき
のガス圧力Ｐと放電電極間隔Ｄとの積Ｐ・Ｄとエッチン
グ速度との関係を示すように、フォトリソグラフィ法に
よるＳi ＮX 膜７のエッチング速度をＳi ＮX 膜４のエ
ッチング速度よりも十分に大きくすることができる。し
たがって上記のように成膜したのち、フォトリソグラフ
ィ法によりＳi ＮX 膜７をＨＦを主成分とするエッチン
グ溶液によりエッチングしても、Ｓi ＮX 膜４のエッチ
ングを抑制して、所要のチャネル保護層に加工すること
ができる。
【００２７】なお、上記実施例では、チャネル保護層の
Ｓi Ｎ 膜７を成膜するときのガス圧力Ｐc と放電電極
間隔Ｄc との積Ｐc ・Ｄc を、第２のゲート絶縁層のＳ
i ＮX 膜４を成膜するときのガス圧力Ｐg と放電電極間
隔Ｄg との積Ｐg ・Ｄg の約１．２倍としたが、このＰ
c ・Ｄc とＰg ・Ｄg との関係は、Ｐc ・Ｄc をＰg・
Ｄg の１．１倍ないし６倍の範囲にすることにより、そ
の結果得られるエッチング速度差により、フォトリソグ
ラフィ法によりＳi Ｎ 膜７をエッチングするとき、Ｓ
i ＮX 膜４のエッチングを抑制して、所要のチャネル保
護層に加工することができる。
Ｓi Ｎ 膜７を成膜するときのガス圧力Ｐc と放電電極
間隔Ｄc との積Ｐc ・Ｄc を、第２のゲート絶縁層のＳ
i ＮX 膜４を成膜するときのガス圧力Ｐg と放電電極間
隔Ｄg との積Ｐg ・Ｄg の約１．２倍としたが、このＰ
c ・Ｄc とＰg ・Ｄg との関係は、Ｐc ・Ｄc をＰg・
Ｄg の１．１倍ないし６倍の範囲にすることにより、そ
の結果得られるエッチング速度差により、フォトリソグ
ラフィ法によりＳi Ｎ 膜７をエッチングするとき、Ｓ
i ＮX 膜４のエッチングを抑制して、所要のチャネル保
護層に加工することができる。
【００２８】つぎに他の実施例について説明する。
【００２９】上記実施例では、枚葉式プラズマＣＶＤ装
置により所定温度に加熱されたガラス絶縁基板にチャネ
ル保護層のＳi ＮX 膜を成膜するときのガス圧力Ｐc と
放電電極間隔Ｄc との積Ｐg ・Ｄg を、第２のゲート絶
縁層のＳi Ｎ 膜を成膜するときのガス圧力Ｐg と放電
電極間隔Ｄg との積Ｐg ・Ｄg よりも大きくして、同一
温度で成膜したが、これらチャネル保護層のＳi ＮX 膜
および第２のゲート絶縁層のＳi ＮX 膜は、表２に示す
ように、ゲート絶縁層のＳi ＮX 膜を成膜するときの放
電電極間隔Ｄg およびチャネル保護層のＳi ＮX 膜を成
膜するときの放電電極間隔Ｄc をともに２４mmと一定に
し、ゲート絶縁層のＳi ＮX 膜を成膜するときのガス圧
力Ｐg を１．５Torr、チャネル保護層のＳi ＮX 膜を成
膜するときのガス圧力Ｐc を２．５Torrと大きくするだ
けでも、チャネル保護層のＳi ＮX 膜のエッチング速度
を第２のゲート絶縁層のＳi ＮX 膜のエッチング速度よ
りも大きくすることができ、成膜後、フォトリソグラフ
ィ法によりチャネル保護層のＳi ＮX 膜７をエッチング
するとき、第２のゲート絶縁層のＳi ＮX 膜のエッチン
グを抑制して、所要のチャネル保護層に加工することが
できる。
置により所定温度に加熱されたガラス絶縁基板にチャネ
ル保護層のＳi ＮX 膜を成膜するときのガス圧力Ｐc と
放電電極間隔Ｄc との積Ｐg ・Ｄg を、第２のゲート絶
縁層のＳi Ｎ 膜を成膜するときのガス圧力Ｐg と放電
電極間隔Ｄg との積Ｐg ・Ｄg よりも大きくして、同一
温度で成膜したが、これらチャネル保護層のＳi ＮX 膜
および第２のゲート絶縁層のＳi ＮX 膜は、表２に示す
ように、ゲート絶縁層のＳi ＮX 膜を成膜するときの放
電電極間隔Ｄg およびチャネル保護層のＳi ＮX 膜を成
膜するときの放電電極間隔Ｄc をともに２４mmと一定に
し、ゲート絶縁層のＳi ＮX 膜を成膜するときのガス圧
力Ｐg を１．５Torr、チャネル保護層のＳi ＮX 膜を成
膜するときのガス圧力Ｐc を２．５Torrと大きくするだ
けでも、チャネル保護層のＳi ＮX 膜のエッチング速度
を第２のゲート絶縁層のＳi ＮX 膜のエッチング速度よ
りも大きくすることができ、成膜後、フォトリソグラフ
ィ法によりチャネル保護層のＳi ＮX 膜７をエッチング
するとき、第２のゲート絶縁層のＳi ＮX 膜のエッチン
グを抑制して、所要のチャネル保護層に加工することが
できる。
【００３０】
【表２】
【００３１】なお、上記実施例では、 Ｐc −Ｐg ＝２．５Torr−１．５Torr ＝１Torr と、チャネル保護層のＳi ＮX 膜を成膜するときのガス
圧力Ｐc を第２のゲート絶縁層のＳi ＮX 膜を成膜する
ときのガス圧力Ｐg よりも１Torr高くしたが、このＳi
ＮX 膜を成膜するときのガス圧力とエッチング速度と
は、図６に示す関係にあり、チャネル保護層のＳi ＮX
膜を成膜するときのガス圧力Ｐc を第２のゲート絶縁層
のＳi ＮX 膜を成膜するときのガス圧力Ｐg よりも０．
０５Torrないし４Torr高くすることにより、その結果得
られるエッチング速度により、フォトリソグラフィ法に
よりチャネル保護層のＳi ＮX 膜７をエッチングすると
き、第２のゲート絶縁層のＳi ＮX 膜のエッチングを抑
制して、所要のチャネル保護層に加工することができ
る。
圧力Ｐc を第２のゲート絶縁層のＳi ＮX 膜を成膜する
ときのガス圧力Ｐg よりも１Torr高くしたが、このＳi
ＮX 膜を成膜するときのガス圧力とエッチング速度と
は、図６に示す関係にあり、チャネル保護層のＳi ＮX
膜を成膜するときのガス圧力Ｐc を第２のゲート絶縁層
のＳi ＮX 膜を成膜するときのガス圧力Ｐg よりも０．
０５Torrないし４Torr高くすることにより、その結果得
られるエッチング速度により、フォトリソグラフィ法に
よりチャネル保護層のＳi ＮX 膜７をエッチングすると
き、第２のゲート絶縁層のＳi ＮX 膜のエッチングを抑
制して、所要のチャネル保護層に加工することができ
る。
【００３２】なお、上記各実施例では、アクティブマト
リツクス型液晶表示素子のＴＦＴについて説明したが、
この発明は、ａ−Ｓi 系の密着センサーにも適用可能で
ある。
リツクス型液晶表示素子のＴＦＴについて説明したが、
この発明は、ａ−Ｓi 系の密着センサーにも適用可能で
ある。
【００３３】
【発明の効果】プラズマＣＶＤ法によりゲート絶縁層、
半導体活性層、ゲート絶縁層と同一成分のチャネル保護
層を順次積層成膜する薄膜トランジスタの製造方法にお
いて、チャネル保護層を成膜するときのガス圧力Ｐc と
放電電極間隔Ｄc との積Ｐc ・Ｄc をゲート絶縁層を成
膜するときのガス圧力Ｐg と放電電極間隔Ｄg との積Ｐ
g ・Ｄg の１．１倍ないし６倍するか、または、チャネ
ル保護層を成膜するときのガス圧力Ｐc をゲート絶縁層
を成膜するときのガス圧力Ｐg よりも０．０５Torrない
し４Torr高くすると、フォトリソグラフィ法により、チ
ャネル保護層をエッチング加工するときのエッチング速
度をゲート絶縁層のそれよりも速くすることができる。
それにより、チャネル保護層をエッチング加工すると
き、ゲート絶縁層のエッチングを抑制して、十分にエッ
チングの選択性を確保することができる。したがって上
記のようにすることにより、ゲート絶縁層、半導体活性
層、ゲート絶縁層と同一成分のチャネル保護層を同一反
応室で成膜しても、所要の薄膜トランジスタを製造する
ことができ、その生産性を向上させることができる。
半導体活性層、ゲート絶縁層と同一成分のチャネル保護
層を順次積層成膜する薄膜トランジスタの製造方法にお
いて、チャネル保護層を成膜するときのガス圧力Ｐc と
放電電極間隔Ｄc との積Ｐc ・Ｄc をゲート絶縁層を成
膜するときのガス圧力Ｐg と放電電極間隔Ｄg との積Ｐ
g ・Ｄg の１．１倍ないし６倍するか、または、チャネ
ル保護層を成膜するときのガス圧力Ｐc をゲート絶縁層
を成膜するときのガス圧力Ｐg よりも０．０５Torrない
し４Torr高くすると、フォトリソグラフィ法により、チ
ャネル保護層をエッチング加工するときのエッチング速
度をゲート絶縁層のそれよりも速くすることができる。
それにより、チャネル保護層をエッチング加工すると
き、ゲート絶縁層のエッチングを抑制して、十分にエッ
チングの選択性を確保することができる。したがって上
記のようにすることにより、ゲート絶縁層、半導体活性
層、ゲート絶縁層と同一成分のチャネル保護層を同一反
応室で成膜しても、所要の薄膜トランジスタを製造する
ことができ、その生産性を向上させることができる。
【図１】この発明の一実施例に係るアクティブマトリッ
クス型液晶表示素子のスイッチング素子として用いられ
る薄膜トランジスタの構成を示す図である。
クス型液晶表示素子のスイッチング素子として用いられ
る薄膜トランジスタの構成を示す図である。
【図２】図２（ａ）ないし（ｅ）はそれぞれ上記薄膜ト
ランジスタの製造方法を説明するための図である。
ランジスタの製造方法を説明するための図である。
【図３】この発明の一実施例に係る枚葉式プラズマＣＶ
Ｄ装置の構成を示す図である。
Ｄ装置の構成を示す図である。
【図４】上記枚葉式プラズマＣＶＤ装置の反応室の構成
を示す図である。
を示す図である。
【図５】プラズマＣＶＤ法により窒化シリコン膜を成膜
するときのガス圧力と電極間隔との積とエッチング速度
との関係を示す図である。
するときのガス圧力と電極間隔との積とエッチング速度
との関係を示す図である。
【図６】プラズマＣＶＤ法により窒化シリコン膜を成膜
するときのガス圧力とエッチング速度との関係を示す図
である。
するときのガス圧力とエッチング速度との関係を示す図
である。
１…ガラス絶縁基板 ２…ゲート電極 ３…第１のゲート絶縁膜 ４…第２のゲート絶縁膜 ５…非晶質シリコン膜（半導体活性層） ６…チャネル保護層 ７…燐ドープ非晶質シリコン膜（低抵抗半導体膜） ８…ソース電極 ９…トレイン電極 １０…絶縁保護膜 １１…画素電極
Claims (2)
- 【請求項１】 プラズマＣＶＤ法によりゲート絶縁層、
半導体活性層および上記ゲート絶縁層と同一成分のチャ
ネル保護層を積層成膜する薄膜トランジスタの製造方法
において、 上記ゲート絶縁層、半導体活性層およびチャネル保護層
を同一反応室で連続的に積層成膜し、上記チャネル保護
層を成膜するときのガス圧力Ｐc と放電電極間隔Ｄc と
の積Ｐc ・Ｄc を上記ゲート絶縁層を成膜するときのガ
ス圧力Ｐg と放電電極間隔Ｄg との積Ｐg ・Ｄg の１．
１倍ないし６倍にしたことを特徴とする薄膜トランジス
タの製造方法。 - 【請求項２】 プラズマＣＶＤ法によりゲート絶縁層、
半導体活性層および上記ゲート絶縁層と同一成分のチャ
ネル保護層を積層成膜する薄膜トランジスタの製造方法
において、 上記ゲート絶縁層、半導体活性層およびチャネル保護層
を同一反応室で連続的に積層成膜し、上記チャネル保護
層を成膜するときのガス圧力Ｐc を上記ゲート絶縁層を
成膜するときのガス圧力Ｐg よりも０．０５Torrないし
４Torr高くしたことを特徴とする薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08422394A JP3406681B2 (ja) | 1994-04-22 | 1994-04-22 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08422394A JP3406681B2 (ja) | 1994-04-22 | 1994-04-22 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297404A true JPH07297404A (ja) | 1995-11-10 |
| JP3406681B2 JP3406681B2 (ja) | 2003-05-12 |
Family
ID=13824487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08422394A Expired - Fee Related JP3406681B2 (ja) | 1994-04-22 | 1994-04-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3406681B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005041311A1 (en) * | 2003-10-28 | 2005-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method for manufacturing the same, and liquid crystal television reciever |
| WO2005041310A1 (en) * | 2003-10-28 | 2005-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same, and television receiver |
| US7439086B2 (en) | 2003-11-14 | 2008-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing liquid crystal display device |
| JP2008270667A (ja) * | 2007-04-24 | 2008-11-06 | Hamamatsu Photonics Kk | 半導体発光素子 |
| US8247965B2 (en) | 2003-11-14 | 2012-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting display device and method for manufacturing the same |
-
1994
- 1994-04-22 JP JP08422394A patent/JP3406681B2/ja not_active Expired - Fee Related
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| WO2005041310A1 (en) * | 2003-10-28 | 2005-05-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same, and television receiver |
| CN100464429C (zh) * | 2003-10-28 | 2009-02-25 | 株式会社半导体能源研究所 | 液晶显示设备及其制造方法,以及液晶电视接收机 |
| US7709843B2 (en) | 2003-10-28 | 2010-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same, and television receiver |
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| US8987068B2 (en) | 2003-10-28 | 2015-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device |
| US7439086B2 (en) | 2003-11-14 | 2008-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing liquid crystal display device |
| US8247965B2 (en) | 2003-11-14 | 2012-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting display device and method for manufacturing the same |
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