JP2000243721A - 半導体装置の製造装置 - Google Patents
半導体装置の製造装置Info
- Publication number
- JP2000243721A JP2000243721A JP11040889A JP4088999A JP2000243721A JP 2000243721 A JP2000243721 A JP 2000243721A JP 11040889 A JP11040889 A JP 11040889A JP 4088999 A JP4088999 A JP 4088999A JP 2000243721 A JP2000243721 A JP 2000243721A
- Authority
- JP
- Japan
- Prior art keywords
- chamber
- substrate
- processing chamber
- semiconductor device
- gas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Landscapes
- Liquid Crystal (AREA)
- Drying Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 この発明は、製造時間が短縮でき、また高い
製造歩留りが確保できる半導体装置の製造装置を提供す
ることを目的とする。 【解決手段】 この発明は、被処理基板１０を支持する
サセプタ１４０を内方に備えた処理室１５０と、処理室
１５０に連結され処理室１５０を真空排気する排気手段
１６０と、処理室１５０に連結され処理室１５０にガス
を供給するガス供給手段１７０と、被処理基板１０に所
定の電圧を印加する第１電源２１０と、処理室１５０内
に導入されるガスを活性化する第２電源２００を含む活
性化手段１９０と、第１及び第２電源２００，２１０、
及びガスを制御して被処理基板１０へのイオンドーピン
グ処理又はエッチング処理を行なう制御部２２０とを備
えた半導体装置の製造装置１００である。
製造歩留りが確保できる半導体装置の製造装置を提供す
ることを目的とする。 【解決手段】 この発明は、被処理基板１０を支持する
サセプタ１４０を内方に備えた処理室１５０と、処理室
１５０に連結され処理室１５０を真空排気する排気手段
１６０と、処理室１５０に連結され処理室１５０にガス
を供給するガス供給手段１７０と、被処理基板１０に所
定の電圧を印加する第１電源２１０と、処理室１５０内
に導入されるガスを活性化する第２電源２００を含む活
性化手段１９０と、第１及び第２電源２００，２１０、
及びガスを制御して被処理基板１０へのイオンドーピン
グ処理又はエッチング処理を行なう制御部２２０とを備
えた半導体装置の製造装置１００である。
Description
【０００１】
【発明の属する技術分野】この発明は、絶縁性基板上に
形成される薄膜トランジスタ等の半導体装置の製造装置
に関する。
形成される薄膜トランジスタ等の半導体装置の製造装置
に関する。
【０００２】
【従来の技術】ガラスや石英等の絶縁性基板上に薄膜ト
ランジスタ（ＴＦＴ）等の半導体装置を形成する技術
は、アクティブマトリクス型液晶表示装置をはじめ、各
種分野で利用され、注目を集めている。
ランジスタ（ＴＦＴ）等の半導体装置を形成する技術
は、アクティブマトリクス型液晶表示装置をはじめ、各
種分野で利用され、注目を集めている。
【０００３】従来のＴＦＴは、活性層に非晶質シリコン
（ａ−Ｓｉ：Ｈ）等が用いられ、このａ−Ｓｉ：Ｈにｎ
＋ａ−Ｓｉ：Ｈ等のオーミックコンタクト層を介してソ
ース及びドレイン電極が配置されて構成される。また、
最近では、その移動度を向上させ十分な動作速度を確保
するために、活性層に多結晶シリコン（ｐ−Ｓｉ）を用
いる試みが成されている。
（ａ−Ｓｉ：Ｈ）等が用いられ、このａ−Ｓｉ：Ｈにｎ
＋ａ−Ｓｉ：Ｈ等のオーミックコンタクト層を介してソ
ース及びドレイン電極が配置されて構成される。また、
最近では、その移動度を向上させ十分な動作速度を確保
するために、活性層に多結晶シリコン（ｐ−Ｓｉ）を用
いる試みが成されている。
【０００４】このような薄膜トランジスタの製造方法の
一例を簡単に説明する。例えば、透明なガラス基板上
に、非晶質シリコン（ａ−Ｓｉ：Ｈ）薄膜を所望の膜厚
にプラズマＣＶＤ（Chemical Vapor Deposition ）法等
により堆積し、ＥＬＡ（Excimer Laser Annealing ）等
のアニーリングにより結晶化して多結晶シリコン膜（ｐ
−Ｓｉ）薄膜を形成する。そして、このｐ−Ｓｉ薄膜を
パターニングした後、この上にゲート絶縁膜をプラズマ
ＣＶＤ法等により堆積し、更にＡｌ合金等の金属膜を堆
積する。
一例を簡単に説明する。例えば、透明なガラス基板上
に、非晶質シリコン（ａ−Ｓｉ：Ｈ）薄膜を所望の膜厚
にプラズマＣＶＤ（Chemical Vapor Deposition ）法等
により堆積し、ＥＬＡ（Excimer Laser Annealing ）等
のアニーリングにより結晶化して多結晶シリコン膜（ｐ
−Ｓｉ）薄膜を形成する。そして、このｐ−Ｓｉ薄膜を
パターニングした後、この上にゲート絶縁膜をプラズマ
ＣＶＤ法等により堆積し、更にＡｌ合金等の金属膜を堆
積する。
【０００５】この金属膜上にレジスト・パターンを配
し、レジスト・パターンに基づいて金属膜をＲＩＥ（Re
active Ion Etching）等によりパターニングしてゲート
電極を形成する。そして、レジストをアッシングして除
去した後、ゲート電極をイオンドーピングのマスクとし
て用い、ソースおよびドレイン領域を形成すべくｐ−Ｓ
ｉ薄膜に不純物のイオンドーピングを行う。
し、レジスト・パターンに基づいて金属膜をＲＩＥ（Re
active Ion Etching）等によりパターニングしてゲート
電極を形成する。そして、レジストをアッシングして除
去した後、ゲート電極をイオンドーピングのマスクとし
て用い、ソースおよびドレイン領域を形成すべくｐ−Ｓ
ｉ薄膜に不純物のイオンドーピングを行う。
【０００６】しかる後に、５００℃の温度で熱処理する
ことによりドーピングされた不純物を活性化する。そし
て、この上に、層間絶縁膜を堆積し、ソース及びドレイ
ン領域上のゲート絶縁膜及び層間絶縁膜にそれぞれコン
タクトホールをウエットエッチングにより形成し、ドレ
イン領域に電気的に接続されるドレイン電極、ソース領
域に電気的に接続されるソース電極をそれぞれ形成して
薄膜トランジスタを完成させる。
ことによりドーピングされた不純物を活性化する。そし
て、この上に、層間絶縁膜を堆積し、ソース及びドレイ
ン領域上のゲート絶縁膜及び層間絶縁膜にそれぞれコン
タクトホールをウエットエッチングにより形成し、ドレ
イン領域に電気的に接続されるドレイン電極、ソース領
域に電気的に接続されるソース電極をそれぞれ形成して
薄膜トランジスタを完成させる。
【０００７】
【発明が解決しようとする課題】上述した薄膜トランジ
スタの製造方法によれば、それぞれのエッチング・パタ
ーニング工程、イオンドーピング工程、活性化工程は個
別の装置で行われる。このため、薄膜トランジスタに代
表される半導体装置の製造に高額な個別装置と、長い製
造時間とを要し、製造コストを十分に低廉化させること
が困難であった。また、製造装置間での半完成品の滞留
が生じ、この不所望な滞留が基板の素子領域表面に大気
中の微少粒子の付着や水分の吸着を引き起こし、製造歩
留まりを低下させる原因となることが解ってきた。
スタの製造方法によれば、それぞれのエッチング・パタ
ーニング工程、イオンドーピング工程、活性化工程は個
別の装置で行われる。このため、薄膜トランジスタに代
表される半導体装置の製造に高額な個別装置と、長い製
造時間とを要し、製造コストを十分に低廉化させること
が困難であった。また、製造装置間での半完成品の滞留
が生じ、この不所望な滞留が基板の素子領域表面に大気
中の微少粒子の付着や水分の吸着を引き起こし、製造歩
留まりを低下させる原因となることが解ってきた。
【０００８】本発明は、上記した技術課題に対処して成
されたのであって、製造に要する時間と高額装置の台数
を大幅に削減できる半導体装置の製造装置を提供するこ
とを目的としている。また、この発明は、製造途中での
不所望な半完成品の滞留を低減し、これにより高い製造
歩留りが達成される半導体装置の製造装置を提供するこ
とを目的としている。
されたのであって、製造に要する時間と高額装置の台数
を大幅に削減できる半導体装置の製造装置を提供するこ
とを目的としている。また、この発明は、製造途中での
不所望な半完成品の滞留を低減し、これにより高い製造
歩留りが達成される半導体装置の製造装置を提供するこ
とを目的としている。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
被処理基板を支持するサセプタを内方に備えた処理室
と、前記処理室に連結され前記処理室を真空排気する排
気手段と、前記処理室に連結され前記処理室にガスを供
給するガス供給手段と、前記被処理基板に所定の電圧を
印加する第１電源と、前記処理室内に導入される前記ガ
スを活性化する第２電源を含む活性化手段と、前記第１
及び第２電源、及び前記ガスを制御して前記被処理基板
へのイオンドーピング処理及びエッチング処理のいずれ
か一方を選択して行なう制御部と、を備えた半導体装置
の製造装置にある。
被処理基板を支持するサセプタを内方に備えた処理室
と、前記処理室に連結され前記処理室を真空排気する排
気手段と、前記処理室に連結され前記処理室にガスを供
給するガス供給手段と、前記被処理基板に所定の電圧を
印加する第１電源と、前記処理室内に導入される前記ガ
スを活性化する第２電源を含む活性化手段と、前記第１
及び第２電源、及び前記ガスを制御して前記被処理基板
へのイオンドーピング処理及びエッチング処理のいずれ
か一方を選択して行なう制御部と、を備えた半導体装置
の製造装置にある。
【００１０】また、請求項８記載の発明は、真空維持可
能な共通室と、この共通室に気密に連結された少なくと
も第１及び第２の処理室とを備えた半導体装置の製造装
置において、前記第１及び第２処理室は、被処理基板を
支持するサセプタを内方に備えた処理室と、前記処理室
に連結され前記処理室を真空排気する排気手段と、前記
処理室に連結され前記処理室にガスを供給するガス供給
手段と、前記被処理基板に所定の電圧を印加する第１電
源と、前記処理室内に導入される前記ガスを活性化する
第２電源を含む活性化手段と、前記第１及び第２電源、
及び前記ガスを制御して前記被処理基板へのイオンドー
ピング処理及びエッチング処理のいずれか一方を選択し
て行なう制御部と、を備えた半導体装置の製造装置にあ
る。
能な共通室と、この共通室に気密に連結された少なくと
も第１及び第２の処理室とを備えた半導体装置の製造装
置において、前記第１及び第２処理室は、被処理基板を
支持するサセプタを内方に備えた処理室と、前記処理室
に連結され前記処理室を真空排気する排気手段と、前記
処理室に連結され前記処理室にガスを供給するガス供給
手段と、前記被処理基板に所定の電圧を印加する第１電
源と、前記処理室内に導入される前記ガスを活性化する
第２電源を含む活性化手段と、前記第１及び第２電源、
及び前記ガスを制御して前記被処理基板へのイオンドー
ピング処理及びエッチング処理のいずれか一方を選択し
て行なう制御部と、を備えた半導体装置の製造装置にあ
る。
【００１１】この発明によれば、被処理基板を大気に晒
すことなくイオンドーピング及びエッチングを行なうこ
とを可能にする。これにより、製造時間を大幅に短縮す
ることができる。また、本発明によれば、工程間での不
所望な半完成品の滞留を低減でき、これにより高い製造
歩留りを達成することができる。
すことなくイオンドーピング及びエッチングを行なうこ
とを可能にする。これにより、製造時間を大幅に短縮す
ることができる。また、本発明によれば、工程間での不
所望な半完成品の滞留を低減でき、これにより高い製造
歩留りを達成することができる。
【００１２】
【発明の実施の形態】以下に、本発明の一実施例につい
て図面を参照して詳細に説明する。図１は、この実施例
に用いられる製造装置の概略構成図、図２は図１におけ
る一プロセス室の概略構成図である。
て図面を参照して詳細に説明する。図１は、この実施例
に用いられる製造装置の概略構成図、図２は図１におけ
る一プロセス室の概略構成図である。
【００１３】このプラズマ処理装置１００は、複数枚の
基板を収納した３個のカセットＣが並置配置可能に構成
されるカセットステーション１１０と、基板処理部１３
０と、カセットステーション１１０と基板処理部１３０
とのそれぞれに連結して配置される搬入・搬出部１２０
とを含む。
基板を収納した３個のカセットＣが並置配置可能に構成
されるカセットステーション１１０と、基板処理部１３
０と、カセットステーション１１０と基板処理部１３０
とのそれぞれに連結して配置される搬入・搬出部１２０
とを含む。
【００１４】搬入・搬出部１２０は、カセットステーシ
ョン１１０のカセットＣに収納される各基板を搬入・搬
出するためのロボットアーム１２１を備える。また、基
板処理部１３０は、真空気密に連結される、略中央に搬
送用ロボット１３２を備える８角形状の共通室１３１ａ
と、この共通室１３１ａと搬入・搬出部１２０との間に
配置され基板処理部１３０内に基板の搬入・搬出を制御
するロード・アンロード室１３１ｂと、共通室１３１ａ
にそれぞれ気密連結される７つのプロセス室１３１ｃ，
１３１ｄ，１３１ｅ，１３１ｆ，１３１ｇ，１３１ｈ，
１３１ｉとを備える。
ョン１１０のカセットＣに収納される各基板を搬入・搬
出するためのロボットアーム１２１を備える。また、基
板処理部１３０は、真空気密に連結される、略中央に搬
送用ロボット１３２を備える８角形状の共通室１３１ａ
と、この共通室１３１ａと搬入・搬出部１２０との間に
配置され基板処理部１３０内に基板の搬入・搬出を制御
するロード・アンロード室１３１ｂと、共通室１３１ａ
にそれぞれ気密連結される７つのプロセス室１３１ｃ，
１３１ｄ，１３１ｅ，１３１ｆ，１３１ｇ，１３１ｈ，
１３１ｉとを備える。
【００１５】プロセス室１３１ｃ，１３１ｄ，１３１
ｆ，１３１ｇ，１３１ｈは、略同一の構成であり、プロ
セス室１３１ｃを例にとると、例えば図２に示すよう
に、基板１０を支持するサセプタ１４０と、このサセプ
タ１４０を収納する真空チャンバ１５０と、真空チャン
バ１５０に連通されチャンバ１５０内を真空維持するポ
ンプ１６０と、真空チャンバ１５０に連通されチャンバ
１５０内に所望のガスを供給するガス供給系１７０と、
真空チャンバ１５０のサセプタ１４０と対向する上面に
気密配置されるセラミック等から構成される誘電体１８
０と、この誘電体１８０上に配置される高周波印加用の
アンテナ１９０と、アンテナ１９０に高周波を印加する
第１高周波源２００と、サセプタ１１０に接続される第
２高周波源２１０と、第１及び第２高周波源２００，２
１０を制御する制御部２２０とを備えて構成される。
尚、他のプロセス室１３１ｄ，１３１ｆ，１３１ｇ，１
３１ｈも略同一構成であり、以降同一の符号を用いて説
明する。
ｆ，１３１ｇ，１３１ｈは、略同一の構成であり、プロ
セス室１３１ｃを例にとると、例えば図２に示すよう
に、基板１０を支持するサセプタ１４０と、このサセプ
タ１４０を収納する真空チャンバ１５０と、真空チャン
バ１５０に連通されチャンバ１５０内を真空維持するポ
ンプ１６０と、真空チャンバ１５０に連通されチャンバ
１５０内に所望のガスを供給するガス供給系１７０と、
真空チャンバ１５０のサセプタ１４０と対向する上面に
気密配置されるセラミック等から構成される誘電体１８
０と、この誘電体１８０上に配置される高周波印加用の
アンテナ１９０と、アンテナ１９０に高周波を印加する
第１高周波源２００と、サセプタ１１０に接続される第
２高周波源２１０と、第１及び第２高周波源２００，２
１０を制御する制御部２２０とを備えて構成される。
尚、他のプロセス室１３１ｄ，１３１ｆ，１３１ｇ，１
３１ｈも略同一構成であり、以降同一の符号を用いて説
明する。
【００１６】次に、上述した装置１００による駆動回路
一体型ＴＦＴ−ＬＣＤ用のアレイ基板の作製におけるＣ
ＭＯＳ構造の薄膜トランジスタの製法を例にとり説明す
る。まず、図３（ａ）に示すように、外形寸法が５００
ｍｍ×６００ｍｍで、０．７ｍｍ厚の透明なガラス基板
１０上に、厚さ５０ｎｍの非晶質シリコン（ａ−Ｓｉ：
Ｈ）薄膜２０を、基板温度４００℃としたプラズマＣＶ
Ｄ法により堆積する。しかる後に、このａ−Ｓｉ：Ｈ薄
膜２０を、後述するＥＬＡ結晶化工程でのアブレーショ
ンの防止のために、窒素雰囲気中で脱水素処理し、低水
素濃度化する。
一体型ＴＦＴ−ＬＣＤ用のアレイ基板の作製におけるＣ
ＭＯＳ構造の薄膜トランジスタの製法を例にとり説明す
る。まず、図３（ａ）に示すように、外形寸法が５００
ｍｍ×６００ｍｍで、０．７ｍｍ厚の透明なガラス基板
１０上に、厚さ５０ｎｍの非晶質シリコン（ａ−Ｓｉ：
Ｈ）薄膜２０を、基板温度４００℃としたプラズマＣＶ
Ｄ法により堆積する。しかる後に、このａ−Ｓｉ：Ｈ薄
膜２０を、後述するＥＬＡ結晶化工程でのアブレーショ
ンの防止のために、窒素雰囲気中で脱水素処理し、低水
素濃度化する。
【００１７】そして、上述したプラズマ処理装置１００
のカセットステーション１１０に上記の基板１０が収納
されたカセットＣを配置する。まず、大気圧のロードロ
ック室１３１ｂのゲートバルブ１３３−１を開け、ロボ
ットアーム１２１により基板１０をカセットＣからロー
ドロック室１３１ｂ内に導く。ゲートバルブ１３３−１
を閉じ、このロードロック室１３１ｂを共通室１３１ａ
と略同等の例えば１０ｍＴｏｒｒに減圧する。
のカセットステーション１１０に上記の基板１０が収納
されたカセットＣを配置する。まず、大気圧のロードロ
ック室１３１ｂのゲートバルブ１３３−１を開け、ロボ
ットアーム１２１により基板１０をカセットＣからロー
ドロック室１３１ｂ内に導く。ゲートバルブ１３３−１
を閉じ、このロードロック室１３１ｂを共通室１３１ａ
と略同等の例えば１０ｍＴｏｒｒに減圧する。
【００１８】そして、ゲートバルブ１３３−２を開け、
搬送用ロボット１３２によりロードロック室１３１ｂの
基板１０をプロセス室１３１ｃのサセプタ１４０上に搬
入し、プロセス室１３１ｃのゲートバルブ１３３−３を
閉じ、このプロセス室１３１ｃを気密に維持する。プロ
セス室１３１ｃでは薄膜トランジスタのしきい値Ｖｔｈ
制御のため、第１高周波源１７０に２０００Ｗで１３．
５６ＭＨｚの高周波を印加すると共に、ガス供給系１４
０から２０ｓｃｃｍのＢ2 Ｈ6 を供給し、プラズマ放電
を安定させた後、制御部１９０の制御に基づいて第２高
周波源１９０から１５００Ｗで２ＭＨｚの高周波をサセ
プタ１１０に印加する。プラズマによりＢ2 Ｈ6 ガスは
イオン又はラジカル化され基板１０の−２００Ｖ程度の
セルフバイアスにより基板１０側に引込まれ、ボロン
（Ｂ）イオンがａ−Ｓｉ：Ｈ薄膜２０中にイオンドーピ
ングされる。
搬送用ロボット１３２によりロードロック室１３１ｂの
基板１０をプロセス室１３１ｃのサセプタ１４０上に搬
入し、プロセス室１３１ｃのゲートバルブ１３３−３を
閉じ、このプロセス室１３１ｃを気密に維持する。プロ
セス室１３１ｃでは薄膜トランジスタのしきい値Ｖｔｈ
制御のため、第１高周波源１７０に２０００Ｗで１３．
５６ＭＨｚの高周波を印加すると共に、ガス供給系１４
０から２０ｓｃｃｍのＢ2 Ｈ6 を供給し、プラズマ放電
を安定させた後、制御部１９０の制御に基づいて第２高
周波源１９０から１５００Ｗで２ＭＨｚの高周波をサセ
プタ１１０に印加する。プラズマによりＢ2 Ｈ6 ガスは
イオン又はラジカル化され基板１０の−２００Ｖ程度の
セルフバイアスにより基板１０側に引込まれ、ボロン
（Ｂ）イオンがａ−Ｓｉ：Ｈ薄膜２０中にイオンドーピ
ングされる。
【００１９】プロセス室１３１ｃの残留ガスを一度排気
した後、ゲートバルブ１３３−３を開け、搬送用ロボッ
ト１３２により共通室１３１ａを介して上記のプロセス
室１３１ｃからプロセス室１３１ｅに基板１０を搬送す
る。そしてプロセス室１３１ｅのゲートバルブ１３３−
５を閉じ、このプロセス室１３１ｅにて同図（ｂ）に示
すように、ａ−Ｓｉ：Ｈ薄膜２０をＥＬＡ（Excimer
Laser Annealing ）により結晶化させて多結晶シリコ
ン（ｐ−Ｓｉ）薄膜２２とする。ＥＬＡには、０．３×
４００ｍｍの長尺状のビームを用い、このビームを１５
μｍピッチで走査し、結晶化を行なった。尚、この結晶
化はＥＬＡの他にもランプアニール等のＲＴＡ（Rapid
Thermal Annealing ）であってもかまわない。
した後、ゲートバルブ１３３−３を開け、搬送用ロボッ
ト１３２により共通室１３１ａを介して上記のプロセス
室１３１ｃからプロセス室１３１ｅに基板１０を搬送す
る。そしてプロセス室１３１ｅのゲートバルブ１３３−
５を閉じ、このプロセス室１３１ｅにて同図（ｂ）に示
すように、ａ−Ｓｉ：Ｈ薄膜２０をＥＬＡ（Excimer
Laser Annealing ）により結晶化させて多結晶シリコ
ン（ｐ−Ｓｉ）薄膜２２とする。ＥＬＡには、０．３×
４００ｍｍの長尺状のビームを用い、このビームを１５
μｍピッチで走査し、結晶化を行なった。尚、この結晶
化はＥＬＡの他にもランプアニール等のＲＴＡ（Rapid
Thermal Annealing ）であってもかまわない。
【００２０】そして、ゲートバルブ１３３−５を開け、
搬送用ロボット１３２により基板１０をロードロック室
１３１ｂに導く。ゲートバルブ１３３−２を閉じ、ロー
ドロック室１３１ｂを大気圧とした後、ゲートバルブ１
３３−１を開け、基板１０をロボットアーム１２１によ
りカセットステーション１１０のカセットＣに搬出す
る。
搬送用ロボット１３２により基板１０をロードロック室
１３１ｂに導く。ゲートバルブ１３３−２を閉じ、ロー
ドロック室１３１ｂを大気圧とした後、ゲートバルブ１
３３−１を開け、基板１０をロボットアーム１２１によ
りカセットステーション１１０のカセットＣに搬出す
る。
【００２１】そして、このようして処理された基板１０
は、他の装置に導かれ、図示しないが所望のレジスト・
パターンをレジスト塗布、露光、現像を経て形成し、こ
のレジスト・パターンをマスクとしてｐ−Ｓｉ薄膜２２
をＣＦ4 及びＯ2 ガスを用いたＣＤＥ（Chemical Dry
Etching ）によりパターニングし、またレジスト・パ
ターンをアッシング除去して同図（ｃ）に示すような島
状のｐ−Ｓｉ薄膜３０，４０を形成した。尚、このパタ
ーニング及びアッシング工程は、後述するプロセス室１
３１ｆ，１３１ｇ，１３１ｈにて行なってもかまわな
い。
は、他の装置に導かれ、図示しないが所望のレジスト・
パターンをレジスト塗布、露光、現像を経て形成し、こ
のレジスト・パターンをマスクとしてｐ−Ｓｉ薄膜２２
をＣＦ4 及びＯ2 ガスを用いたＣＤＥ（Chemical Dry
Etching ）によりパターニングし、またレジスト・パ
ターンをアッシング除去して同図（ｃ）に示すような島
状のｐ−Ｓｉ薄膜３０，４０を形成した。尚、このパタ
ーニング及びアッシング工程は、後述するプロセス室１
３１ｆ，１３１ｇ，１３１ｈにて行なってもかまわな
い。
【００２２】この後、同図（ｄ）に示すように、ｐ−Ｓ
ｉ薄膜３０，４０上に、ゲート絶縁膜としてプラズマＣ
ＶＤ法によりＴＥＯＳ膜５０を堆積し、更にこの上に３
００ｎｍ厚のＡｌ−Ｎｄ合金膜５３をスパッタ成膜す
る。そして、この上にレジストを塗布し、露光、現像し
てレジスト・パターン６０を形成する。このレジスト・
パターン６０は、ｐ−Ｓｉ薄膜４０を十分に被覆すると
共に、ｐ−Ｓｉ薄膜３０上の所定の位置に配置される。
ｉ薄膜３０，４０上に、ゲート絶縁膜としてプラズマＣ
ＶＤ法によりＴＥＯＳ膜５０を堆積し、更にこの上に３
００ｎｍ厚のＡｌ−Ｎｄ合金膜５３をスパッタ成膜す
る。そして、この上にレジストを塗布し、露光、現像し
てレジスト・パターン６０を形成する。このレジスト・
パターン６０は、ｐ−Ｓｉ薄膜４０を十分に被覆すると
共に、ｐ−Ｓｉ薄膜３０上の所定の位置に配置される。
【００２３】このような基板１０を、再び上述したプラ
ズマ処理装置１００のカセットステーション１１０のカ
セットＣに配置する。大気圧のロードロック室１３１ｂ
のゲートバルブ１３３−１を開け、ロボットアーム１２
１により基板１０をカセットＣからロードロック室１３
１ｂ内に導く。ゲートバルブ１３３−１を閉じ、このロ
ードロック室１３１ｂを共通室１３１ａと略同等の例え
ば１０ｍＴｏｒｒに減圧する。
ズマ処理装置１００のカセットステーション１１０のカ
セットＣに配置する。大気圧のロードロック室１３１ｂ
のゲートバルブ１３３−１を開け、ロボットアーム１２
１により基板１０をカセットＣからロードロック室１３
１ｂ内に導く。ゲートバルブ１３３−１を閉じ、このロ
ードロック室１３１ｂを共通室１３１ａと略同等の例え
ば１０ｍＴｏｒｒに減圧する。
【００２４】そして、ゲートバルブ１３３−２を開け、
搬送用ロボット１３２によりロードロック室１３１ｂの
基板１０をプロセス室１３１ｆのサセプタ１１０上に配
置し、ゲートバルブ１３３−６を閉じ、プロセス室１３
１ｆを気密に維持する。そして、このプロセス室１３１
ｆを、例えば１０ｍＴｏｒｒに減圧維持し、第１高周波
源１７０に１０００Ｗで１３．５６ＭＨｚの高周波を印
加すると共に、ガス供給系１４０から５００ｓｃｃｍの
Ｃｌ2 と５００ｓｃｃｍのＢＣｌ3 とを供給し、プラズ
マ放電を安定させた後、制御部１９０の制御に基づいて
第２高周波源１９０から２００Ｗで６ＭＨｚの高周波を
サセプタ１１０に印加する。プラズマによりＣｌ2 及び
ＢＣｌ3 ガスはイオン又はラジカル化され基板１０の−
１０Ｖ程度のセルフバイアスにより基板１０側に引込ま
れ、ＲＩＥモードでＡｌ−Ｎｄ合金膜５３はレジスト・
パターン６０に基づいて略垂直にパターニングされ、同
図（ｅ）に示すように第１パターン５４をそれぞれ形成
する。
搬送用ロボット１３２によりロードロック室１３１ｂの
基板１０をプロセス室１３１ｆのサセプタ１１０上に配
置し、ゲートバルブ１３３−６を閉じ、プロセス室１３
１ｆを気密に維持する。そして、このプロセス室１３１
ｆを、例えば１０ｍＴｏｒｒに減圧維持し、第１高周波
源１７０に１０００Ｗで１３．５６ＭＨｚの高周波を印
加すると共に、ガス供給系１４０から５００ｓｃｃｍの
Ｃｌ2 と５００ｓｃｃｍのＢＣｌ3 とを供給し、プラズ
マ放電を安定させた後、制御部１９０の制御に基づいて
第２高周波源１９０から２００Ｗで６ＭＨｚの高周波を
サセプタ１１０に印加する。プラズマによりＣｌ2 及び
ＢＣｌ3 ガスはイオン又はラジカル化され基板１０の−
１０Ｖ程度のセルフバイアスにより基板１０側に引込ま
れ、ＲＩＥモードでＡｌ−Ｎｄ合金膜５３はレジスト・
パターン６０に基づいて略垂直にパターニングされ、同
図（ｅ）に示すように第１パターン５４をそれぞれ形成
する。
【００２５】更に、ガス種を切換え、連続して第１パタ
ーン５４の下層のＴＥＯＳ膜５０を第１パターン５４に
沿った形状にエッチング除去しパターニングする。これ
は、後述するイオンドーピング時のバイアス低減のため
である。
ーン５４の下層のＴＥＯＳ膜５０を第１パターン５４に
沿った形状にエッチング除去しパターニングする。これ
は、後述するイオンドーピング時のバイアス低減のため
である。
【００２６】そして、プロセス室１３１ｆの残留ガスを
一度排気した後、ゲートバルブ１３３−６を開け、基板
１０を搬送用ロボット１３２により共通室１３１ａを介
してプロセス室１３１ｄに搬送し、ゲートバルブ１３３
−４を閉じ気密に維持する。そしてプロセス室１３１ｄ
の第１高周波源１７０に２０００Ｗで１３．５６ＭＨｚ
の高周波を印加すると共に、ガス供給系１４０から２０
ｓｃｃｍのＰＨ3 を供給し、プラズマ放電を安定させた
後、制御部１９０の制御に基づいて第２高周波源１９０
から１５００Ｗで２ＭＨｚの高周波をサセプタ１１０に
印加する。プラズマによりＰＨ3 ガスはイオン又はラジ
カル化され基板１０の−２００Ｖ程度のセルフバイアス
により基板１０側に引込まれ、イオンドーピングが達成
される。尚、この実施例では、時間を制御してリン
（Ｐ）イオンのドーズ量を１×１０15ions／ｃｍ2 に制
御した。これにより、ｐ−Ｓｉ薄膜３０内にリンイオン
がドーピングされたソース及びドレイン領域３１，３３
を形成した。
一度排気した後、ゲートバルブ１３３−６を開け、基板
１０を搬送用ロボット１３２により共通室１３１ａを介
してプロセス室１３１ｄに搬送し、ゲートバルブ１３３
−４を閉じ気密に維持する。そしてプロセス室１３１ｄ
の第１高周波源１７０に２０００Ｗで１３．５６ＭＨｚ
の高周波を印加すると共に、ガス供給系１４０から２０
ｓｃｃｍのＰＨ3 を供給し、プラズマ放電を安定させた
後、制御部１９０の制御に基づいて第２高周波源１９０
から１５００Ｗで２ＭＨｚの高周波をサセプタ１１０に
印加する。プラズマによりＰＨ3 ガスはイオン又はラジ
カル化され基板１０の−２００Ｖ程度のセルフバイアス
により基板１０側に引込まれ、イオンドーピングが達成
される。尚、この実施例では、時間を制御してリン
（Ｐ）イオンのドーズ量を１×１０15ions／ｃｍ2 に制
御した。これにより、ｐ−Ｓｉ薄膜３０内にリンイオン
がドーピングされたソース及びドレイン領域３１，３３
を形成した。
【００２７】そして、プロセス室１３１ｄの残留ガスを
排気した後、ゲートバルブ１３３−４を開け、基板１０
を搬送用ロボット１３２により共通室１３１ａを介して
プロセス室１３１ｇに導き、ゲートバルブ１３３−７を
閉じ、プロセス室１３１ｇを気密に維持する。しかる後
に、ガス供給系１４０からＣＦ4 を５０ｓｃｃｍ、Ｏ2
を９５０ｓｃｃｍ供給し、同図（ｆ）に示すように、レ
ジスト・マスク６０を０．５μｍ程度サイドエッチング
する。引き続いて、ガス供給系１４０からの供給ガス及
びガス流量を、５００ｓｃｃｍのＣｌ2 と５００ｓｃｃ
ｍのＢＣｌ3 とに変更し、このようにサイドエッチング
されたレジスト・マスク６１に基づいて第１パターン５
４をエッチングし、第２パターン５５を成形する。ここ
で、ｐ−Ｓｉ薄膜３０上の第２パターン５５は、ゲート
電極の最終形状と一致している。また、詳述しないが、
第２パターン５５の形成に引き続いて、後述するイオン
ドーピングのバイアス低減のためＴＥＯＳ膜５０をガス
種を切換え第２パターン５５に沿った形状にパターニン
グする。
排気した後、ゲートバルブ１３３−４を開け、基板１０
を搬送用ロボット１３２により共通室１３１ａを介して
プロセス室１３１ｇに導き、ゲートバルブ１３３−７を
閉じ、プロセス室１３１ｇを気密に維持する。しかる後
に、ガス供給系１４０からＣＦ4 を５０ｓｃｃｍ、Ｏ2
を９５０ｓｃｃｍ供給し、同図（ｆ）に示すように、レ
ジスト・マスク６０を０．５μｍ程度サイドエッチング
する。引き続いて、ガス供給系１４０からの供給ガス及
びガス流量を、５００ｓｃｃｍのＣｌ2 と５００ｓｃｃ
ｍのＢＣｌ3 とに変更し、このようにサイドエッチング
されたレジスト・マスク６１に基づいて第１パターン５
４をエッチングし、第２パターン５５を成形する。ここ
で、ｐ−Ｓｉ薄膜３０上の第２パターン５５は、ゲート
電極の最終形状と一致している。また、詳述しないが、
第２パターン５５の形成に引き続いて、後述するイオン
ドーピングのバイアス低減のためＴＥＯＳ膜５０をガス
種を切換え第２パターン５５に沿った形状にパターニン
グする。
【００２８】そして、プロセス室１３１ｇの残留ガスを
排気した後、ゲートバルブ１３３−７を開け、基板１０
を共通室１３１ａを介してプロセス室１３１ｄに導き、
ゲートバルブ１３３−４を閉じ、プロセス室１３１ｄを
気密に維持する。しかる後に、第１高周波源１７０に５
００Ｗで１３．５６ＭＨｚの高周波を印加すると共に、
ガス供給系１４０から１０ｓｃｃｍのＰＨ3 を供給し、
プラズマ放電を安定させた後、制御部１９０の制御に基
づいて第２高周波源１９０から２０００Ｗで２ＭＨｚの
高周波をサセプタ１１０に印加する。プラズマによりＰ
Ｈ3 ガスはイオン又はラジカル化され基板１０の−３０
０Ｖ程度のセルフバイアスにより基板１０側に引込ま
れ、イオンドーピングが達成される。尚、この実施例で
は、上述したと同様に時間を制御してリン（Ｐ）イオン
のドーズ量を１×１０13ions／cm2の低濃度に制御し
た。これにより、ｐ−Ｓｉ薄膜３０内にＬＤＤ(lightly
DopedDrain) 領域３５，３７及びＬＤＤ領域３５，３
７に挟まれたチャネル領域３９を形成した。この工程ま
でで基本的ｎ−ｃｈＴＦＴが形成される。
排気した後、ゲートバルブ１３３−７を開け、基板１０
を共通室１３１ａを介してプロセス室１３１ｄに導き、
ゲートバルブ１３３−４を閉じ、プロセス室１３１ｄを
気密に維持する。しかる後に、第１高周波源１７０に５
００Ｗで１３．５６ＭＨｚの高周波を印加すると共に、
ガス供給系１４０から１０ｓｃｃｍのＰＨ3 を供給し、
プラズマ放電を安定させた後、制御部１９０の制御に基
づいて第２高周波源１９０から２０００Ｗで２ＭＨｚの
高周波をサセプタ１１０に印加する。プラズマによりＰ
Ｈ3 ガスはイオン又はラジカル化され基板１０の−３０
０Ｖ程度のセルフバイアスにより基板１０側に引込ま
れ、イオンドーピングが達成される。尚、この実施例で
は、上述したと同様に時間を制御してリン（Ｐ）イオン
のドーズ量を１×１０13ions／cm2の低濃度に制御し
た。これにより、ｐ−Ｓｉ薄膜３０内にＬＤＤ(lightly
DopedDrain) 領域３５，３７及びＬＤＤ領域３５，３
７に挟まれたチャネル領域３９を形成した。この工程ま
でで基本的ｎ−ｃｈＴＦＴが形成される。
【００２９】そしてプロセス室１３１ｄの残留ガスを排
気し、ゲートバルブ１３３−４を開け、搬送用ロボット
１３２により基板１０を共通室１３１ａを介してプロセ
ス室１３１ｈに導く。そして、ゲートバルブ１３３−８
を閉じ、プロセス室１３１ｈを気密に維持し、第１高周
波源１７０に２０００Ｗで１３．５６ＭＨｚの高周波を
印加すると共に、ガス供給系１４０からＣＦ4 を５０ｓ
ｃｃｍ、Ｏ2 を９５０ｓｃｃｍ供給し、プラズマ放電を
安定させる。この際の基板１０のセルフバイアスは略零
ボルトであり、プラズマによりイオン又はラジカル化さ
れたＣＦ4 及びＯ2 ガスに基づくＣＤＥモードで同図
（ｇ）に示すようにレジスト・マスク６１をアッシング
除去する。
気し、ゲートバルブ１３３−４を開け、搬送用ロボット
１３２により基板１０を共通室１３１ａを介してプロセ
ス室１３１ｈに導く。そして、ゲートバルブ１３３−８
を閉じ、プロセス室１３１ｈを気密に維持し、第１高周
波源１７０に２０００Ｗで１３．５６ＭＨｚの高周波を
印加すると共に、ガス供給系１４０からＣＦ4 を５０ｓ
ｃｃｍ、Ｏ2 を９５０ｓｃｃｍ供給し、プラズマ放電を
安定させる。この際の基板１０のセルフバイアスは略零
ボルトであり、プラズマによりイオン又はラジカル化さ
れたＣＦ4 及びＯ2 ガスに基づくＣＤＥモードで同図
（ｇ）に示すようにレジスト・マスク６１をアッシング
除去する。
【００３０】そしてプロセス室１３１ｈの残留ガスを排
気した後、ゲートバルブ１３３−８を開け、搬送用ロボ
ット１３２により共通室１３１ａを介して基板１０をロ
ードロック室１３１ｂに搬出する。そしてゲートバルブ
１３３−２を閉じ、ロードロック室１３１ｂを大気圧と
した後、ゲートバルブ１３３−１を開け、基板１０をロ
ボットアーム１２１によりカセットステーション１１０
のカセットＣに搬出する。
気した後、ゲートバルブ１３３−８を開け、搬送用ロボ
ット１３２により共通室１３１ａを介して基板１０をロ
ードロック室１３１ｂに搬出する。そしてゲートバルブ
１３３−２を閉じ、ロードロック室１３１ｂを大気圧と
した後、ゲートバルブ１３３−１を開け、基板１０をロ
ボットアーム１２１によりカセットステーション１１０
のカセットＣに搬出する。
【００３１】そして、他の装置により図４（ｈ）に示す
ように、レジストを塗布し、露光、現像してレジスト・
パターン６３を形成する。このレジスト・パターン６３
は、ｐ−Ｓｉ薄膜３０を十分に被覆すると共に、ｐ−Ｓ
ｉ薄膜４０上の所定の位置に配置される。
ように、レジストを塗布し、露光、現像してレジスト・
パターン６３を形成する。このレジスト・パターン６３
は、ｐ−Ｓｉ薄膜３０を十分に被覆すると共に、ｐ−Ｓ
ｉ薄膜４０上の所定の位置に配置される。
【００３２】このような基板１０を、再び上述したプラ
ズマ処理装置１００のカセットステーション１１０のカ
セットＣに配置する。大気圧のロードロック室１３１ｂ
のゲートバルブ１３３−１を開け、ロボットアーム１２
１により基板１０をカセットＣからロードロック室１３
１ｂ内に導く。ゲートバルブ１３３−１を閉じ、このロ
ードロック室１３１ｂを共通室１３１ａと略同等の例え
ば１０ｍＴｏｒｒに減圧する。
ズマ処理装置１００のカセットステーション１１０のカ
セットＣに配置する。大気圧のロードロック室１３１ｂ
のゲートバルブ１３３−１を開け、ロボットアーム１２
１により基板１０をカセットＣからロードロック室１３
１ｂ内に導く。ゲートバルブ１３３−１を閉じ、このロ
ードロック室１３１ｂを共通室１３１ａと略同等の例え
ば１０ｍＴｏｒｒに減圧する。
【００３３】そして、ゲートバルブ１３３−２を開け、
搬送用ロボット１３２により基板１０を共通室１３１ａ
を介してプロセス室１３１ｆのサセプタ１１０上に基板
１０を配置する。ゲートバルブ１３３−６を閉じ、プロ
セス室１３１ｆを気密に維持した状態で、プロセス室１
３１ｆのチャンバ１２０内を１０ｍＴｏｒｒの真空に維
持する。しかる後に、第１高周波源１７０に１０００Ｗ
で１３．５６ＭＨｚの高周波を印加すると共に、ガス供
給系１４０から５００ｓｃｃｍのＣｌ2 と５００ｓｃｃ
ｍのＢＣｌ3 とを供給し、プラズマ放電を安定させた
後、制御部１９０の制御に基づいて第２高周波源１９０
から２００Ｗで６ＭＨｚの高周波をサセプタ１１０に印
加する。
搬送用ロボット１３２により基板１０を共通室１３１ａ
を介してプロセス室１３１ｆのサセプタ１１０上に基板
１０を配置する。ゲートバルブ１３３−６を閉じ、プロ
セス室１３１ｆを気密に維持した状態で、プロセス室１
３１ｆのチャンバ１２０内を１０ｍＴｏｒｒの真空に維
持する。しかる後に、第１高周波源１７０に１０００Ｗ
で１３．５６ＭＨｚの高周波を印加すると共に、ガス供
給系１４０から５００ｓｃｃｍのＣｌ2 と５００ｓｃｃ
ｍのＢＣｌ3 とを供給し、プラズマ放電を安定させた
後、制御部１９０の制御に基づいて第２高周波源１９０
から２００Ｗで６ＭＨｚの高周波をサセプタ１１０に印
加する。
【００３４】プラズマによりＣｌ2 及びＢＣｌ3 ガスは
イオン及びラジカル化され基板１０の−１０Ｖ程度のセ
ルフバイアスにより基板側に急速に引込まれ、ＲＩＥモ
ードでｐ−Ｓｉ薄膜４０上のＡｌ−Ｎｄ合金膜から成る
第２パターン５５はレジスト・パターン６３に基づいて
略垂直にパターニングされ、ゲート電極の最終形状と一
致した第３パターン５７を形成する。
イオン及びラジカル化され基板１０の−１０Ｖ程度のセ
ルフバイアスにより基板側に急速に引込まれ、ＲＩＥモ
ードでｐ−Ｓｉ薄膜４０上のＡｌ−Ｎｄ合金膜から成る
第２パターン５５はレジスト・パターン６３に基づいて
略垂直にパターニングされ、ゲート電極の最終形状と一
致した第３パターン５７を形成する。
【００３５】更に、ガス種を切換え連続して第３パター
ン５７の下層のＴＥＯＳ膜５０を第３パターン５７に沿
った形状にパターニングする。これは、後述するイオン
ドーピング時のバイアス低減のためである。
ン５７の下層のＴＥＯＳ膜５０を第３パターン５７に沿
った形状にパターニングする。これは、後述するイオン
ドーピング時のバイアス低減のためである。
【００３６】そして、プロセス室１３１ｆのチャンバ１
２０内の残留ガスを排気した後、ゲートバルブ１３３−
６を開け、搬送用ロボット１３２により基板１０を共通
室１３１ａを介してプロセス室１３１ｃに導く。
２０内の残留ガスを排気した後、ゲートバルブ１３３−
６を開け、搬送用ロボット１３２により基板１０を共通
室１３１ａを介してプロセス室１３１ｃに導く。
【００３７】ゲートバルブ１３３−４を閉じ、プロセス
室１３１ｃを気密に維持した状態で、第１高周波源１７
０に２０００Ｗで１３．５６ＭＨｚの高周波を印加する
と共に、ガス供給系１４０から２０ｓｃｃｍのＢ2 Ｈ6
を供給し、プラズマ放電を安定させた後、制御部１９０
の制御に基づいて第２高周波源１９０から１５００Ｗで
２ＭＨｚの高周波をサセプタ１１０に印加する。プラズ
マによりＢ2 Ｈ6 ガスはイオン又はラジカル化され基板
１０の−２００Ｖ程度のセルフバイアスにより基板１０
側に引込まれ、イオンドーピングが達成される。尚、こ
の実施例では、上述したと同様に時間を制御してボロン
（Ｂ）イオンのドーズ量を１×１０15ions／cm2 制御し
た。これにより、ｐ−Ｓｉ薄膜４０内にソース及びドレ
イン領域４１，４３、ソース及びドレイン領域４１，４
３に挟まれたチャネル領域４５を形成した。ここまでの
工程で基本的ｐ−ｃｈＴＦＴが形成される。
室１３１ｃを気密に維持した状態で、第１高周波源１７
０に２０００Ｗで１３．５６ＭＨｚの高周波を印加する
と共に、ガス供給系１４０から２０ｓｃｃｍのＢ2 Ｈ6
を供給し、プラズマ放電を安定させた後、制御部１９０
の制御に基づいて第２高周波源１９０から１５００Ｗで
２ＭＨｚの高周波をサセプタ１１０に印加する。プラズ
マによりＢ2 Ｈ6 ガスはイオン又はラジカル化され基板
１０の−２００Ｖ程度のセルフバイアスにより基板１０
側に引込まれ、イオンドーピングが達成される。尚、こ
の実施例では、上述したと同様に時間を制御してボロン
（Ｂ）イオンのドーズ量を１×１０15ions／cm2 制御し
た。これにより、ｐ−Ｓｉ薄膜４０内にソース及びドレ
イン領域４１，４３、ソース及びドレイン領域４１，４
３に挟まれたチャネル領域４５を形成した。ここまでの
工程で基本的ｐ−ｃｈＴＦＴが形成される。
【００３８】しかる後に、プロセス室１３１ｄのチャン
バ１２０内の残留ガスを排気し、ゲートバルブ１３３−
４を開け、基板１０をプロセス室１３１ｈに導き、ゲー
トバルブ１３３−８を閉じる。そして、第１高周波源１
７０に２０００Ｗで１３．５６ＭＨｚの高周波を印加す
ると共に、ガス供給系１４０からＣＦ4 を５０ｓｃｃ
ｍ、Ｏ2 を９５０ｓｃｃｍ供給し、プラズマ放電を安定
させる。この際の基板１０のセルフバイアスは略零ボル
トであり、プラズマによりイオン又はラジカル化された
ＣＦ4 及びＯ2 ガスに基づくＣＤＥモードで同図（ｉ）
に示すようにレジスト・マスク６３はアッシング除去さ
れる。
バ１２０内の残留ガスを排気し、ゲートバルブ１３３−
４を開け、基板１０をプロセス室１３１ｈに導き、ゲー
トバルブ１３３−８を閉じる。そして、第１高周波源１
７０に２０００Ｗで１３．５６ＭＨｚの高周波を印加す
ると共に、ガス供給系１４０からＣＦ4 を５０ｓｃｃ
ｍ、Ｏ2 を９５０ｓｃｃｍ供給し、プラズマ放電を安定
させる。この際の基板１０のセルフバイアスは略零ボル
トであり、プラズマによりイオン又はラジカル化された
ＣＦ4 及びＯ2 ガスに基づくＣＤＥモードで同図（ｉ）
に示すようにレジスト・マスク６３はアッシング除去さ
れる。
【００３９】そして、プロセス室１３１ｈの残留ガスを
排気し、ゲートバルブ１３３−８を開け、基板１０を共
通室１３１ａを介してプロセス室１３１ｉに搬送する。
プロセス室１３１ｉのゲートバルブ１３３−９を閉じ、
基板１０を約５００℃の温度で熱処理することによりド
ーピングされた不純物を熱的に活性化しキャリア化す
る。
排気し、ゲートバルブ１３３−８を開け、基板１０を共
通室１３１ａを介してプロセス室１３１ｉに搬送する。
プロセス室１３１ｉのゲートバルブ１３３−９を閉じ、
基板１０を約５００℃の温度で熱処理することによりド
ーピングされた不純物を熱的に活性化しキャリア化す
る。
【００４０】そして、ゲートバルブ１３３−９を開け、
共通室１３１ａを介して基板１０をロードロック室１３
１ｂに導く。ゲートバルブ１３３−２を閉じ、ロードロ
ック室１３１ｂを大気圧とした後、ゲートバルブ１３３
−１を開け、基板１０をカセットＣに搬出する。
共通室１３１ａを介して基板１０をロードロック室１３
１ｂに導く。ゲートバルブ１３３−２を閉じ、ロードロ
ック室１３１ｂを大気圧とした後、ゲートバルブ１３３
−１を開け、基板１０をカセットＣに搬出する。
【００４１】そして、この基板１０上に、層間絶縁膜７
０としてプラズマＣＶＤ法により窒化シリコン膜（Ｓｉ
Ｎｘ）を堆積し、また図示しないが透明電極として例え
ばＩＴＯ膜をスパッタ法により堆積し、所定の形状にパ
ターニングする。更に、ソース及びドレイン領域３１，
３３，４１，４３上の層間絶縁膜７０にそれぞれコンタ
クトホールをウエットエッチングにより形成する。
０としてプラズマＣＶＤ法により窒化シリコン膜（Ｓｉ
Ｎｘ）を堆積し、また図示しないが透明電極として例え
ばＩＴＯ膜をスパッタ法により堆積し、所定の形状にパ
ターニングする。更に、ソース及びドレイン領域３１，
３３，４１，４３上の層間絶縁膜７０にそれぞれコンタ
クトホールをウエットエッチングにより形成する。
【００４２】この後、同図（ｊ）に示すように、スパッ
タ法によりＡｌ−Ｎｄ合金膜をスパッタリング法により
堆積し、パターニングすることにより、ドレイン領域３
１，４１に電気的に接続されるドレイン電極８１，８
３、ソース領域に電気的に接続されるソース電極８５，
８７を形成する。
タ法によりＡｌ−Ｎｄ合金膜をスパッタリング法により
堆積し、パターニングすることにより、ドレイン領域３
１，４１に電気的に接続されるドレイン電極８１，８
３、ソース領域に電気的に接続されるソース電極８５，
８７を形成する。
【００４３】この後、必要に応じて窒化シリコン膜等で
保護膜を形成し、水素雰囲気中で熱処理することで素子
特性を安定化させる。以上説明したように、この実施例
によれば、Ａｌ−Ｎｄ合金膜５３のパターニング、リン
（Ｐ）イオンのイオンドーピング、レジスト・マスク６
０のサイドエッチング、第１パターン５４のエッチン
グ、更にリン（Ｐ）イオンのイオンドーピング、レジス
ト・マスク６１のアッシングを大気に晒すことなく連続
して処理できるため、製造時間を従来に比べて大幅に短
縮することができた。
保護膜を形成し、水素雰囲気中で熱処理することで素子
特性を安定化させる。以上説明したように、この実施例
によれば、Ａｌ−Ｎｄ合金膜５３のパターニング、リン
（Ｐ）イオンのイオンドーピング、レジスト・マスク６
０のサイドエッチング、第１パターン５４のエッチン
グ、更にリン（Ｐ）イオンのイオンドーピング、レジス
ト・マスク６１のアッシングを大気に晒すことなく連続
して処理できるため、製造時間を従来に比べて大幅に短
縮することができた。
【００４４】同様に、第２パターン５７のパターニン
グ、ボロン（Ｂ）イオンのイオンドーピング、レジスト
・マスク６３のアッシングを大気に晒すことなく連続し
て処理できるため、製造時間を従来に比べて大幅に短縮
することができた。
グ、ボロン（Ｂ）イオンのイオンドーピング、レジスト
・マスク６３のアッシングを大気に晒すことなく連続し
て処理できるため、製造時間を従来に比べて大幅に短縮
することができた。
【００４５】しかも、工程途中で半完成品の不所望な滞
留がないためか、従来に比べて製造歩留りをおよそ２５
％向上させることができた。また、ＥＬＡ装置、ＲＩＥ
装置、ＣＤＥ装置、イオンドーピング装置、アッシング
装置およびドーピング不純物イオンの活性装置を一つの
製造装置にまとめることができるので、装置にかける投
資を大幅に削減でき、また装置占有面積を大幅に削減で
きた。
留がないためか、従来に比べて製造歩留りをおよそ２５
％向上させることができた。また、ＥＬＡ装置、ＲＩＥ
装置、ＣＤＥ装置、イオンドーピング装置、アッシング
装置およびドーピング不純物イオンの活性装置を一つの
製造装置にまとめることができるので、装置にかける投
資を大幅に削減でき、また装置占有面積を大幅に削減で
きた。
【００４６】また、この実施例によれば、例えばプロセ
ス室１３１ｃのメンテナンスが必要な場合であっても、
略同一工程のプロセス室１３１ｄあるいはプロセス室１
３１ｆ，１３１ｇ，１３１ｈをガス種と投入パワーの制
御によりイオンドーピング用に用いることもできるの
で、稼働率を大幅に損なうこともない。
ス室１３１ｃのメンテナンスが必要な場合であっても、
略同一工程のプロセス室１３１ｄあるいはプロセス室１
３１ｆ，１３１ｇ，１３１ｈをガス種と投入パワーの制
御によりイオンドーピング用に用いることもできるの
で、稼働率を大幅に損なうこともない。
【００４７】この実施例では、略同一構成のプロセス室
１３１ｃ，１３１ｄ，１３１ｆ，１３１ｇ，１３１ｈの
プロセス室１３１ｃ，１３１ｄをイオンドーピング用
に、プロセス室１３１ｆ，１３１ｇ，１３１ｈをエッチ
ング用に区分して用いた。これは、各プロセス室１３１
ｃ，１３１ｄ，１３１ｆ，１３１ｇ，１３１ｈへの配管
を簡便にするためと、残留ガス等による不純物の混入を
防止するためである。
１３１ｃ，１３１ｄ，１３１ｆ，１３１ｇ，１３１ｈの
プロセス室１３１ｃ，１３１ｄをイオンドーピング用
に、プロセス室１３１ｆ，１３１ｇ，１３１ｈをエッチ
ング用に区分して用いた。これは、各プロセス室１３１
ｃ，１３１ｄ，１３１ｆ，１３１ｇ，１３１ｈへの配管
を簡便にするためと、残留ガス等による不純物の混入を
防止するためである。
【００４８】しかしながら、この発明はこの実施例に限
定されるものではなく、ガス種と投入パワーをそれぞれ
制御して各プロセス室でイオンドーピングとエッチン
グ、更には不純物の活性化等を連続して処理するもので
あっても構わない。
定されるものではなく、ガス種と投入パワーをそれぞれ
制御して各プロセス室でイオンドーピングとエッチン
グ、更には不純物の活性化等を連続して処理するもので
あっても構わない。
【００４９】また、この実施例では、ＥＬＡ処理用のプ
ロセス室１３１ｅ、ドーピング不純物の活性化のための
プロセス室１３１ｉもプラズマ処理装置１００に連結し
たが、半導体膜あるいは絶縁膜成膜用のプラズマＣＶＤ
処理室等を連結することもできる。
ロセス室１３１ｅ、ドーピング不純物の活性化のための
プロセス室１３１ｉもプラズマ処理装置１００に連結し
たが、半導体膜あるいは絶縁膜成膜用のプラズマＣＶＤ
処理室等を連結することもできる。
【００５０】
【発明の効果】本発明の半導体装置の製造装置によれ
ば、パターニング及びイオンドーピングが大気に晒され
ることなく連続して行なうことができ、製造時間を大幅
に短縮することができる。また、本発明によれば、工程
間での不所望な半完成品の滞留を低減でき、これにより
高い製造歩留りを達成することができる。
ば、パターニング及びイオンドーピングが大気に晒され
ることなく連続して行なうことができ、製造時間を大幅
に短縮することができる。また、本発明によれば、工程
間での不所望な半完成品の滞留を低減でき、これにより
高い製造歩留りを達成することができる。
【図１】図１は、本発明の一実施例のプラズマ処理装置
の概略構成図である。
の概略構成図である。
【図２】図２は、図１の一プロセス室の概略構成図であ
る。
る。
【図３】図３は、本発明の一実施例の薄膜トランジスタ
の製造プロセスを説明するための図である。
の製造プロセスを説明するための図である。
【図４】図４は、図３に引き続いて行われる薄膜トラン
ジスタの製造プロセスを説明するための図である。
ジスタの製造プロセスを説明するための図である。
１０…ガラス基板 ２７…ａ−Ｓｉ：Ｈ薄膜 ２８…オーミックコンタクト領域 ３０…ドレイン電極 ３３…ソース電極 ３９…層間絶縁膜 ５１…画素電極 １００…プラズマ処理装置 １１０…カセットステーション １２０…搬入・搬出部 １３０…基板処理部 １３１ａ…共通室 １３１ｂ…ロードロック室 １３１ｃ，１３１ｄ，１３１ｅ，１３１ｆ，１３１ｇ，
１３１ｈ，１３１ｉ…プロセス室 １４０…サセプタ １５０…チャンバ
１３１ｈ，１３１ｉ…プロセス室 １４０…サセプタ １５０…チャンバ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3065 Ｈ０１Ｌ 21/302 Ｂ 29/786 29/78 ６１６Ｌ 21/336 ６２７Ｃ (72)発明者 土肥 孝好 埼玉県深谷市幡羅町一丁目９番地２号 株 式会社東芝深谷電子工場内 Ｆターム(参考） 2H092 JA24 JA37 JA41 JA46 KA04 KA05 KA10 MA08 MA15 MA18 MA27 MA30 MA35 NA29 5F004 BA20 BB13 BC02 BC03 BC05 BC06 BD06 CA01 CA06 CA09 DA01 DA04 DA11 DA26 DB02 DB12 FA02 FA03 5F110 DD02 EE06 FF02 FF30 GG15 GG45 GG51 HJ12 HL06 NN02 NN24 NN35 PP03 PP35 QQ04
Claims (10)
- 【請求項１】 被処理基板を支持するサセプタを内方に
備えた処理室と、 前記処理室に連結され前記処理室を真空排気する排気手
段と、 前記処理室に連結され前記処理室にガスを供給するガス
供給手段と、 前記被処理基板に所定の電圧を印加する第１電源と、前
記処理室内に導入される前記ガスを活性化する第２電源
を含む活性化手段と、 前記第１及び第２電源、及び前記ガスを制御して前記被
処理基板へのイオンドーピング処理及びエッチング処理
のいずれか一方を選択して行なう制御部と、 を備えたことを特徴とする半導体装置の製造装置。 - 【請求項２】 前記活性化手段は、前記サセプタ上に対
向して配置される誘電体層を含むことを特徴とする請求
項１記載の半導体装置の製造装置。 - 【請求項３】 前記活性化手段は、前記誘電体層に対向
して配置されるアンテナを含むことを特徴とする請求項
２記載の半導体装置の製造装置。 - 【請求項４】 前記処理室は、内方に前記被処理基板を
搬送する搬送手段を含む共通室に連通されることを特徴
とする請求項１記載の半導体装置の製造装置。 - 【請求項５】 前記共通室は、前記被処理基板を熱処理
する加熱室に連通されることを特徴とする請求項４記載
の半導体装置の製造装置。 - 【請求項６】 前記加熱室は、エキシマ・レーザ・アニ
ール室であることを特徴とする請求項５記載の半導体装
置の製造装置。 - 【請求項７】 前記加熱室は、ドーピングされたイオン
をキャリアとして作用させる熱処理を施すことを特徴と
する請求項５記載の半導体装置の製造装置。 - 【請求項８】 真空維持可能な共通室と、この共通室に
気密に連結された少なくとも第１及び第２の処理室とを
備えた半導体装置の製造装置において、 前記第１及び第２処理室は、被処理基板を支持するサセ
プタを内方に備えた処理室と、前記処理室に連結され前
記処理室を真空排気する排気手段と、前記処理室に連結
され前記処理室にガスを供給するガス供給手段と、前記
被処理基板に所定の電圧を印加する第１電源と、前記処
理室内に導入される前記ガスを活性化する第２電源を含
む活性化手段と、前記第１及び第２電源、及び前記ガス
を制御して前記被処理基板へのイオンドーピング処理及
びエッチング処理のいずれか一方を選択して行なう制御
部と、 を備えたことを特徴とする半導体装置の製造装置。 - 【請求項９】 前記第１処理室はイオンドーピング処
理、前記第２処理室はエッチング処理に選択制御される
ことを特徴とする請求項８記載の半導体装置の製造装
置。 - 【請求項１０】 前記共通室に気密に連結され、前記被
処理基板の搬入・搬出を行なうためのロードロック室を
備えたことを特徴とする請求項８記載の半導体装置の製
造装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11040889A JP2000243721A (ja) | 1999-02-19 | 1999-02-19 | 半導体装置の製造装置 |
| KR1019990027536A KR100305527B1 (ko) | 1998-07-09 | 1999-07-08 | 반도체장치의 제조방법 및 제조장치 |
| TW088111713A TW460742B (en) | 1998-07-09 | 1999-07-09 | Method for manufacturing semiconductor device |
| US09/347,862 US6146929A (en) | 1998-07-09 | 1999-07-09 | Method for manufacturing semiconductor device using multiple steps continuously without exposing substrate to the atmosphere |
| US09/672,447 US6372083B1 (en) | 1998-07-09 | 2000-09-29 | Method of manufacturing semiconductor device and apparatus for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11040889A JP2000243721A (ja) | 1999-02-19 | 1999-02-19 | 半導体装置の製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000243721A true JP2000243721A (ja) | 2000-09-08 |
Family
ID=12593090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11040889A Abandoned JP2000243721A (ja) | 1998-07-09 | 1999-02-19 | 半導体装置の製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000243721A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184995A (ja) * | 2000-12-12 | 2002-06-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP2005533391A (ja) * | 2002-07-18 | 2005-11-04 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | ターゲットの移動をともなうプラズマ注入システムおよび方法 |
| KR101910398B1 (ko) * | 2011-06-15 | 2018-10-22 | 어플라이드 머티어리얼스, 인코포레이티드 | 수용성 다이 부착 필름을 이용한 레이저 및 플라즈마 에칭 웨이퍼 다이싱 |
| KR101920343B1 (ko) * | 2011-06-15 | 2018-11-20 | 어플라이드 머티어리얼스, 인코포레이티드 | 플라즈마 에칭을 갖는 하이브리드 갈바닉 레이저 스크라이빙 프로세스를 이용한 웨이퍼 다이싱 |
| KR20190012268A (ko) * | 2011-06-15 | 2019-02-08 | 어플라이드 머티어리얼스, 인코포레이티드 | 물리적으로 제거가능한 마스크를 이용한 레이저 및 플라즈마 에칭 웨이퍼 다이싱 |
-
1999
- 1999-02-19 JP JP11040889A patent/JP2000243721A/ja not_active Abandoned
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184995A (ja) * | 2000-12-12 | 2002-06-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP2005533391A (ja) * | 2002-07-18 | 2005-11-04 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | ターゲットの移動をともなうプラズマ注入システムおよび方法 |
| KR101910398B1 (ko) * | 2011-06-15 | 2018-10-22 | 어플라이드 머티어리얼스, 인코포레이티드 | 수용성 다이 부착 필름을 이용한 레이저 및 플라즈마 에칭 웨이퍼 다이싱 |
| KR101920343B1 (ko) * | 2011-06-15 | 2018-11-20 | 어플라이드 머티어리얼스, 인코포레이티드 | 플라즈마 에칭을 갖는 하이브리드 갈바닉 레이저 스크라이빙 프로세스를 이용한 웨이퍼 다이싱 |
| KR20190012268A (ko) * | 2011-06-15 | 2019-02-08 | 어플라이드 머티어리얼스, 인코포레이티드 | 물리적으로 제거가능한 마스크를 이용한 레이저 및 플라즈마 에칭 웨이퍼 다이싱 |
| KR102149409B1 (ko) | 2011-06-15 | 2020-08-28 | 어플라이드 머티어리얼스, 인코포레이티드 | 물리적으로 제거가능한 마스크를 이용한 레이저 및 플라즈마 에칭 웨이퍼 다이싱 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7691692B2 (en) | Substrate processing apparatus and a manufacturing method of a thin film semiconductor device | |
| US6372083B1 (en) | Method of manufacturing semiconductor device and apparatus for manufacturing the same | |
| JP3977455B2 (ja) | 半導体装置の作製方法 | |
| JP3165324B2 (ja) | 半導体装置の作製方法 | |
| JP3781787B2 (ja) | 多目的基板処理装置およびその動作方法および薄膜集積回路の作製方法 | |
| US6156627A (en) | Method of promoting crystallization of an amorphous semiconductor film using organic metal CVD | |
| US6130118A (en) | Plasma reaction apparatus and plasma reaction | |
| JP3375988B2 (ja) | レーザー処理装置 | |
| JP2000243721A (ja) | 半導体装置の製造装置 | |
| JP3844526B2 (ja) | 結晶性珪素膜作製方法 | |
| JP4001906B2 (ja) | 半導体装置の作製方法 | |
| US6730368B1 (en) | Method of preparing a poly-crystalline silicon film | |
| JP2840802B2 (ja) | 半導体材料の製造方法および製造装置 | |
| JP2000031081A (ja) | 半導体装置の製造方法 | |
| US6974763B1 (en) | Method of forming semiconductor device by crystallizing amorphous silicon and forming crystallization promoting material in the same chamber | |
| KR100221352B1 (ko) | 다결정 실리콘의 형성방법 및 형성장치 | |
| JP2000021891A (ja) | 基板処理装置およびその方法 | |
| JP3533830B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH1098085A (ja) | プラズマ処理装置および薄膜トランジスタ製造方法 | |
| JP2000243802A (ja) | 半導体装置の製造方法及び装置 | |
| JPH1041513A (ja) | 半導体素子の製造方法およびその装置 | |
| JP2002208707A (ja) | 薄膜トランジスタの製造方法 | |
| JP3319450B2 (ja) | 半導体薄膜の作成方法 | |
| JP2001102373A (ja) | 半導体装置の製造装置 | |
| JP2000101086A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050414 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060216 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20061215 |