JP3319450B2 - 半導体薄膜の作成方法 - Google Patents
半導体薄膜の作成方法Info
- Publication number
- JP3319450B2 JP3319450B2 JP28493099A JP28493099A JP3319450B2 JP 3319450 B2 JP3319450 B2 JP 3319450B2 JP 28493099 A JP28493099 A JP 28493099A JP 28493099 A JP28493099 A JP 28493099A JP 3319450 B2 JP3319450 B2 JP 3319450B2
- Authority
- JP
- Japan
- Prior art keywords
- chamber
- thin film
- semiconductor thin
- film
- gas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は、特に、低いドーズ
量においても、バッチ内（ウェハ間）の成膜均一性を向
上させる半導体薄膜の作成方法に関するものである。
量においても、バッチ内（ウェハ間）の成膜均一性を向
上させる半導体薄膜の作成方法に関するものである。
【０００２】
【従来の技術】低温poly-Si TFT（ポリシリコン薄膜ト
ランジスタ）の活性層となるpoly-Si層は、非晶質基板
上に形成したa-Si薄膜をエキシマレーザーアニール（以
下「ELA」という。）、又は固相成長（以下「SPC」とい
う。）等で結晶化することによって形成される。ここ
で、TFT特性の中で動作電圧のしきい値（以下「VTH」と
いう。）は、回路動作上重要な値である。そこで、チャ
ネル部分であるシリコン薄膜中にボロン（以下「B」と
いう。）、又はリン（以下「P」という。）等の不純物
をドーピングすることによってシリコンのフラットバン
ドをコントロールし、最適なVTH値を得る。
ランジスタ）の活性層となるpoly-Si層は、非晶質基板
上に形成したa-Si薄膜をエキシマレーザーアニール（以
下「ELA」という。）、又は固相成長（以下「SPC」とい
う。）等で結晶化することによって形成される。ここ
で、TFT特性の中で動作電圧のしきい値（以下「VTH」と
いう。）は、回路動作上重要な値である。そこで、チャ
ネル部分であるシリコン薄膜中にボロン（以下「B」と
いう。）、又はリン（以下「P」という。）等の不純物
をドーピングすることによってシリコンのフラットバン
ドをコントロールし、最適なVTH値を得る。
【０００３】シリコン薄膜中に不純物をドーピングする
方法として、従来イオン注入（以下「I/I」とい
う。）、又はイオンドーピング（以下「I/D」とい
う。）が採用されてきた。また、I/I及びI/D以外の方法
として、チャネル部分となるa-Si薄膜を成膜する際にシ
ラン系ガス（SiH4,Si2H6等）とドーピング用不純物ガス
（B2H6,PH3等）とを一緒に導入することによって、as-d
epoで不純物がドーピングされたa-Si薄膜を得るという
方法が行われている。この方法は気相ドーピングとい
う。
方法として、従来イオン注入（以下「I/I」とい
う。）、又はイオンドーピング（以下「I/D」とい
う。）が採用されてきた。また、I/I及びI/D以外の方法
として、チャネル部分となるa-Si薄膜を成膜する際にシ
ラン系ガス（SiH4,Si2H6等）とドーピング用不純物ガス
（B2H6,PH3等）とを一緒に導入することによって、as-d
epoで不純物がドーピングされたa-Si薄膜を得るという
方法が行われている。この方法は気相ドーピングとい
う。
【０００４】また、a-Si薄膜の成膜を行う方法は、プラ
ズマCVDによる方法とLPCVD（減圧化学蒸着）による方法
とに大別される。ここで、LPCVDによるa-Si薄膜の成膜
を行う場合には、スループットの向上を図るためにバッ
チ処理（一定枚数のウェハを一括処理）することが前提
となっている。しかしながら、バッチ処理を行う場合に
は、１バッチ内の成膜ばらつきが生じてしまう。特に、
シリコン層中にドーピングする不純物濃度（ドーズ量）
が少なくなればなるほど、バッチ内でのばらつきの許容
範囲が小さくなり、製造歩留まり低下の原因となってい
る。そこで、バッチ内の成膜均一性を向上させる方法が
特開平7-307292号公報等に開示されている。
ズマCVDによる方法とLPCVD（減圧化学蒸着）による方法
とに大別される。ここで、LPCVDによるa-Si薄膜の成膜
を行う場合には、スループットの向上を図るためにバッ
チ処理（一定枚数のウェハを一括処理）することが前提
となっている。しかしながら、バッチ処理を行う場合に
は、１バッチ内の成膜ばらつきが生じてしまう。特に、
シリコン層中にドーピングする不純物濃度（ドーズ量）
が少なくなればなるほど、バッチ内でのばらつきの許容
範囲が小さくなり、製造歩留まり低下の原因となってい
る。そこで、バッチ内の成膜均一性を向上させる方法が
特開平7-307292号公報等に開示されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記特
開平7-307292号公報等に開示されるa-Si薄膜の成膜方法
であっても、特に、低いドーズ量においては、バッチ内
の成膜ばらつきが十分に小さくないという問題点があっ
た。
開平7-307292号公報等に開示されるa-Si薄膜の成膜方法
であっても、特に、低いドーズ量においては、バッチ内
の成膜ばらつきが十分に小さくないという問題点があっ
た。
【０００６】本発明は以上の従来技術における問題に鑑
みてなされたものであって、本発明が解決しようとする
課題は、特に、低いドーズ量においても、バッチ内の成
膜均一性を更に向上させる半導体薄膜の作成方法を提供
することを課題とする。
みてなされたものであって、本発明が解決しようとする
課題は、特に、低いドーズ量においても、バッチ内の成
膜均一性を更に向上させる半導体薄膜の作成方法を提供
することを課題とする。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に提供する本出願第一の発明の半導体薄膜の作成方法
は、LPCVD成膜装置のチャンバー内に成膜基板を導入
し、この成膜基板上に所望の不純物を含有する半導体薄
膜の作成方法において、前記チャンバー内に成膜基板が
導入された後に前記チャンバー内の排気をする第１の排
気工程と、前記第１の排気工程後に前記チャンバー内に
不純物ガスを導入する不純物ガス導入工程と、前記不純
物ガス導入工程後に前記不純物ガスが導入されたチャン
バー内の排気をする第２の排気工程と、前記第２の排気
工程後に前記チャンバー内に成膜ガスを導入する成膜ガ
ス導入工程とを有し、前記不純物ガス導入工程の後、前
記第2の排気工程の前に不純物ガスが導入されたチャン
バー内を所定時間放置する放置工程を有することを特徴
とする。
に提供する本出願第一の発明の半導体薄膜の作成方法
は、LPCVD成膜装置のチャンバー内に成膜基板を導入
し、この成膜基板上に所望の不純物を含有する半導体薄
膜の作成方法において、前記チャンバー内に成膜基板が
導入された後に前記チャンバー内の排気をする第１の排
気工程と、前記第１の排気工程後に前記チャンバー内に
不純物ガスを導入する不純物ガス導入工程と、前記不純
物ガス導入工程後に前記不純物ガスが導入されたチャン
バー内の排気をする第２の排気工程と、前記第２の排気
工程後に前記チャンバー内に成膜ガスを導入する成膜ガ
ス導入工程とを有し、前記不純物ガス導入工程の後、前
記第2の排気工程の前に不純物ガスが導入されたチャン
バー内を所定時間放置する放置工程を有することを特徴
とする。
【０００８】係る構成とすることにより、チャンバー内
に所望の不純物ガスのみを導入し、チャンバー内を不純
物ガスで均一に満たすことができ、これにより、チャン
バー内の場所に依存せず、不純物ガスと接するチャンバ
ー内の成膜基板表面すべてに不純物を均一に付着させる
ことができ、その後に成膜ガスを導入することにより、
半導体薄膜中の不純物濃度がバッチ内で均一となり、バ
ッチ内の成膜均一性を向上させることができる。しか
も、不純物ガスが導入されたチャンバー内を所定時間放
置する放置工程を有するので成膜基板又はノンドープ半
導体薄膜表面に付着する不純物濃度は時間経過と共に飽
和し、表面に付着する不純物濃度を安定化させることが
できる。これにより、半導体薄膜中の不純物濃度がバッ
チ内で均一となり、バッチ内の成膜均一性を向上させる
ことができる。
に所望の不純物ガスのみを導入し、チャンバー内を不純
物ガスで均一に満たすことができ、これにより、チャン
バー内の場所に依存せず、不純物ガスと接するチャンバ
ー内の成膜基板表面すべてに不純物を均一に付着させる
ことができ、その後に成膜ガスを導入することにより、
半導体薄膜中の不純物濃度がバッチ内で均一となり、バ
ッチ内の成膜均一性を向上させることができる。しか
も、不純物ガスが導入されたチャンバー内を所定時間放
置する放置工程を有するので成膜基板又はノンドープ半
導体薄膜表面に付着する不純物濃度は時間経過と共に飽
和し、表面に付着する不純物濃度を安定化させることが
できる。これにより、半導体薄膜中の不純物濃度がバッ
チ内で均一となり、バッチ内の成膜均一性を向上させる
ことができる。
【０００９】また、前記課題を解決するために提供する
本出願第一の発明の半導体薄膜の作成方法は、本出願第
一の発明の半導体薄膜の作成方法において、前記不純物
ガス 導入工程直後に前記不純物ガスが導入されたチャン
バー内を所定圧力の下に所定時間放置する放置工程を有
することを特徴とする。
本出願第一の発明の半導体薄膜の作成方法は、本出願第
一の発明の半導体薄膜の作成方法において、前記不純物
ガス 導入工程直後に前記不純物ガスが導入されたチャン
バー内を所定圧力の下に所定時間放置する放置工程を有
することを特徴とする。
【００１０】また、前記課題を解決するために提供する
本出願第一の発明の半導体薄膜の作成方法は、本出願第
一の発明の半導体薄膜の作成方法において、前記不純物
ガス導入工程直後に前記不純物ガスが導入されたチャン
バー内を１Pa以上１００Pa以下の圧力の下に所定時間放
置する放置工程を有することを特徴とする。
本出願第一の発明の半導体薄膜の作成方法は、本出願第
一の発明の半導体薄膜の作成方法において、前記不純物
ガス導入工程直後に前記不純物ガスが導入されたチャン
バー内を１Pa以上１００Pa以下の圧力の下に所定時間放
置する放置工程を有することを特徴とする。
【００１１】以上の構成とすることにより、所定圧力の
下、成膜基板又はノンドープ半導体薄膜表面により均一
に不純物を付着することができる。また、チャンバー内
を所定時間放置することにより、成膜基板又はノンドー
プ半導体薄膜表面に付着する不純物濃度は時間経過と共
に飽和し、表面に付着する不純物濃度を安定化させるこ
とができる。従って、半導体薄膜中の不純物濃度がバッ
チ内で均一となり、バッチ内の成膜均一性を向上させる
ことができる。
下、成膜基板又はノンドープ半導体薄膜表面により均一
に不純物を付着することができる。また、チャンバー内
を所定時間放置することにより、成膜基板又はノンドー
プ半導体薄膜表面に付着する不純物濃度は時間経過と共
に飽和し、表面に付着する不純物濃度を安定化させるこ
とができる。従って、半導体薄膜中の不純物濃度がバッ
チ内で均一となり、バッチ内の成膜均一性を向上させる
ことができる。
【００１２】また、前記課題を解決するために提供する
本出願第一の発明の半導体薄膜の作成方法は、本出願第
一の発明から本出願第一の発明のいずれか一の半導体薄
膜の作成方法において、前記所定時間が１分間以上であ
ることを特徴とする。
本出願第一の発明の半導体薄膜の作成方法は、本出願第
一の発明から本出願第一の発明のいずれか一の半導体薄
膜の作成方法において、前記所定時間が１分間以上であ
ることを特徴とする。
【００１３】係る構成としてチャンバー内を１分間以上
放置することにより、成膜基板又はノンドープ半導体薄
膜表面に付着する不純物濃度は時間経過と共に飽和に達
し、表面に付着する不純物濃度をより安定化させること
ができる。従って、半導体薄膜中の不純物濃度がバッチ
内でより均一となり、バッチ内の成膜均一性をより向上
させることができる。
放置することにより、成膜基板又はノンドープ半導体薄
膜表面に付着する不純物濃度は時間経過と共に飽和に達
し、表面に付着する不純物濃度をより安定化させること
ができる。従って、半導体薄膜中の不純物濃度がバッチ
内でより均一となり、バッチ内の成膜均一性をより向上
させることができる。
【００１４】
【発明の実施の形態】以下、本発明に係る半導体薄膜の
作成方法の一実施の形態につき図１を参照して説明す
る。 （実施の形態１） 図１(a)〜(f)は本実施の形態に係る半導体薄膜の作成方
法を示す工程図である。本実施の形態に係る半導体薄膜
の作成方法は、チャンバー内に成膜基板を導入し、チャ
ンバー内の排気をする第１の排気工程（図１(a)）と、
チャンバー内の排気を停止し、チャンバー内に不純物ガ
スを導入する不純物ガス導入工程（図１(b)）と、チャ
ンバー内の圧力が所定圧力到達後、不純物ガスの導入を
停止し、チャンバー内を所定圧力の下に所定時間放置す
る放置工程（図１(c)）と、チャンバー内の排気をする
第２の排気工程（図１(d)）と、チャンバー内の排気を
停止し、チャンバー内に成膜ガスを導入する成膜ガス導
入工程（図１(e)）と、シリコン薄膜の成膜を終了する
工程（図１(f)）とを有する。
作成方法の一実施の形態につき図１を参照して説明す
る。 （実施の形態１） 図１(a)〜(f)は本実施の形態に係る半導体薄膜の作成方
法を示す工程図である。本実施の形態に係る半導体薄膜
の作成方法は、チャンバー内に成膜基板を導入し、チャ
ンバー内の排気をする第１の排気工程（図１(a)）と、
チャンバー内の排気を停止し、チャンバー内に不純物ガ
スを導入する不純物ガス導入工程（図１(b)）と、チャ
ンバー内の圧力が所定圧力到達後、不純物ガスの導入を
停止し、チャンバー内を所定圧力の下に所定時間放置す
る放置工程（図１(c)）と、チャンバー内の排気をする
第２の排気工程（図１(d)）と、チャンバー内の排気を
停止し、チャンバー内に成膜ガスを導入する成膜ガス導
入工程（図１(e)）と、シリコン薄膜の成膜を終了する
工程（図１(f)）とを有する。
【００１５】以上の構成による本実施の形態に係る半導
体薄膜の作成工程を詳細に説明する。図１(a)に示すよ
うに、まずLPCVD用チャンバー内に成膜基板１を導入
し、チャンバー内の圧力が1mPa未満（ベースプレッシャ
ー）になるまで排気手段により真空引きする。この時、
チャンバー内の温度は450℃に保持されている。
体薄膜の作成工程を詳細に説明する。図１(a)に示すよ
うに、まずLPCVD用チャンバー内に成膜基板１を導入
し、チャンバー内の圧力が1mPa未満（ベースプレッシャ
ー）になるまで排気手段により真空引きする。この時、
チャンバー内の温度は450℃に保持されている。
【００１６】次に、図１(b)に示すように、チャンバー
内の排気を停止した後、チャンバー内にドーピング用不
純物ガス１３を不純物ガス導入手段により不純物ガス導
入口３から導入する。例えば、ドーピング用不純物ガス
１３としては、B2H6、PH3等がある。
内の排気を停止した後、チャンバー内にドーピング用不
純物ガス１３を不純物ガス導入手段により不純物ガス導
入口３から導入する。例えば、ドーピング用不純物ガス
１３としては、B2H6、PH3等がある。
【００１７】次に、図１(c)に示すように、放置手段に
よりチャンバー内の圧力が26.6Pa到達後、不純物ガス１
３の導入を停止する。この状態でチャンバー内の１分間
放置する。放置時間内に不純物ガスのばらつきは無くな
り、チャンバー内の全ての場所で均一に不純物付着が進
行する。また、図２に示すように、この時に成膜基板１
表面に付着する不純物濃度は時間の経過と共に飽和して
いくことが分かる。従って、付着する不純物濃度を安定
化させるために、１分間以上の放置時間が好ましい。こ
こで、放置手段とは、チャンバー内へ出入りするガスの
導入を停止し、チャンバー内の圧力を一定に保つものを
いう。例えば、放置手段として、不純物ガス導入口３を
開閉するバルブを用いることができる。バルブによって
不純物ガス導入口３を閉じることにより、不純物ガス導
入手段からチャンバー内への不純物ガス１３の導入を停
止し、チャンバー内の圧力を一定に保つことができる。
よりチャンバー内の圧力が26.6Pa到達後、不純物ガス１
３の導入を停止する。この状態でチャンバー内の１分間
放置する。放置時間内に不純物ガスのばらつきは無くな
り、チャンバー内の全ての場所で均一に不純物付着が進
行する。また、図２に示すように、この時に成膜基板１
表面に付着する不純物濃度は時間の経過と共に飽和して
いくことが分かる。従って、付着する不純物濃度を安定
化させるために、１分間以上の放置時間が好ましい。こ
こで、放置手段とは、チャンバー内へ出入りするガスの
導入を停止し、チャンバー内の圧力を一定に保つものを
いう。例えば、放置手段として、不純物ガス導入口３を
開閉するバルブを用いることができる。バルブによって
不純物ガス導入口３を閉じることにより、不純物ガス導
入手段からチャンバー内への不純物ガス１３の導入を停
止し、チャンバー内の圧力を一定に保つことができる。
【００１８】次に、図１(d)に示すように、チャンバー
内をベースプレッシャーまで排気手段により真空引きを
行う。
内をベースプレッシャーまで排気手段により真空引きを
行う。
【００１９】次に、図１(e)に示すように、チャンバー
内の排気を停止し、チャンバー内に成膜ガスであるシラ
ン系ガス１２を成膜ガス導入手段によりシラン系ガス導
入口２から導入する。例えば、シラン系ガス１２として
は、SiH4,Si2H6等がある。
内の排気を停止し、チャンバー内に成膜ガスであるシラ
ン系ガス１２を成膜ガス導入手段によりシラン系ガス導
入口２から導入する。例えば、シラン系ガス１２として
は、SiH4,Si2H6等がある。
【００２０】最後に、図１(f)に示すように、チャンバ
ー内にシラン系ガス１２を導入を停止し、シリコン薄膜
（a-Si薄膜）の成膜を終了させる。以上の方法でa-Si薄
膜の成膜を行うことにより、a-Si薄膜中不純物濃度がバ
ッチ内で均一なa-Si薄膜の形成が可能となる。従来技術
のようにシラン系ガスと不純物ガスとを同時にLPCVDチ
ャンバー内に導入する場合に比べて、成膜後のa-Si薄膜
中不純物のバッチ内ばらつきは1/50以下となろ。即ち、
バッチ内の成膜均一性を大幅に向上させることができ
る。また、本実施の形態に係る半導体薄膜の作成方法で
形成したa-Si薄膜を使用してELAやSPC等で多結晶膜を形
成する場合に、a-Si薄膜厚のばらつき等で膜全体が結晶
化されない部分が生じる等の不具合が発生しても、全て
の不純物はa-Si薄膜表面にあるため、常に全ての不純物
が確実に活性化される。これにより、結晶化後のa-Si薄
膜（poly-Si層）の電気特性は結晶化工程のばらつきに
左右されにくい。従って、TFT等へ応用する場合には、
デバイス歩留まり及び信頼性向上が可能となる。
ー内にシラン系ガス１２を導入を停止し、シリコン薄膜
（a-Si薄膜）の成膜を終了させる。以上の方法でa-Si薄
膜の成膜を行うことにより、a-Si薄膜中不純物濃度がバ
ッチ内で均一なa-Si薄膜の形成が可能となる。従来技術
のようにシラン系ガスと不純物ガスとを同時にLPCVDチ
ャンバー内に導入する場合に比べて、成膜後のa-Si薄膜
中不純物のバッチ内ばらつきは1/50以下となろ。即ち、
バッチ内の成膜均一性を大幅に向上させることができ
る。また、本実施の形態に係る半導体薄膜の作成方法で
形成したa-Si薄膜を使用してELAやSPC等で多結晶膜を形
成する場合に、a-Si薄膜厚のばらつき等で膜全体が結晶
化されない部分が生じる等の不具合が発生しても、全て
の不純物はa-Si薄膜表面にあるため、常に全ての不純物
が確実に活性化される。これにより、結晶化後のa-Si薄
膜（poly-Si層）の電気特性は結晶化工程のばらつきに
左右されにくい。従って、TFT等へ応用する場合には、
デバイス歩留まり及び信頼性向上が可能となる。
【００２１】
【発明の効果】以上説明したように本発明は、半導体薄
膜中不純物濃度がバッチ内で均一な半導体薄膜の形成が
可能となる。従来技術のようにシラン系ガスと不純物ガ
スとを同時にチャンバー内に導入する場合に比べて、成
膜後の半導体薄膜中不純物のバッチ内ばらつきは1/50以
下となる。即ち、バッチ内の成膜均一性を大幅に向上さ
せることができる。
膜中不純物濃度がバッチ内で均一な半導体薄膜の形成が
可能となる。従来技術のようにシラン系ガスと不純物ガ
スとを同時にチャンバー内に導入する場合に比べて、成
膜後の半導体薄膜中不純物のバッチ内ばらつきは1/50以
下となる。即ち、バッチ内の成膜均一性を大幅に向上さ
せることができる。
【図１】 図１(a)〜(f)は本実施の形態に係る半導体薄
膜の作成方法を示す工程図である。図１(a)はチャンバ
ー内に成膜基板を導入し、チャンバー内の排気をする第
１の排気工程図である。図１(b)はチャンバー内の排気
を停止し、チャンバー内に不純物ガスを導入する不純物
ガス導入工程図である。図１(c)はチャンバー内の圧力
が所定圧力到達後、不純物ガスの導入を停止し、チャン
バー内を所定圧力の下に所定時間放置する放置工程図で
ある。図１(d)はチャンバー内の排気をする第２の排気
工程図である。図１(e)はチャンバー内の排気を停止
し、チャンバー内に成膜ガスを導入する成膜ガス導入工
程図である。図１(f)はシリコン薄膜の成膜を終了する
工程図である。
膜の作成方法を示す工程図である。図１(a)はチャンバ
ー内に成膜基板を導入し、チャンバー内の排気をする第
１の排気工程図である。図１(b)はチャンバー内の排気
を停止し、チャンバー内に不純物ガスを導入する不純物
ガス導入工程図である。図１(c)はチャンバー内の圧力
が所定圧力到達後、不純物ガスの導入を停止し、チャン
バー内を所定圧力の下に所定時間放置する放置工程図で
ある。図１(d)はチャンバー内の排気をする第２の排気
工程図である。図１(e)はチャンバー内の排気を停止
し、チャンバー内に成膜ガスを導入する成膜ガス導入工
程図である。図１(f)はシリコン薄膜の成膜を終了する
工程図である。
【図２】 図２は放置時間と不純物濃度との関係を示す
図である。
図である。
１ 成膜基板 ２ シラン系ガス導入口 ３ 不純物ガス導入口 １２ シラン系ガス １３ 不純物ガス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/205
Claims (4)
- 【請求項１】 LPCVD成膜装置のチャンバー内に成膜基
板を導入し、この成膜基板上に所望の不純物を含有する
半導体薄膜を作成する半導体薄膜の作成方法において、
前記チャンバー内に成膜基板を導入した後に前記チャン
バー内の排気を行う第１の排気工程と、前記第１の排気
工程の後に前記チャンバー内に不純物ガスを導入する不
純物ガス導入工程と、前記不純物ガス導入工程の後に不
純物ガスが導入された前記チャンバー内の排気を行う第
２の排気工程と、前記第２の排気工程の後に前記チャン
バー内に成膜ガスを導入する成膜ガス導入工程とより成
り、前記不純物ガス導入工程の後、前記第2の排気工程
の前に不純物ガスが導入されたチャンバー内を所定時間
放置する放置工程を有することを特徴とする半導体薄膜
の作成方法。 - 【請求項２】 前記放置工程がチャンバー内を所定圧力
の下に所定時間放置して行われることを特徴とする請求
項１記載の半導体薄膜の作成方法。 - 【請求項３】 前記放置工程がチャンバー内を１Pa以上
１００Pa以下の圧力の下に所定時間放置して行われるこ
とを特徴とする請求項１記載の半導体薄膜の作成方法。 - 【請求項４】 前記所定時間が１分間以上であることを
特徴とする請求項１から請求項３の何れか一に記載の半
導体薄膜の作成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28493099A JP3319450B2 (ja) | 1999-10-05 | 1999-10-05 | 半導体薄膜の作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28493099A JP3319450B2 (ja) | 1999-10-05 | 1999-10-05 | 半導体薄膜の作成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001110727A JP2001110727A (ja) | 2001-04-20 |
| JP3319450B2 true JP3319450B2 (ja) | 2002-09-03 |
Family
ID=17684908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28493099A Expired - Fee Related JP3319450B2 (ja) | 1999-10-05 | 1999-10-05 | 半導体薄膜の作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3319450B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6291297B2 (ja) * | 2014-03-17 | 2018-03-14 | 東京エレクトロン株式会社 | 成膜方法、成膜装置及び記憶媒体 |
-
1999
- 1999-10-05 JP JP28493099A patent/JP3319450B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001110727A (ja) | 2001-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0714140B1 (en) | Method of manufacturing a semiconductor thin film transistor | |
| US8035129B2 (en) | Integrated circuitry | |
| US6713359B1 (en) | Semiconductor device and method of manufacturing the same including raised source/drain comprising SiGe or SiC | |
| US5946560A (en) | Transistor and method of forming the same | |
| US6541313B2 (en) | Transistor and process for fabricating the same | |
| GB2368726A (en) | Selective epitaxial growth method in semiconductor device | |
| JP2947828B2 (ja) | 半導体装置の製造方法 | |
| US7192821B2 (en) | Manufacturing process of semi-conductor device | |
| US7037371B1 (en) | Method for fabricating semiconductor device | |
| JP3204735B2 (ja) | 水素化アモルファスシリコン薄膜トランジスタの製造方法 | |
| JP3319450B2 (ja) | 半導体薄膜の作成方法 | |
| JPH0395938A (ja) | 半導体装置の製造方法 | |
| US6730368B1 (en) | Method of preparing a poly-crystalline silicon film | |
| JP3210568B2 (ja) | 薄膜トランジスタの製造方法と薄膜トランジスタアレイの製造方法と液晶表示装置の製造方法 | |
| JP3428143B2 (ja) | 不純物の活性化方法ならびに薄膜トランジスタの製造方法 | |
| JP3707287B2 (ja) | 半導体装置の製造方法 | |
| JP3357038B2 (ja) | 薄膜トランジスタの製造方法と液晶表示装置の製造方法 | |
| KR0168770B1 (ko) | 조대한 입자구조의 폴리실리콘 박막을 갖는 반도체 소자 제조 방법 | |
| KR100472855B1 (ko) | 반도체소자의다결정실리콘박막제조방법 | |
| KR0167667B1 (ko) | 반도체 제조방법 | |
| KR0139574B1 (ko) | 박막트랜지스터의 채널 폴리실리콘막 형성방법 | |
| KR100223275B1 (ko) | 반도체 소자의 폴리실리콘층 형성방법 | |
| KR20050103815A (ko) | 반도체 소자 형성 방법 | |
| KR20020011265A (ko) | 반도체 소자의 제조방법 | |
| JPH04152628A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080621 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090621 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100621 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100621 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110621 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110621 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120621 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120621 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130621 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130621 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130621 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |