JPH04152628A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04152628A JPH04152628A JP27814790A JP27814790A JPH04152628A JP H04152628 A JPH04152628 A JP H04152628A JP 27814790 A JP27814790 A JP 27814790A JP 27814790 A JP27814790 A JP 27814790A JP H04152628 A JPH04152628 A JP H04152628A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造方法に関する。
［従来の技術］
多結晶シリコン（ｐｏｌｙ−５ｉ）薄膜は、ＩＣ，ＬＳ
Ｉ等のＳｉウェハ上の集積回路、大面積の液晶デイスプ
レィやイメージセンサに応用が可能なので、近年注目を
集めている。中でもドープトｐｏｌｙ−３ｉはＭＯ３型
トランジスタのゲート配線等の集積回路内の配線材とし
て用いられている。ドープトｐｏｌｙ−３ｉは従来から
ノンドープｐｏｌｙ−３ｉに不純物を熱拡散法で導入す
る方法や、減圧化学気相成長法（ＬＰＣＶＤ）でＳ ｉ
Ｈ４／ Ｐ Ｈ３／ Ｈ２混合ガスの熱分解で形成す
る方法が一般的だった。
Ｉ等のＳｉウェハ上の集積回路、大面積の液晶デイスプ
レィやイメージセンサに応用が可能なので、近年注目を
集めている。中でもドープトｐｏｌｙ−３ｉはＭＯ３型
トランジスタのゲート配線等の集積回路内の配線材とし
て用いられている。ドープトｐｏｌｙ−３ｉは従来から
ノンドープｐｏｌｙ−３ｉに不純物を熱拡散法で導入す
る方法や、減圧化学気相成長法（ＬＰＣＶＤ）でＳ ｉ
Ｈ４／ Ｐ Ｈ３／ Ｈ２混合ガスの熱分解で形成す
る方法が一般的だった。
［発明が解決しようとする課題］
しかしこの方法ではいずれも６００℃以上の基板温度を
必要とするので、低融点のガラス基板上に成膜すること
ができなかった。そこでＪａｐａｎｅｓｅ Ｊｏｕｒｎ
ａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ＶＯｌ
、２８． Ｎｏ、１０Ｌ１６７８ （１９８７）等に示
すように、ノンドープの非晶質シリコン（ａ−３ｉ）上
にプラズマ化学気相成長法（ＰＣＶＤ）で不純物層を堆
積し、レーザ−照射によりドーピングする方法が開発さ
れている。しかしこの方法では大面積に均一なドープト
ｐｏｌｙ−３ｉを成膜することが難しいという問題点が
あった。
必要とするので、低融点のガラス基板上に成膜すること
ができなかった。そこでＪａｐａｎｅｓｅ Ｊｏｕｒｎ
ａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ＶＯｌ
、２８． Ｎｏ、１０Ｌ１６７８ （１９８７）等に示
すように、ノンドープの非晶質シリコン（ａ−３ｉ）上
にプラズマ化学気相成長法（ＰＣＶＤ）で不純物層を堆
積し、レーザ−照射によりドーピングする方法が開発さ
れている。しかしこの方法では大面積に均一なドープト
ｐｏｌｙ−３ｉを成膜することが難しいという問題点が
あった。
本発明は以上の問題点を解決するもので、その目的は融
点６００℃以下の低融点ガラス基板上に、大面積にドー
プトｐｏｌｙ−５ｉを成膜する方法を提供することにあ
る。
点６００℃以下の低融点ガラス基板上に、大面積にドー
プトｐｏｌｙ−５ｉを成膜する方法を提供することにあ
る。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、
（１）不純物が導入された半導体薄膜を化学気相成長法
で基板上に堆積させる方法において、微結晶または多結
晶薄膜が成膜される条件で前記薄膜を堆積することを特
徴とする。
で基板上に堆積させる方法において、微結晶または多結
晶薄膜が成膜される条件で前記薄膜を堆積することを特
徴とする。
（２）ＳｉＨ４、Ｆ２、ＰＨ３、Ｂ２Ｈ６、ＡｓＨ３等
のガスまたはこれらの混合ガスを用いて前記半導体薄膜
を成膜することを特徴とする。
のガスまたはこれらの混合ガスを用いて前記半導体薄膜
を成膜することを特徴とする。
（３）プロセス温度が全製造工程において６００℃以下
であることを特徴とする。
であることを特徴とする。
［実施例コ
以下、第１図をもとに本発明の半導体装置の製造方法を
説明する。実施例には薄膜トランジスタ（ＴＰＴ）を取
り上げるが、適用例はＴＰＴに限ることはなく単結晶Ｓ
ｉ上に形成した集積回路素子（ＩＣＳ ＬＳＩ）等にも
もちろん同様に適用できる。
説明する。実施例には薄膜トランジスタ（ＴＰＴ）を取
り上げるが、適用例はＴＰＴに限ることはなく単結晶Ｓ
ｉ上に形成した集積回路素子（ＩＣＳ ＬＳＩ）等にも
もちろん同様に適用できる。
まず、コーニング社製７０５９ガラス基板上にドープト
ｐｏｌｙ−３ｉを成膜する。基板はガラスに限らず、石
英基板でも、ＭｇＯ−Ａ１２０ｘ、ＣａＦ、＋、ＢＰ等
の結晶性絶縁基板でも良いし、Ｓｉウェハ上に形成した
酸化膜でも良い０次にソース、ドレイン領域を形成する
。ｎチャネルの場合はｎ型、ｐチャネルの場合はｐ型ｐ
ｏｌｙ−８ｉを堆積する。ドープトｐｏｌｙ−３ｉの成
膜には自発分解化学気相成長法（ＳＣｖＤ）を用いた。
ｐｏｌｙ−３ｉを成膜する。基板はガラスに限らず、石
英基板でも、ＭｇＯ−Ａ１２０ｘ、ＣａＦ、＋、ＢＰ等
の結晶性絶縁基板でも良いし、Ｓｉウェハ上に形成した
酸化膜でも良い０次にソース、ドレイン領域を形成する
。ｎチャネルの場合はｎ型、ｐチャネルの場合はｐ型ｐ
ｏｌｙ−８ｉを堆積する。ドープトｐｏｌｙ−３ｉの成
膜には自発分解化学気相成長法（ＳＣｖＤ）を用いた。
成膜ガスにはＳ ｉ Ｈａ／ Ｆ ２／ Ｐ Ｈ３の混
合ガスを用いた。Ｆ２はＨｅ希釈ガスで１０％の濃度で
ある。
合ガスを用いた。Ｆ２はＨｅ希釈ガスで１０％の濃度で
ある。
またＰＨ３もＨｅガス希釈で２％の濃度のガスを用いた
。ＳｉＨ４は１００％のモノシランガスを用いた。ガス
流量はＳｉＨ，＝３０ｓｃｃｍ、Ｆ２／Ｈｅ＝３０ｓｅ
ｃｍ、ＰＨ３／Ｈｅ＝３ｓｃｃｍである。内圧＝０．６
Ｔｏｒｒ とした。基板温度は３００°り以上である
。高温の方が得られるＳｉ薄膜の結晶化率が高くなり、
ドープ）ｐｏｌｙ−５ｉの抵抗率が下がるので基板温度
は高い方が好ましい、但し基板温度４００℃以上になる
とフッ素ラジカルによるエツチング反応が支配的になる
ので成膜されない。このため、基板温度は３００〜４０
０℃が好ましい、成膜装置を第１図に示す。
。ＳｉＨ４は１００％のモノシランガスを用いた。ガス
流量はＳｉＨ，＝３０ｓｃｃｍ、Ｆ２／Ｈｅ＝３０ｓｅ
ｃｍ、ＰＨ３／Ｈｅ＝３ｓｃｃｍである。内圧＝０．６
Ｔｏｒｒ とした。基板温度は３００°り以上である
。高温の方が得られるＳｉ薄膜の結晶化率が高くなり、
ドープ）ｐｏｌｙ−５ｉの抵抗率が下がるので基板温度
は高い方が好ましい、但し基板温度４００℃以上になる
とフッ素ラジカルによるエツチング反応が支配的になる
ので成膜されない。このため、基板温度は３００〜４０
０℃が好ましい、成膜装置を第１図に示す。
Ｓ ｉ Ｈ４とドーパントガスの混合ガスをインレット
１０１から導入し、Ｆ２ガスをインレット１０２から導
入する。ノズル１０３を通過して反応室内で初めてＳｉ
Ｈ４／ドーパントガスとＦ２ガスは混合し、分解・成膜
反応が起こる。
１０１から導入し、Ｆ２ガスをインレット１０２から導
入する。ノズル１０３を通過して反応室内で初めてＳｉ
Ｈ４／ドーパントガスとＦ２ガスは混合し、分解・成膜
反応が起こる。
このような反応系では５ｉ−Ｈの弱い結合はＨＦとなっ
てエツチングされ除かれるので、試料１０４上にはａｓ
−ｄｅｐｏｓ ｉ ｔｅｄでドープトｐｏｌｙ−３ｉが
堆積する。１０５は試料ホルダー １０６は排気管、１
０７は真空ポンプである。膜厚２５００人でシート抵抗
約５０Ω／口のドープトｐｏｌｙ−８ｉが得られた。ｎ
型のｐｏｌｙ−３ｉの場合、ドーピングガスはＰＨ３の
他、ＡｓＨ３でも良い、ｐ型の場合はドーピングガスを
Ｂ２Ｈ５にすれば良い、いずれの場合もドーパントガス
の希釈ガスはＨｅとする０以上のような方法で、ドープ
トｐｏｌｙ−８ｉを３５０℃という低温で堆積できる。
てエツチングされ除かれるので、試料１０４上にはａｓ
−ｄｅｐｏｓ ｉ ｔｅｄでドープトｐｏｌｙ−３ｉが
堆積する。１０５は試料ホルダー １０６は排気管、１
０７は真空ポンプである。膜厚２５００人でシート抵抗
約５０Ω／口のドープトｐｏｌｙ−８ｉが得られた。ｎ
型のｐｏｌｙ−３ｉの場合、ドーピングガスはＰＨ３の
他、ＡｓＨ３でも良い、ｐ型の場合はドーピングガスを
Ｂ２Ｈ５にすれば良い、いずれの場合もドーパントガス
の希釈ガスはＨｅとする０以上のような方法で、ドープ
トｐｏｌｙ−８ｉを３５０℃という低温で堆積できる。
ドープトｐｏｌｙ−３ｉ成膜後、ハロゲンランプアニー
ルなどの方法によるラビッドサーマルアニーリング（Ｒ
ＴＡ）を施すと、ドープトｐ。
ルなどの方法によるラビッドサーマルアニーリング（Ｒ
ＴＡ）を施すと、ドープトｐ。
１ｙ−Ｓｉの抵抗を更に下げることができる。
このドープトｐｏｌｙ−３ｉをソース・ドレイン領域の
形状にパタニングする（第２図（ａ））。
形状にパタニングする（第２図（ａ））。
次いでこの上に再び５ＣＶＤ法により、チャネル領域の
徴品質または多結晶Ｓｉ薄膜を約１０００〜１５００Ａ
成膜する。−例として５ＣＶＤ法を用いる場合は、成膜
ガスにＳｉＨ４、Ｆ２／Ｈｅガスの混合ガスを用い、基
板温度３５０℃、内圧０゜６Ｔｏｒｒで微結晶、または
多結晶Ｓｉを堆積させる。チャネル領域のＳｉ薄膜の形
成にはＬＰＣＶＤ法で形成する非晶質Ｓｉまたは多結晶
Ｓｉを用いることも可能である。或いはプラズマＣＶＤ
法で成膜する非晶質Ｓｉでも良い、非晶質Ｓｉを堆積し
た場合はこの段階で６００″Ｃ以下の温度でアニールす
ることにより非晶質Ｓｉを大粒径多結晶Ｓｉに転移させ
ることが好ましい。 次に常圧ＣＶＤ法、ＥＣＲＣＶ
Ｄ法またはスパッタ法等により、Ｓｉ薄膜上にゲート絶
縁膜の５ｉ０２を基板温度１５０〜４００℃で約１００
〜１５００人成膜する（第２図（ｂ））、 ゲート絶
縁膜はチャネルｐ’ｏｌｙ−３ｉ成膜後、連続してＰＣ
ＶＤ装置内で形成することもできる。ゲート絶縁膜とチ
ャネルｐｏｌｙ−８ｉを同一マスクでパタニングする（
第２図（Ｃ））、 次いでゲート電極となるドープトｐ
ｏｌｙ−３ｉを成膜する。成膜方法はソース・ドレイン
領域と同様で、成膜ガスにはＳｉＨ，／Ｆ２／ＰＨ３の
混合ガスを用いた。この場合はｎ型のゲート電極となる
。成膜ガスにＳｉＨ４／Ｆ２／Ｂ２Ｈ６混合ガスを用い
れば、ｐ型ゲート電極を作成できる。この場合もＦ２ガ
ス、ドーパントガスはＨｅ希釈ガスとする。成膜条件は
ソース・ドレイン領域と同様である。膜厚４０００人で
シート抵抗約３０Ω／口のドープトｐｏｌｙ−３ｉ薄膜
が得られた（第２図（ｄ））、 ｐｏｌｙ−３ｉをゲ
ート電極の形にパタニングする（第２図（ｅ））次いで
この上部にＬＰＣＶＤ法で眉間絶縁膜の５ｉ０２膜を基
板温度４００℃で約８０００Ａ成膜する。層間絶縁膜は
窒化シリコン膜等でも良い。
徴品質または多結晶Ｓｉ薄膜を約１０００〜１５００Ａ
成膜する。−例として５ＣＶＤ法を用いる場合は、成膜
ガスにＳｉＨ４、Ｆ２／Ｈｅガスの混合ガスを用い、基
板温度３５０℃、内圧０゜６Ｔｏｒｒで微結晶、または
多結晶Ｓｉを堆積させる。チャネル領域のＳｉ薄膜の形
成にはＬＰＣＶＤ法で形成する非晶質Ｓｉまたは多結晶
Ｓｉを用いることも可能である。或いはプラズマＣＶＤ
法で成膜する非晶質Ｓｉでも良い、非晶質Ｓｉを堆積し
た場合はこの段階で６００″Ｃ以下の温度でアニールす
ることにより非晶質Ｓｉを大粒径多結晶Ｓｉに転移させ
ることが好ましい。 次に常圧ＣＶＤ法、ＥＣＲＣＶ
Ｄ法またはスパッタ法等により、Ｓｉ薄膜上にゲート絶
縁膜の５ｉ０２を基板温度１５０〜４００℃で約１００
〜１５００人成膜する（第２図（ｂ））、 ゲート絶
縁膜はチャネルｐ’ｏｌｙ−３ｉ成膜後、連続してＰＣ
ＶＤ装置内で形成することもできる。ゲート絶縁膜とチ
ャネルｐｏｌｙ−８ｉを同一マスクでパタニングする（
第２図（Ｃ））、 次いでゲート電極となるドープトｐ
ｏｌｙ−３ｉを成膜する。成膜方法はソース・ドレイン
領域と同様で、成膜ガスにはＳｉＨ，／Ｆ２／ＰＨ３の
混合ガスを用いた。この場合はｎ型のゲート電極となる
。成膜ガスにＳｉＨ４／Ｆ２／Ｂ２Ｈ６混合ガスを用い
れば、ｐ型ゲート電極を作成できる。この場合もＦ２ガ
ス、ドーパントガスはＨｅ希釈ガスとする。成膜条件は
ソース・ドレイン領域と同様である。膜厚４０００人で
シート抵抗約３０Ω／口のドープトｐｏｌｙ−３ｉ薄膜
が得られた（第２図（ｄ））、 ｐｏｌｙ−３ｉをゲ
ート電極の形にパタニングする（第２図（ｅ））次いで
この上部にＬＰＣＶＤ法で眉間絶縁膜の５ｉ０２膜を基
板温度４００℃で約８０００Ａ成膜する。層間絶縁膜は
窒化シリコン膜等でも良い。
この段階で水素プラズマ法、水素イオン注入法、或いは
窒化膜からの水素拡散法等の方法で水素イオンを活性層
中に導入すると、ゲート絶縁膜／Ｓｉ界面や結晶粒界等
に存在するダングリングボンドが終端化され、欠陥準位
密度が減る効果がある。
窒化膜からの水素拡散法等の方法で水素イオンを活性層
中に導入すると、ゲート絶縁膜／Ｓｉ界面や結晶粒界等
に存在するダングリングボンドが終端化され、欠陥準位
密度が減る効果がある。
このような水素化工程は、眉間絶縁膜を積層する前に行
っても良いし、ソース・ドレイン電極の配線後でも良い
。
っても良いし、ソース・ドレイン電極の配線後でも良い
。
最後にソース・ドレインのコンタクトホールを空けて配
線材のＡ１を約８０００人スパッタ法で成膜し、ソース
電極、ドレイン電極をパタニングで形成し、ＴＰＴの完
成となる（第２図（ｆ））。
線材のＡ１を約８０００人スパッタ法で成膜し、ソース
電極、ドレイン電極をパタニングで形成し、ＴＰＴの完
成となる（第２図（ｆ））。
［発明の効果コ
本発明の半導体装置の製造方法によれば、融点６００℃
以下の低融点のガラス基板上に大面積にわたって低抵抗
のドープトｐｏｌｙ−ｓｉを成膜できる。ｐｏｌｙ−３
ｉ ＴＦＴのソース・ドレイン部、ゲート電極等に応
用できる。このため、ドライバ内蔵型液晶パネル、走査
回路集積型密着イメージセンサ、或いは高集積度のＳＲ
ＡＭの負荷回路用ＴＰＴ等に応用が可能である。同様に
、ＴＰＴ駆動液晶シャッタアレイ、ＴＰＴ駆動サーマル
ヘッド等への応用もまた可能である。
以下の低融点のガラス基板上に大面積にわたって低抵抗
のドープトｐｏｌｙ−ｓｉを成膜できる。ｐｏｌｙ−３
ｉ ＴＦＴのソース・ドレイン部、ゲート電極等に応
用できる。このため、ドライバ内蔵型液晶パネル、走査
回路集積型密着イメージセンサ、或いは高集積度のＳＲ
ＡＭの負荷回路用ＴＰＴ等に応用が可能である。同様に
、ＴＰＴ駆動液晶シャッタアレイ、ＴＰＴ駆動サーマル
ヘッド等への応用もまた可能である。
第１図は本発明の半導体装置の製造方法に用いる５ＣＶ
Ｄの装置図。 第２図は本発明の半導体装置の製造方法を示す工程図。 １００、、、反応容器 １０１ 、、、Ｓ ｉ Ｈ４／ドーパント混合ガス導入
インレット １０２、、、Ｆ２ガス導入インレット ３０１．ノズル ４１９．試料 ５１０．基板ホルダー ６００．排気管 ７１０．真空ポンプ ０９０．ガラス基板 １００．ソース領域 ２０１．ドレイン領域 ３１９．チャネル領域 ４００．ゲート絶縁膜 ５・・・ドープトｐ○ ６６０．ゲート電極 ７００６層間絶縁膜 ８００．ソース電極 ９０８．ドレイン電極 ｙ−ｓ 以上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部（化１名） 第２図（・） 第２図（・） 第２図（ｄ）
Ｄの装置図。 第２図は本発明の半導体装置の製造方法を示す工程図。 １００、、、反応容器 １０１ 、、、Ｓ ｉ Ｈ４／ドーパント混合ガス導入
インレット １０２、、、Ｆ２ガス導入インレット ３０１．ノズル ４１９．試料 ５１０．基板ホルダー ６００．排気管 ７１０．真空ポンプ ０９０．ガラス基板 １００．ソース領域 ２０１．ドレイン領域 ３１９．チャネル領域 ４００．ゲート絶縁膜 ５・・・ドープトｐ○ ６６０．ゲート電極 ７００６層間絶縁膜 ８００．ソース電極 ９０８．ドレイン電極 ｙ−ｓ 以上 出願人 セイコーエプソン株式会社 代理人弁理士 鈴木喜三部（化１名） 第２図（・） 第２図（・） 第２図（ｄ）
Claims (3)
- （１）不純物が導入された半導体薄膜を化学気相成長法
で基板上に堆積させる方法において、微結晶または多結
晶薄膜が成膜される条件で前記薄膜を堆積することを特
徴とする半導体装置の製造方法。 - （２）ＳｉＨ＿４、Ｆ＿２、ＰＨ＿３、Ｂ＿２Ｈ＿６、
ＡｓＨ＿３等のガスまたはこれらの混合ガスを用いて前
記半導体薄膜を成膜することを特徴とする請求項１記載
の半導体装置の製造方法。 - （３）プロセス温度が全製造工程において６００℃以下
であることを特徴とする請求項２記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27814790A JPH04152628A (ja) | 1990-10-17 | 1990-10-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27814790A JPH04152628A (ja) | 1990-10-17 | 1990-10-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04152628A true JPH04152628A (ja) | 1992-05-26 |
Family
ID=17593247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27814790A Pending JPH04152628A (ja) | 1990-10-17 | 1990-10-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04152628A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393955B1 (ko) * | 1995-12-09 | 2003-08-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 미정질 반도체 막을 포함하는 반도체 장치 |
-
1990
- 1990-10-17 JP JP27814790A patent/JPH04152628A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393955B1 (ko) * | 1995-12-09 | 2003-08-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 미정질 반도체 막을 포함하는 반도체 장치 |
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