JP2808132B2 - 相補形薄膜トランジスタ形成法 - Google Patents
相補形薄膜トランジスタ形成法Info
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- JP2808132B2 JP2808132B2 JP1113124A JP11312489A JP2808132B2 JP 2808132 B2 JP2808132 B2 JP 2808132B2 JP 1113124 A JP1113124 A JP 1113124A JP 11312489 A JP11312489 A JP 11312489A JP 2808132 B2 JP2808132 B2 JP 2808132B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁基板上に形成される薄膜トランジスタ
の形成法に関し、特に相補形薄膜トランジスタ形成法に
関する。
の形成法に関し、特に相補形薄膜トランジスタ形成法に
関する。
近年、高表示品質の実現を目的として、薄膜トランジ
スタ（Thin Film Transistor,以下TFTと称す。）を画素
毎に設けたアクティブマトリクス形液晶ディスプレイの
研究開発が進められている。大面積で高精細なアクティ
ブマトリクス形液晶ディスプレイを安価に実現するため
には、周辺回路及び実装価格の増大から、前記アクティ
ブマトリクスを駆動する周辺駆動回路と画素毎に設けた
トランジスタ（画素トランジスタ）とを単一基板上に同
時形成することが望まれている。一方、周辺駆動回路は
高速動作が要求される。これまでアクティブマトリクス
の画素トランジスタに多く用いられてきたアモルファス
シリコンを用いたTFTでは移動度が小さいため高速動作
の要求される周辺駆動回路には不充分であった。そこ
で、移動度が大きい多結晶シリコンによるTFTの開発が
盛んに行われるようになってきている。
スタ（Thin Film Transistor,以下TFTと称す。）を画素
毎に設けたアクティブマトリクス形液晶ディスプレイの
研究開発が進められている。大面積で高精細なアクティ
ブマトリクス形液晶ディスプレイを安価に実現するため
には、周辺回路及び実装価格の増大から、前記アクティ
ブマトリクスを駆動する周辺駆動回路と画素毎に設けた
トランジスタ（画素トランジスタ）とを単一基板上に同
時形成することが望まれている。一方、周辺駆動回路は
高速動作が要求される。これまでアクティブマトリクス
の画素トランジスタに多く用いられてきたアモルファス
シリコンを用いたTFTでは移動度が小さいため高速動作
の要求される周辺駆動回路には不充分であった。そこ
で、移動度が大きい多結晶シリコンによるTFTの開発が
盛んに行われるようになってきている。
周辺駆動回路に関しては、動作余裕度が大きく、動作
時の電力が小さい相補形回路（Complemetary Metal Oxi
de Semiconductor,以下CMOSと称す。）構成が望まし
い。CMOS構成はｎチャネルTFTとｐチャネルTFTとを組合
わせた回路であり、これを実現するにはｎチャネルTFT
とｐチャネルTFTを単一基板上に同時形成することが必
要となる。
時の電力が小さい相補形回路（Complemetary Metal Oxi
de Semiconductor,以下CMOSと称す。）構成が望まし
い。CMOS構成はｎチャネルTFTとｐチャネルTFTとを組合
わせた回路であり、これを実現するにはｎチャネルTFT
とｐチャネルTFTを単一基板上に同時形成することが必
要となる。
例えば、従来の先行技術として、A.C.Ipriらによる
“A 600−650℃ Polysilicon CMOS Process For Fabric
ating Fully Scanned Active−Matrix LDC's",Proceedi
ng of the SID,vol.29/2,1988の論文にはマトリクス駆
動用の周辺駆動回路をCMOS構成で形成したことが報告さ
れている。
“A 600−650℃ Polysilicon CMOS Process For Fabric
ating Fully Scanned Active−Matrix LDC's",Proceedi
ng of the SID,vol.29/2,1988の論文にはマトリクス駆
動用の周辺駆動回路をCMOS構成で形成したことが報告さ
れている。
ここではTFTのソースおよびドレイン領域の構成にイ
オン注入による不純物添加導入法が用いられている。一
般にイオン注入による不純物を添加導入して、高濃度の
ｎ形またはｐ形の領域を形成してソース及びドレイン領
域を形成する方法は、シリコン基板を用いた集積回路の
製造プロセスにおいて広く用いられている方法である。
しかし、現在使用可能なイオン注入装置は実用的な液晶
ディスプレイに必要な大面積基板が使用できないこと、
及びこのような大面積基板用のイオン注入装置の開発が
可能であっても装置コストが大きいことから、上記イオ
ン注入による不純物添加の方法はアクティブマトリクス
製作に実際上適用できないという欠点があった。
オン注入による不純物添加導入法が用いられている。一
般にイオン注入による不純物を添加導入して、高濃度の
ｎ形またはｐ形の領域を形成してソース及びドレイン領
域を形成する方法は、シリコン基板を用いた集積回路の
製造プロセスにおいて広く用いられている方法である。
しかし、現在使用可能なイオン注入装置は実用的な液晶
ディスプレイに必要な大面積基板が使用できないこと、
及びこのような大面積基板用のイオン注入装置の開発が
可能であっても装置コストが大きいことから、上記イオ
ン注入による不純物添加の方法はアクティブマトリクス
製作に実際上適用できないという欠点があった。
一方、イオン注入法を用いない方法として、高濃度に
不純物を含むシリコン膜をTFTのソース及びドレイン領
域に用いる方法がある。例えば従来の先行技術として、
Y.Hiraiらによる“Growdischarge Polycrystalline Sil
icon Thin−Film Transistors",Appl.Phys.Lett.42
（８）.15 April 1983にはｎ形シリコン膜をソース及び
ドレイン領域に用いたｎチャネルTFTが報告されてい
る。しかし、CMOS構成を実現した報告は従来なかった。
不純物を含むシリコン膜をTFTのソース及びドレイン領
域に用いる方法がある。例えば従来の先行技術として、
Y.Hiraiらによる“Growdischarge Polycrystalline Sil
icon Thin−Film Transistors",Appl.Phys.Lett.42
（８）.15 April 1983にはｎ形シリコン膜をソース及び
ドレイン領域に用いたｎチャネルTFTが報告されてい
る。しかし、CMOS構成を実現した報告は従来なかった。
本発明の目的はイオン注入法を用いないで大面積の単
一基板上に高濃度のソース及びドレイン領域を具備する
相補形薄膜トランジスタ形成法を提供することにある。
更に具体的には、高濃度に不純物を含むシリコン膜を用
いて簡便に相補形薄膜トランジスタのソース及びドレイ
ン領域を形成する相補形薄膜トランジスタ形成法を提供
することにある。
一基板上に高濃度のソース及びドレイン領域を具備する
相補形薄膜トランジスタ形成法を提供することにある。
更に具体的には、高濃度に不純物を含むシリコン膜を用
いて簡便に相補形薄膜トランジスタのソース及びドレイ
ン領域を形成する相補形薄膜トランジスタ形成法を提供
することにある。
高濃度に不純物を添加されたシリコン薄膜をソース及
びドレイン領域とする形成方法をCMOS構成に適用するに
は、基板上にｎ形シリコン薄膜を形成した領域とｐ形シ
リコン薄膜を形成した領域を設ける必要がある。
びドレイン領域とする形成方法をCMOS構成に適用するに
は、基板上にｎ形シリコン薄膜を形成した領域とｐ形シ
リコン薄膜を形成した領域を設ける必要がある。
本発明の重要な要点の１つは、含まれる不純物の種類
によりシリコン膜のエッチング速度が異なることを利用
する点にある。例えば、K.H.Nicholsらによる“Fabrica
tion of submicron polysilicon lines by conventiona
l techniques",Applied Physics Letters,vol.26,No.7,
p.398−399,1 April 1975,に開示されているように不純
物としてボロン（Ｂ）を高濃度に含んだｐ形シリコン膜
のエッシング速度は、エチレンジアミンとピロカテコー
ルの水溶液等のエッチング液を用いると不純物を含まな
い場合やリン（Ｐ）を含んだｎ形シリコンに比べてきわ
めて小さいことが知られている。
によりシリコン膜のエッチング速度が異なることを利用
する点にある。例えば、K.H.Nicholsらによる“Fabrica
tion of submicron polysilicon lines by conventiona
l techniques",Applied Physics Letters,vol.26,No.7,
p.398−399,1 April 1975,に開示されているように不純
物としてボロン（Ｂ）を高濃度に含んだｐ形シリコン膜
のエッシング速度は、エチレンジアミンとピロカテコー
ルの水溶液等のエッチング液を用いると不純物を含まな
い場合やリン（Ｐ）を含んだｎ形シリコンに比べてきわ
めて小さいことが知られている。
本発明は、上記エッチング特性を利用し、エッチング
速度の小さいｐ形シリコン薄膜（102）とエッチング速
度の大きいｎ形シリコン薄膜（103）とを積層堆積して
２層膜（105）を形成し、ｐチャネルTFTが形成される領
域のソース及びドレイン領域形成部では上層のｎ形シリ
コン薄膜（103）を除去してｐ形シリコン薄膜（102）の
みをソース及びドレイン領域とし、ｎチャネルTFTが形
成される領域では上記２層膜（105）をソース及びドレ
イン領域とすることを特徴としている。
速度の小さいｐ形シリコン薄膜（102）とエッチング速
度の大きいｎ形シリコン薄膜（103）とを積層堆積して
２層膜（105）を形成し、ｐチャネルTFTが形成される領
域のソース及びドレイン領域形成部では上層のｎ形シリ
コン薄膜（103）を除去してｐ形シリコン薄膜（102）の
みをソース及びドレイン領域とし、ｎチャネルTFTが形
成される領域では上記２層膜（105）をソース及びドレ
イン領域とすることを特徴としている。
従って、本発明の構成は以下に示す通りである。即
ち、絶縁基板（101）上に形成されるｎチャネル薄膜ト
ランジスタとｎチャネル薄膜トランジスタとから構成さ
れる相補形薄膜トランジスタ形成法であって、前記絶縁
基板（101）上にｐ形シリコン薄膜（102）を形成する第
１の工程と、 前記第１の工程後、更に前記ｐ形シリコン薄膜（10
2）上にｎ形シリコン薄膜（103）を形成する第２の工程
と、 前記ｐ形シリコン薄膜（102）と前記ｎ形シリコン薄
膜（103）による２層膜（105）をレジスト（104）をマ
スクとして所定の前記ｎチャネル薄膜トランジスタ及び
前記ｐチャネル薄膜トランジスタのソース又はドレイン
形成部を残して除去する第３の工程と、 前記ｎチャネル薄膜トランジスタのソース又はドレイ
ン形成部をレジストパターン（106）で被覆後、前記ｐ
チャネル薄膜トランジスタのソース又はドレイン形成部
のパターニングされた前記ｐ形シリコン薄膜（102）上
の前記ｎ形シリコン薄膜（103）をエッチング除去する
第４の工程と、 前記レジストパターン（106）を除去後、前記ｎ形シ
リコン薄膜（103）及び前記ｐ形シリコン薄膜（102）を
熱処理して多結晶化し低抵抗化した後、アクティブ多結
晶シリコン薄膜領域（107）を全面堆積してパターニン
グした後、前記アクティブ多結晶シリコン薄膜領域（10
7）上にゲート絶縁膜（108）を形成する第５の工程と、 前記ｐチャネル薄膜トランジスタ及び前記ｎチャネル
薄膜トランジスタの前記アクティブ多結晶シリコン薄膜
領域（107）上に前記ゲート絶縁膜（108）を介してパタ
ーニングによってゲート電極（109）を形成する第６の
工程と、 前記第６の工程後、全面に層間絶縁膜（110）を形成
する第７の工程と、 前記ｐチャネル薄膜トランジスタのソース及びドレイ
ン領域となる前記多結晶化された前記ｐ形シリコン薄膜
（102）への窓開け工程と、前記ｎチャネル薄膜トラン
ジスタのソース及びドレイン領域となる前記多結晶化さ
れた前記ｎ形シリコン薄膜（103）への窓開け工程から
なる第８の工程と、 前記ｎチャネル薄膜トランジスタ及び前記ｐチャネル
薄膜トランジスタのソース又はドレイン領域へソース又
はドレイン電極配線（111）を形成する第９の工程とか
らなる相補形薄膜トランジスタ形成法としての構成を有
する。
ち、絶縁基板（101）上に形成されるｎチャネル薄膜ト
ランジスタとｎチャネル薄膜トランジスタとから構成さ
れる相補形薄膜トランジスタ形成法であって、前記絶縁
基板（101）上にｐ形シリコン薄膜（102）を形成する第
１の工程と、 前記第１の工程後、更に前記ｐ形シリコン薄膜（10
2）上にｎ形シリコン薄膜（103）を形成する第２の工程
と、 前記ｐ形シリコン薄膜（102）と前記ｎ形シリコン薄
膜（103）による２層膜（105）をレジスト（104）をマ
スクとして所定の前記ｎチャネル薄膜トランジスタ及び
前記ｐチャネル薄膜トランジスタのソース又はドレイン
形成部を残して除去する第３の工程と、 前記ｎチャネル薄膜トランジスタのソース又はドレイ
ン形成部をレジストパターン（106）で被覆後、前記ｐ
チャネル薄膜トランジスタのソース又はドレイン形成部
のパターニングされた前記ｐ形シリコン薄膜（102）上
の前記ｎ形シリコン薄膜（103）をエッチング除去する
第４の工程と、 前記レジストパターン（106）を除去後、前記ｎ形シ
リコン薄膜（103）及び前記ｐ形シリコン薄膜（102）を
熱処理して多結晶化し低抵抗化した後、アクティブ多結
晶シリコン薄膜領域（107）を全面堆積してパターニン
グした後、前記アクティブ多結晶シリコン薄膜領域（10
7）上にゲート絶縁膜（108）を形成する第５の工程と、 前記ｐチャネル薄膜トランジスタ及び前記ｎチャネル
薄膜トランジスタの前記アクティブ多結晶シリコン薄膜
領域（107）上に前記ゲート絶縁膜（108）を介してパタ
ーニングによってゲート電極（109）を形成する第６の
工程と、 前記第６の工程後、全面に層間絶縁膜（110）を形成
する第７の工程と、 前記ｐチャネル薄膜トランジスタのソース及びドレイ
ン領域となる前記多結晶化された前記ｐ形シリコン薄膜
（102）への窓開け工程と、前記ｎチャネル薄膜トラン
ジスタのソース及びドレイン領域となる前記多結晶化さ
れた前記ｎ形シリコン薄膜（103）への窓開け工程から
なる第８の工程と、 前記ｎチャネル薄膜トランジスタ及び前記ｐチャネル
薄膜トランジスタのソース又はドレイン領域へソース又
はドレイン電極配線（111）を形成する第９の工程とか
らなる相補形薄膜トランジスタ形成法としての構成を有
する。
或いはまた、前記ｎ形シリコン薄膜（103）の除去
に、エチレンジアミンとピロカテコールの水溶液を用い
たことを特徴とする相補形薄膜トランジスタ形成法とし
ての構成を有する。
に、エチレンジアミンとピロカテコールの水溶液を用い
たことを特徴とする相補形薄膜トランジスタ形成法とし
ての構成を有する。
或いはまた、前記ｎ形シリコン薄膜（103）の不純物
濃度が前記ｐ形シリコン薄膜（102）の不純物濃度より
も高いことを特徴とする相補形薄膜トランジスタ形成法
としての構成を有する。
濃度が前記ｐ形シリコン薄膜（102）の不純物濃度より
も高いことを特徴とする相補形薄膜トランジスタ形成法
としての構成を有する。
第１図（ａ），（ｂ），（ｃ）及び（ｄ）は本発明の
一実施例による相補形薄膜トランジスタ形成法の各工程
を説明するための模式的断面構造図を図示している。
一実施例による相補形薄膜トランジスタ形成法の各工程
を説明するための模式的断面構造図を図示している。
第１図（ａ）に図示するようにガラス絶縁基板101上
に、例えばプラズマ気相成長（Plasma Chemical Vapor
Deposition,以下PCVDと称す。）法でボロン（Ｂ）をド
ープしたｐ形アモルファスシリコン薄膜102を厚さ約150
nmで堆積し、続いて同一PCVD方法でリン（Ｐ）をドープ
したｎ形アモルファスシリコン薄膜103を厚さ約150nmで
堆積した。
に、例えばプラズマ気相成長（Plasma Chemical Vapor
Deposition,以下PCVDと称す。）法でボロン（Ｂ）をド
ープしたｐ形アモルファスシリコン薄膜102を厚さ約150
nmで堆積し、続いて同一PCVD方法でリン（Ｐ）をドープ
したｎ形アモルファスシリコン薄膜103を厚さ約150nmで
堆積した。
次いで、第１図（ｂ）に図示するようにソース及びド
レインパターンをレジスト104を用いてパターニング形
成した後、CCl2F2ガスを用いたリアクティブイオンエッ
チング法を用いて２層膜105をソース及びドレインの形
状に加工する。ここで105はＰ形アモルファスシリコン
薄膜102とｎ形アモルファスシリコン薄膜103の２層膜で
あり、相補形薄膜トランジスタのソース又はドレイン予
定領域である。
レインパターンをレジスト104を用いてパターニング形
成した後、CCl2F2ガスを用いたリアクティブイオンエッ
チング法を用いて２層膜105をソース及びドレインの形
状に加工する。ここで105はＰ形アモルファスシリコン
薄膜102とｎ形アモルファスシリコン薄膜103の２層膜で
あり、相補形薄膜トランジスタのソース又はドレイン予
定領域である。
次いで、第１図（ｃ）に図示するようにｎチャネルTF
Tのソース及びドレイン領域上及びｎチャネルTFTを形成
する予定領域上全体を覆うようにレジストパターン106
をパターニング形成し、50℃に保たれたエチレンジアミ
ン17ml,水8ml、ピロカテコール3gを含む水溶液によりｐ
チャネルTFTのソース及びドレイン領域となる形成予定
領域上のｎ形アモルファスシリコン薄膜103を除去し
た。ここで第１図（ｃ）に図示されたように、レジスト
パターン106のパターニングのためのマスクが１枚必要
である。即ち、従来のｎチャネルもしくはｐチャネルTF
Tを単体デバイスとして作成する場合のマスク枚数に対
して、わずか１枚だけ余分なマスクとなっているにすぎ
ない。
Tのソース及びドレイン領域上及びｎチャネルTFTを形成
する予定領域上全体を覆うようにレジストパターン106
をパターニング形成し、50℃に保たれたエチレンジアミ
ン17ml,水8ml、ピロカテコール3gを含む水溶液によりｐ
チャネルTFTのソース及びドレイン領域となる形成予定
領域上のｎ形アモルファスシリコン薄膜103を除去し
た。ここで第１図（ｃ）に図示されたように、レジスト
パターン106のパターニングのためのマスクが１枚必要
である。即ち、従来のｎチャネルもしくはｐチャネルTF
Tを単体デバイスとして作成する場合のマスク枚数に対
して、わずか１枚だけ余分なマスクとなっているにすぎ
ない。
以下、従来のTFTの製造方法と同様に、第１図（ｄ）
に図示するように600℃の温度で熱処理してｐ形アモル
ファスシリコン薄膜102及びｎ形アモルファスシリコン
薄膜103を多結晶化し低抵抗化した後、厚さ約150nmの不
純物を含まないアクティブ多結晶シリコン薄膜領域107
を堆積し、TFTとなるように島状に加工してパターニン
グ形成し、例えば酸化シリコン膜によるゲート絶縁膜10
8を堆積し、約400nmの多結晶シリコン膜からなるゲート
電極109をパターニング形成し、次いで層間絶縁膜110を
堆積後、スルーホールを形成した後、ソース又はドレイ
ン領域に対するソース又はドレイン電極配線11をアルミ
ニウムで形成する。
に図示するように600℃の温度で熱処理してｐ形アモル
ファスシリコン薄膜102及びｎ形アモルファスシリコン
薄膜103を多結晶化し低抵抗化した後、厚さ約150nmの不
純物を含まないアクティブ多結晶シリコン薄膜領域107
を堆積し、TFTとなるように島状に加工してパターニン
グ形成し、例えば酸化シリコン膜によるゲート絶縁膜10
8を堆積し、約400nmの多結晶シリコン膜からなるゲート
電極109をパターニング形成し、次いで層間絶縁膜110を
堆積後、スルーホールを形成した後、ソース又はドレイ
ン領域に対するソース又はドレイン電極配線11をアルミ
ニウムで形成する。
以上の第１図（ａ），（ｂ），（ｃ）及び（ｄ）に図
示するよ工程の組み合わせによって本発明による相補形
薄膜トランジスタ形成法が説明された。同時に第１図
（ｄ）は本発明による相補形薄膜トランジスタ形成法に
より形成された完成デバイスの模式的断面図となってい
る。
示するよ工程の組み合わせによって本発明による相補形
薄膜トランジスタ形成法が説明された。同時に第１図
（ｄ）は本発明による相補形薄膜トランジスタ形成法に
より形成された完成デバイスの模式的断面図となってい
る。
このように形成した相補形薄膜トランジスタのｎチャ
ネルTFTでは、ソース又はドレイン領域はｐ形アモルフ
ァスシリコン薄膜102とｎ形アモルファスシリコン薄膜1
03の２層膜105により形成されているが、ｎ形アモルフ
ァスシリコン薄膜103の不純物濃度を、ｐ形アモルファ
スシリコン薄膜102の不純物濃度より高く形成すること
によって、ソース及びドレイン領域の低抵抗化のための
600ドレインの熱処理アニール時にｐ形アモルファスシ
リコン薄膜102中にｎ形不純物を混入させて、副次的な
ｐチャネル動作を防止することができるという特徴も見
出されている。このため、上記形成法で製造したｐチャ
ネル及びｎチャネルTFTの特性は、ｐ形アモルファスシ
リコン薄膜102及びｎ形アモルファスシリコン薄膜103の
みをソース又はドレインとして単独に作成したTFTの特
性と同じものであることも見出されている。
ネルTFTでは、ソース又はドレイン領域はｐ形アモルフ
ァスシリコン薄膜102とｎ形アモルファスシリコン薄膜1
03の２層膜105により形成されているが、ｎ形アモルフ
ァスシリコン薄膜103の不純物濃度を、ｐ形アモルファ
スシリコン薄膜102の不純物濃度より高く形成すること
によって、ソース及びドレイン領域の低抵抗化のための
600ドレインの熱処理アニール時にｐ形アモルファスシ
リコン薄膜102中にｎ形不純物を混入させて、副次的な
ｐチャネル動作を防止することができるという特徴も見
出されている。このため、上記形成法で製造したｐチャ
ネル及びｎチャネルTFTの特性は、ｐ形アモルファスシ
リコン薄膜102及びｎ形アモルファスシリコン薄膜103の
みをソース又はドレインとして単独に作成したTFTの特
性と同じものであることも見出されている。
以上による本発明の一実施例では、ｎ形,p形シリコン
膜をPCVD法によるアモルファスシリコンを多結晶化して
形成したが、LPCVD（Low Pressure Chemical Vapor Dep
osition,LPCVD）法による多結晶シリコン膜を用いても
同様な効果が得られており、従ってLPCVD法によるｎ形,
p形多結晶シリコン薄膜を用いてもよいことはもちろん
である。
膜をPCVD法によるアモルファスシリコンを多結晶化して
形成したが、LPCVD（Low Pressure Chemical Vapor Dep
osition,LPCVD）法による多結晶シリコン膜を用いても
同様な効果が得られており、従ってLPCVD法によるｎ形,
p形多結晶シリコン薄膜を用いてもよいことはもちろん
である。
本発明の相補形薄膜トランジスタ形成法によれば、相
補形薄膜トランジスタを極めて簡単に製造でき，マスク
枚数も単体のTFTに比べてわずか１枚の追加でよい。従
って本発明の相補形薄膜トランジスタの形成法は低消費
電力で高速の大面積アクティブマトリクス形液晶ディス
プレイ等の薄膜集積回路への適用に非常に有益な方法で
ある。また、シリコン薄膜の堆積法は、上記PCVD法、LP
CVD法に限定されることなく、光のCVD等他の堆積方法を
用いてもよいことはもちろんである。
補形薄膜トランジスタを極めて簡単に製造でき，マスク
枚数も単体のTFTに比べてわずか１枚の追加でよい。従
って本発明の相補形薄膜トランジスタの形成法は低消費
電力で高速の大面積アクティブマトリクス形液晶ディス
プレイ等の薄膜集積回路への適用に非常に有益な方法で
ある。また、シリコン薄膜の堆積法は、上記PCVD法、LP
CVD法に限定されることなく、光のCVD等他の堆積方法を
用いてもよいことはもちろんである。
本発明の相補形薄膜トランジスタ形成法によればイオ
ン注入法を用いないで相補形薄膜トランジスタを形成で
きるため、マトリクスを駆動する周辺駆動回路と画素毎
に設けたトランジスタとを、イオン注入装置で取り扱え
る基板サイズに制限されず、大面積な単一基板上に同時
形成することができる。
ン注入法を用いないで相補形薄膜トランジスタを形成で
きるため、マトリクスを駆動する周辺駆動回路と画素毎
に設けたトランジスタとを、イオン注入装置で取り扱え
る基板サイズに制限されず、大面積な単一基板上に同時
形成することができる。
また、ｐチャネル又はｎチャネル単体TFT作製のため
のフォトマスクにわずか１枚のフォトマスクの追加で相
補形薄膜トランジスタを形成することができるという利
点もある。
のフォトマスクにわずか１枚のフォトマスクの追加で相
補形薄膜トランジスタを形成することができるという利
点もある。
また、低消費電力で、かつ高速動作の要求される周辺
駆動回路も実現できるという利点がある。
駆動回路も実現できるという利点がある。
従って、高表示品質で、かつ大面積で高精細なアクテ
ィブマトリクス形液晶ディスプレイをその高速、低消費
電力の周辺駆動回路とともに単一基板上に安価に同時形
成でき、工業上極めて価値の高いものである。
ィブマトリクス形液晶ディスプレイをその高速、低消費
電力の周辺駆動回路とともに単一基板上に安価に同時形
成でき、工業上極めて価値の高いものである。
第１図（ａ）〜（ｄ）は本発明の一実施例による相補形
薄膜トランジスタ形成法の各工程を説明するための模式
的断面構造図である。 101……（ガラス）絶縁基板 102……ｐ形シリコン薄膜（ｐ形アモルファスシリコン
薄膜,p形多結晶シリコン薄膜） 103……ｎ形シリコン薄膜（ｎ形アモルファスシリコン
薄膜,n形多結晶シリコン薄膜） 104……レジスト 105……２層膜 106……レジストパターン 107……アクティブ多結晶シリコン薄膜領域 108……ゲート絶縁膜 109……ゲート電極 110……層間絶縁膜 111……ソース及びドレイン電極配線
薄膜トランジスタ形成法の各工程を説明するための模式
的断面構造図である。 101……（ガラス）絶縁基板 102……ｐ形シリコン薄膜（ｐ形アモルファスシリコン
薄膜,p形多結晶シリコン薄膜） 103……ｎ形シリコン薄膜（ｎ形アモルファスシリコン
薄膜,n形多結晶シリコン薄膜） 104……レジスト 105……２層膜 106……レジストパターン 107……アクティブ多結晶シリコン薄膜領域 108……ゲート絶縁膜 109……ゲート電極 110……層間絶縁膜 111……ソース及びドレイン電極配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336
Claims (3)
- 【請求項１】絶縁基板上に形成されるｎチャネル薄膜ト
ランジスタとｐチャネル薄膜トランジスタとから構成さ
れる相補形薄膜トランジスタ形成法であって、 前記絶縁基板上にｐ形シリコン薄膜を形成する第１の工
程と、 前記第１の工程後、更に前記ｐ形シリコン薄膜上にｎ形
シリコン薄膜を形成する第２の工程と、 前記ｐ形シリコン薄膜と前記ｎ形シリコン薄膜による２
層膜をレジストをマスクとして所定の前記ｎチャネル薄
膜トランジスタ及び前記ｐチャネル薄膜トランジスタの
ソース又はドレイン形成部を残して除去する第３の工程
と、 前記ｎチャネル薄膜トランジスタのソース又はドレイン
形成部をレジストパターンで被覆後、前記ｐチャネル薄
膜トランジスタのソース又はドレイン形成部のパターニ
ングされた前記ｐ形シリコン薄膜上の前記ｎ形シリコン
薄膜をエッチング除去する第４の工程と、 前記レジストパターンを除去後、前記ｎ形シリコン薄膜
及び前記ｐ形シリコン薄膜を熱処理して多結晶化し低抵
抗化した後、アクティブ多結晶シリコン薄膜領域を全面
堆積してパターニングした後、前記アクティブ多結晶シ
リコン薄膜領域上にゲート絶縁膜を形成する第５の工程
と、 前記ｐチャネル薄膜トランジスタ及び前記ｎチャネルト
ランジスタの前記アクティブ多結晶シリコン薄膜領域上
に前記ゲート絶縁膜を介してパターニングによってゲー
ト電極を形成する第６の工程と、 前記第６の工程後、全面に層間絶縁膜を形成する第７の
工程と、 前記ｐチャネル薄膜トランジスタのソース及びドレイン
領域となる前記多結晶化された前記ｐ形シリコン薄膜へ
の窓開け工程と、前記ｎチャネル薄膜トランジスタのソ
ース及びドレイン領域となる前記多結晶化された前記ｎ
形シリコン薄膜への窓開け工程からなる第８の工程と、 前記ｎチャネル薄膜トランジスタ及び前記ｐチャネル薄
膜トランジスタのソース又はドレイン領域へソース又は
ドレイン電極配線を形成する第９の工程とからなる相補
形薄膜トランジスタ形成法。 - 【請求項２】前記ｎ形シリコン薄膜の除去に、エチレン
ジアミンとピロカテコールの水溶液を用いたことを特徴
とする請求項１記載の相補形薄膜トランジスタ形成法。 - 【請求項３】前記ｎ形シリコン薄膜の不純物濃度が前記
ｐ形シリコン薄膜の不純物濃度よりも高いことを特徴と
する請求項１記載の相補形薄膜トランジスタ形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1113124A JP2808132B2 (ja) | 1989-05-02 | 1989-05-02 | 相補形薄膜トランジスタ形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1113124A JP2808132B2 (ja) | 1989-05-02 | 1989-05-02 | 相補形薄膜トランジスタ形成法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02292858A JPH02292858A (ja) | 1990-12-04 |
| JP2808132B2 true JP2808132B2 (ja) | 1998-10-08 |
Family
ID=14604136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1113124A Expired - Fee Related JP2808132B2 (ja) | 1989-05-02 | 1989-05-02 | 相補形薄膜トランジスタ形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808132B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3216502B2 (ja) * | 1995-10-16 | 2001-10-09 | 株式会社日立製作所 | Ｃｍｏｓ薄膜半導体装置及びその製造方法 |
-
1989
- 1989-05-02 JP JP1113124A patent/JP2808132B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02292858A (ja) | 1990-12-04 |
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