JPS61283169A - 縦形電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はスイッチングあるいは増幅を目的とした縦形電
界効果トランジスタおよびその製造方法に関するもので
あり、特に微細化および高性能化の技術に関するもので
ある。

〈従来の技術） ＭＩＳ型半導体装置のうち、特にＭＯＳ　　ＦＥＴは低
耐圧、低電力デバイスと従来考えられていたが、最近の
半導体製造技術あるいは回路設計技術等の発展に伴い、
高耐圧、大電力設計が可能となり、現在ではパワーデバ
イスとしてその地位を確保するに至っている。

かかる高耐圧パワーＭＯ８ＦＥＴの代表的なものとして
■オフセットゲート構造、■Ｖ−Ｑ　ｒｏＯＶｅおるい
はｊＪ　−Ｑ　ｒｏＯＶｅ構造、■ＤＳＡ（ＱｉＨｕｓ
ｉｏｎ　　３ｅＮ−ＡＩｉｇｎｍｅｎｔ）構造等が知ら
れているが、このうち製造技術、高性能化の点で有利な
従来のＤＳＡ構造のパワーＭＯ８ＦＥＴ　（以下ＤＳＡ
　　ＭＯＳと称する）の電極形成後の平面図と、この平
面図におけるＡ−Ａ線方向の断面構造図を第１０図（ａ
　”）および（ｂ　）に示し、また、その順次の製造工
程における断面構造を第１１図（ａ＞乃至（ｆ　）に示
す。ただし、第１０図（ａ　）ではソース電極は省いで
ある。

ＤＳＡ　　ＭＯＳは二重拡散によりチャンネルを形成す
るもので、ゲート酸化１！５ａを介して形成された格子
状のゲート多結晶シリコン膜６に囲まれた同一の拡散窓
を介してチャンネル領域を形成するための不純物拡散（
ｐ型半導体１４）と、ソースａ域を形成するための不純
物拡散（ｎ中型半導体層８）とを行っているのが特徴で
ある。チャンネル長さはｎ型半導体層４とｎ中型半導体
層８との拡散深さの差で決っているので数ミクロン以下
と極めて短く形成できる。絶縁膜５ｄ上に形成したソー
ス電極９はソース・領域を形成するｎ生型半導体Ｒ８と
チャンネル領域を形成するｐ型半導体ＷＩ４（あるいは
ρ中型半導体層３）との両方にオーミック接触している
。ゲート電極形状は格子状のものとストライブ状のもの
とが一般的であるが、ここでは格子状のものを示す。ｎ
生型半導体基板１がドレイン領域であり、その上にｎ型
エピタキシャル成長層２を堆積させたｎオンｎ十構造と
なっている。ドレイン電極は図示していないがチップ裏
面に形成されており、ゲート・ソース間に正の電圧を加
えてチャンネルをオンさぼると電流は基板１より縦方向
に流れ、チャンネル領域４を通ってソース領域８に流れ
込む。なお、第１０図（ａ　）における破線は各セルを
構成する多結晶シリコン膜パターン６の開口の輪郭を示
すものである。

次に、第１１図＜ａ　＞乃至（ｆ　）を用いて従来のＤ
ＳＡ　　ＭＯＳの製造工程を説明する。０＋型型半体基
板１上にｎ型エピタキシャル成長層２を、例えば比抵抗
１０〜２５Ω印、厚さ３０〜６０μｍに形成後、表面か
らｐ小型半導体Ｍ３を形成する。その後、ゲート酸化膜
５ａを約１０００人の厚さに形成した様子を第１１図（
ａ　）に示す。

次に多結晶シリコン膜６を、例えば６０００人の厚さに
堆積した侵選択的にバターニングし、この多結晶シリコ
ン膜パターンをマスクにしてイオン注入を施し、チャン
ネル領域となるｎ型半導体層４を自己整合的に形成する
。この様子を第１１図（１）　）に示す。

続いてフォト・エツチング技術にてフォトレジストアを
用いてソース領域となるｎ中型半導体層８を形成すべき
予定部に選択的に開口を形成した様子を第１１図（Ｃ）
に示す。

次にソース領域となるｎ型半導体層８および酸化膜５ｂ
を形成しく第１１図（ｄ　’）に図示）、その上にＣＶ
Ｄ法ニテＰ　Ｓ　Ｇ　（ｐｈｏｓｐｈｏ　　５ｉｌｉｃ
ａｔｅＧ　１ａｓｓ）膜５Ｃを約８０００人の厚さに堆
積した様子を第１１図（ｅ　）に示す。第１０図（ｂ　
）ではこの酸化膜５ｂとＰＳＧ膜５Ｃを合せて第２絶縁
１１５ｄとして示しである。

次に、各種熱処理を施した後に酸化膜５ｂおよびＰＳＧ
膜５Ｃに電極取り出し開口部１０ａを形成し、アル・ミ
ニラム（Ａ、ｅ）電極９を形成することによってソース
・ドレイン間耐圧Ｖ　ＤＳＳが２００〜６０６Ｖ程度（
１）　Ｄ　Ｓ　Ａ　　Ｍ　ＯＳ　　Ｆ　Ｅ　Ｔ　ｌｆｉ
　完１ｆＣｔ　ル。

この様子を第１１図（ｆ）に示す。

一般的にＭＯＳ　　ＦＥＴは少数キャリアの蓄積がない
ため高速スイッチングが可能でドレイン電流が負の温度
係数を持つため熱的安定性が高い等大電力用素子として
長所を持っている反面、バイポーラ型トランジスタと比
較した場合多数キレリア素子であるため高耐圧化と大電
力化の相反関係が著しく、高耐圧化に必要な基板抵抗層
がそのまま飽和電圧の上昇に結びつき、同一チップ面積
ではオン抵抗が大きくなるという欠点があった。かかる
問題を解決するためにはＦＥＴの電力通路の抵抗、特に
ドレイン抵抗の低減を図ることが必要である。換言すれ
ば、いかにトレインの面積効率を上げるかということで
あり、このためには做細加工技術を駆使して最良パター
ン５９計を行わなければならない。これらを満足させる
構造として一般的にはＤＳＡ　　ＭＯＳ　　ＦＥＴが採
用されている。

しかしながら従来のＤＳＡ　　ＭＯＳ　　ＦＥＴのパタ
ーン設計は必ずしも最適設計とはなっていない。限られ
たシリコン・チップ面積内に電流通路の幅、つまりチャ
ンネルの周縁長であるチャンネル幅を長くあるいはチャ
ンネル長を短かくとれるような多結晶シリコン膜パター
ンやチャンネル領域の形状について種々の工夫が必要で
ある。ヂャンネル幅を長くすることによってドレイン電
流を大きくすることが可能で、しかも大電流領域での相
互コンダクタンスｐｍも大きなものが得られる。

これらがひいてはオン抵抗の低減化を可能にする最大の
要因であるため、いかにして限られた面積内でチャンネ
ル幅を長くするかが、最大の目標であった。

そこで、従来スイッチングｔｉｌ１等に用いられている
高耐圧パワーＭＯ８ＦＥＴのゲート多結晶シリコンパタ
ーンを検討してみると、はとんどが第１０図（ａ　）に
示すような四角の格子形状を呈している。

第１０図（ａ　）の平面図において、成るセルの多結晶
シリコン膜６の開口パターンのエツジから上Ｆ左右に隣
接するセルの開口パターンのエツジまでのゲート多結晶
シリコン膜の長さをβ１とし、斜め方向に隣接するセル
間での長さをβ２とすると、β２はβ、よりもＡｒ２倍
長くなっている。定められた面積内にｎ中型ソース領域
８とゲート多結晶シリコン膜６を多く集積するには上記
の長さλ、とＪ２２は等しいことが望ましい。すなわち
、チャンネル領１４はゲート多結晶シリコン膜６のパタ
ーンエツジに沿って存在するため、大きなチャンネル幅
を得るにはＡ、−Ｊ２２とするのが望ましく、Ｊ２２〉
λ、とすると、β２−β１に相当する余分な面積を多結
晶シリコン膜６が占めることになる。このことは、ゲー
ト面積を広くし、スイッチング・スピードの妨げとなる
ドレイン・ゲート間客層を増大させる原因にもなってい
る。

また、一般的にヂせンネル幅を増大させるために各パタ
ーンの微細化をすることがよく知られており、これによ
りゲート多結晶シリコン膜パターンとソース領域は縮少
され、その分チャンネル幅の増大が図れる。しかしなが
ら、従来の四角形の格子形状を持つゲート多結晶シリコ
ンパターンではドレイン電流容量の割合に対してソース
電極開口部が多すぎる傾向にある。微細化によって独立
したチャンネル領域を多数く形成できるようになり、そ
の結果チャンネル幅が総合的に増大することになるが、
１つのセル内でのチャンネル幅は小さくなる。つまり、
同一条件でＭｏＳトランジスタとしての動作をさせた場
合、チャンネル幅の小さい方が電流容量が小さいにもか
かわらず、セル内に形成されているソース領域の電極引
き出し開口部は数多く存在することになる。

周知のごとく、Ｍｏ３　　ＦＥＴはバイポーラ型トラン
ジスタと比較して熱暴走が少なく、１セルの領域から得
られる電流密度が少なく、従って必要以上のソース電極
取り出し開口部は不要である。

この不要な分を利用してより多くのチャンネル領域を形
成し、チャンネル幅を大きくするようなパターン配置を
行わなければならない。したがって、このソース電極取
り出し開口部の面積を小さくし、その分チャンネル幅を
有効に大きくするためのパターンの工夫が重要となる。

また性能面では特にスイッチング・スピードの向上に関
しては、ゲート・ドレイン間の容量を小さくすることが
重要である。これを達成するための方法としては、ゲー
ト酸化膜の膜厚を太き（する方法と、ゲート多結晶シリ
コン膜パターンの占める面積を小さくする方法とが代表
的なものである。しかしながら、Ｍｏ３動作特性の１つ
であるしきい値電圧Ｖ　や、相互フンダクタンスＪＩＳ
等の関係上ゲート酸化膜の膜厚を大きくすることには限
界がある。そこで、もう１つの代表的な方法として、ゲ
ート多結晶シリコン膜パターンがゲート酸化膜上に占め
る面積を小さくする方法が有力である。この方法を最も
簡単に実施するにはゲート多結晶シリコン膜パター°ン
を細くすることである。しかしながら細くすると、その
分抵抗が増大し、スイッチング・スピードが遅くなる欠
点があった。

従来のゲート電極材料の多くは多結晶シリコン膜や、モ
リブデン膜等の高融点金属膜が用いられ、これらの材料
の特徴として、高温プロセスに強いことから、多層配線
材料膜どして用いられている。

その関係上、大電力用ＤＳＡ　　Ｍｏ８　　ＦＥＴでは
、代表的なゲート電極材料として、多結晶シリコン膜が
用いられ、ソース電極ＡＪ２膜との間で絶縁膜を介して
２層電極構造となっている。しかもチャンネル幅を長く
するため、ゲート多結晶シリコン膜パターンを細く、そ
して極めて長く設計されている。限られたシリコンチッ
プ内において、チャンネル幅の長さと、ゲート多結晶シ
リコン膜パターンの配線抵抗の関係は、オン抵抗を低く
するために、チャンネル幅を長く設計するとゲート抵抗
が増大し、スイッチング・スピードが遅くなるという欠
点があった。そのため従来においては、チップ内のチャ
ンネル領域を犠牲にし、導電性の優れた八βのストライ
プ・パターンを数カ所設け、これとゲート多結晶シリコ
ン膜を接続して、ゲート抵抗の低減化に努めていた。し
かしながら、ゲートへλ電極間は、数百〜数千ミクロン
の長さを持つ多結晶シリコンゲートであるため、ゲート
抵抗は依然として高い。

一方、ゲート抵抗を下げる他の方法として、第１２図（
ａ　）および（ｂ）に示すようにゲート多結晶シリコン
膜パターン上に絶縁膜を介してゲートＡＪ２パターンと
ソースＡ、９パターンとを互いちがいに配置した櫛形状
電極構造がある。

第１２図において第１０図に示した部分と同じ部分には
同じ符号を付けて示す。この櫛形状電極構造を有する半
導体装置は、ｎ十型半導体基板１上にエピタキシセル成
長させた第１のｎ型半導体層２を有し、その主面に第１
絶縁１１１５　ａを介して格子状に開口部を有するよう
にパターニングされた多結晶シリコン膜６が形成され、
第１半導体層２の主面には一部分が第１絶縁膜５ａを介
して多結晶シリコン膜と重なるようにｐ型の第２半導体
層４が形成され、この第２半導体層内には一部分が第１
絶縁膜５ａを介して多結晶シリコン膜６と重なるように
ｎ十型半導体層８が形成され、多結晶シリコン１１６お
よびその開口部を被覆するように第２絶縁膜５ｄが形成
されている。この第２絶縁膜上にはストライプ状のソー
スおよびゲートＡ　Ｊ２　電極９ａおよび９ｂが形成さ
れ、ＡβＭ極９ａは第２絶縁ｊ１５ｄにあけた開口部１
０ａおよび多結晶シリコン［１６にあけた開口部を介し
て第２および第３の半導体１ｉ１４および８とオーミッ
ク接続され、／ｌ電極９ｂは第２絶縁膜５ｄにあけた開
口部１０ｂを経て多結晶シリコンｇ（６に接続されてい
る。

（発明が解決しようとする問題点） 第１２図に示した従来の櫛形電極構造を有する半導体装
置は、ゲート多結晶シリコン１１６のスルーホールや、
Ａ℃電極９ａ、９ｂの膜厚の等方エツ・チップによるパ
ターンの後退等を考慮して、ソースＡＪ２電極９ａとゲ
ートＡｉ電極９ｂとは一定の距離を隔てなければならな
い。したがってゲート多結晶シリコン膜６のパターン幅
を太くしたり、セル面積を大きくしないと、ソースＡｉ
電極９ａとゲートＡλ電極９ｂの電極分離がフォトリソ
グラフィの関係上極めてむずかしくなり、したがって微
細化に限界が生じ、特にゲート・ソース間容量が増大し
、これがひいてはスイッチング・スピードの向上を妨げ
る要因でもあった。一方、ゲート抵抗を下げる最も簡単
な方法として、ゲート多結晶シリコンｌ］！６の膜厚を
大きくすれば、少し効果があるが、多結晶ジノコン膜パ
ターン上に形成されるソースΔβ電極９ａあるいはゲー
トＡβ電極９ｂが、多結晶シリコン膜６に形成した開口
部のエツジで断切れを起し易い欠点がある。

次にスイッチング・スピードを向上させる要因の他のひ
とつにチャンネル長を狭く形成する方法がある。このチ
ャンネル長は、チャンネル領域のｎ型半導体層４と、ソ
ースｎ生型半導体層８の拡散の深さの差で決定される。

しかしながら、スイッチング・スピードを考えると次の
条件をみたす必要がある。一般的にドレイン電流は、ソ
ースｎ生型半導体層８からチャンネル領域のｎ型半導体
層４を通ってｎ型エピタキシせル層２から縦方向へｎ中
型半導体基板１のドレイン領域へ流れ、基板裏面のドレ
イン電極から取り出される。したがって、ドレイン電流
はチャンネル領域を形成しているｎ型半導体層４間を通
って流れる。したがってｎ型半導体層４はゲート多結晶
シリコン膜６の両側に互いに対向して形成されているた
め、ｐ型半導体層が深く形成された場合、上記ドレイン
電流の流通路が狭くなり、電流通路が抵抗弁を持ち、こ
れがひいてはオン抵抗を増加させる原因にもなる。その
他、航記チャンネル領域を形成しているｐ型半導体層４
を深く形成することによって、まずゲート多結晶シリコ
ン膜６と重なる領域が多くなる。周知のごとく、ゲート
絶縁膜５ａは従来では５００人〜１２００人と極く薄く
形成されており、したがって、当然のごとく、ゲート・
ソース間の容量が増大し、スイッチング・スピードの妨
げになることが明らかである。そこでチャンネル領域を
形成しているｐ型半導体ＪＩ４をできるだけ浅く形成し
、それにともなってソースｎ十型半導体層８も浅く形成
することによって、チャンネル長の狭い、スイッチング
・スピードの速いＤＳＡ　　ＭＯＳ　　ＦＥＴの実現が
可能となる。

しかし・ながら、前記チャンネル領域を形成しているｐ
型半導体４を浅く形成し、チャンネル長を狭（゛するこ
とによって、次のような新たな問題が生ずる。

まず、ＭＯ８動作した際、チャンネル領域を形成してい
るｐ型半導体層４からドレイン領域のｎ型エピタキシャ
ルｗＪ２側へ空乏層が広がる。それと同時に、ｐ型半導
体層４内にも空乏層が広がる。

この空乏層は半導体層又は拡散層の濃度が低いほど広が
り易すく、又、ドレイン電圧が高いほど広がる。したが
って当然のごとく、濃度の低いドレイン領域のｎ型エピ
タキシャル層２側へ空乏層は多く広がる。しかしながら
、ＤＳＡ構造を持つＭＯ８型ＦＥＴの場合、チャンネル
領域４はセル部分において互いに対向して形成されてい
るため、両方がら空乏層が互いに接近するように広がり
、ちょうどゲート多結晶シリコン膜６の真中付近のドレ
イン領域でぶつかり合うため、ソース・ドレイン間のブ
レークダウン電圧を大きく得るための妨げとはならない
。一方ｐ型半導体層４側では、ドレイン電圧をどんどん
高くして行くことによって、チャンネル領域を形成して
いるｐ型半導体病４内の空乏層はどんどん広がり、ソー
スｎ十型半導体層８へ届いてしまう。これがいわゆるパ
ンチスルー現象である。この時点ですでにソース・ドレ
イン間の電圧はブレークダウンしてしまう。つまりチャ
ンネル長が狭いため空乏層がｎ中型半導体層８へす・ぐ
に到達してしまうのでバルクの特性で決まるブレークダ
ウン電圧よりも小さな値でブレークダウンしてしまう。

特にチャンネル幅を長く得るためゲート多結晶シリコン
膜パターンを微細化しなければならず、それにともなっ
てチャンネルを構成するｐ型半導体１１４は浅い拡散に
よって形成する必要がある。当然ゲート多結晶シリコン
膜パターン間には、細くて長いパターンが形成されるこ
とになるため、バンチスルー現象はこのような部分に生
じやすい。

又、パンチスルー現象を生じにくくする一方法トシテ、
従来＋７）ＤＳＡ　　ＭＯＳ　　ＦＥＴｒは、セル内に
ｐ十型半導体層３を、フォトエツチング技術によって形
成していた。しかしながらこの方法においては、次のよ
うな欠点が生じて来る。まず、フォトリソグラフィ技術
で、ｐ小型半導体！１３に対して位置合せをおこなって
、ゲート多結晶シリコン膜６のパターンを形成するため
、ゲート多結晶シリコン膜６のパターンによって自己整
合的に形成されるチャンネル領域のｐ型半導体！！４と
、自己整合的に形成されないｐ十型半導体層３の位置関
係が不均衡となり、ｎ中型半導体層８によって狭ばめら
れるｐ型半導体層（チャンネル領域）４の長い部分と短
い部分が上記ｎ十型半導体層８の下に形成される。

よって、狭いｐ型半導体層４が長く形成されている部分
はバンチスルーが起こりやすく、逆に短い部分は高濃度
ｐ十型半導体層３の一部がチャンネルｐ型半導体層４ま
で及びＭＯ８型トランジスタの特性はしきい値電圧の値
に影響を及ぼす。又、前記位置合せをする際、合せ誤差
を見込んでパターンを形成しなければならないため、セ
ル面積が増加し、その分チャンネル幅が減少する欠点も
ある。又、ｐ生型半導体Ｍ３は、フォトリソグラフィ技
術で位置合せして形成する関係上、フォトエッチング工
程が多くなり、ひいては生産性向上の妨げとなる。

本発明は上記した点に鑑みてなされたもので、ゲート多
結晶シリコンパターンの幅を極力等しく−し、全体的な
パターンの微細化がおこなわれても、電流容量にしたが
って最適なソース電極取り出し開口部が得られるように
、さらにはソース電極取り出し開口部において特に自己
整合的に形成されたｐ生型半導体層３とｎ串型半導体層
８が金属電極膜９にて電気的に接続されることを満足し
、前記開口部の微細化を目的とし、その目的を満足する
にともなった適切なパターン配置を可能とし、これらの
効果で得た余分な面積に有効的にチャンネル領域を形成
し、バンチスルー現象を防止し、チャンネル長を狭くす
ることを可能とし、フォトエツチング工程を減少させ、
オン抵抗を低くし、相互フンダクタンスメ１１スイッチ
ング・スピード等の素子性能の向上やチップ面積の縮少
化を図り、生産性向上を可能とする縦形電界効果トラン
ジスタとその製造方法を提供するものである。

（問題点を解決するための手段） 本発明による縦形電界効果トランジスタは、一導電型の
第１半導体層の主面に、第１絶縁膜を介して形成した半
導体膜または導電体膜パターンと、前記第１半導体層の
主面に、前記第１絶縁膜を介して半導体膜または導電体
膜パターンの一部と一部分が重なる位置に形成した逆導
電型の第２半導体層と、前記半導体膜または導電体膜パ
ターンの間に、そのエツジに沿って均等の間隔を保つか
またはエツジと同じ位置に到るまで、前記第２半導体層
よりも高不純物濃度でしかも深く形成した逆導電型の第
３半導体層と、前記第２半導体日の主面に、半導体膜ま
たは導電体膜パターンの一部と一部分が重なるように形
成した一導電型の第４半導体層と、前記半導体膜または
導電体膜を被覆するように形成され、開口部を有する第
２絶縁膜と、この第２絶縁膜上に、その開口部を含むよ
うに形成した金属電極膜とを具えることを特徴とするも
のである。

さらに本発明の製造方法は、一導電型の第１半導体層の
主面に、第１絶縁膜を介して形成した半導体膜または導
電体膜パターンと、前記第１半導体層の主面に、前記第
１絶縁膜を介して半導体膜または導電体膜パターンの一
部と一部分が重なる位置に形成した逆導電型の第２半導
体層と、前記半導体膜または導電体膜パターンの間に、
そのエツジに沿って均等の間隔を保つかまたはエツジと
同じ位置に到るまで、前記第２半導体層よりも高不純物
濃度でしかも深く形成した逆導電型の第３半導体層と、
前記第２半導体層の主面に、半導体膜または導電体膜パ
ターンの一部と一部分が重なるように形成した一導電型
の第４半導体層と、前記半導体膜または導電体膜を被覆
するように形成され、開口部を有する第２絶ａｍと、こ
の第２絶縁膜上に、その開口部を含むように形成した金
属電極膜とを具える縦形電界効果トランジスタを製造す
るに当り、 第１半導体層の主面に第１絶縁膜を形成する工程と、 この第１絶縁膜上に半導体膜または導電体膜を形成する
工程と、 この半導体膜または導電体膜上にマスクを形成する工程
と、 このマスクを介して半導体膜または導電体膜をアンダー
エツチングして半導体膜または導電体膜パターンを形成
すると同時にオーバーハング状のマスクを形成する工程
と、 このオーバーハング状のマスクを介して第１半導体層内
に逆導電型のイオンを高濃度で注入して逆導電型の第３
半導体層を深く形成する工程と、前記マスクを除去した
後、半導体膜または導電体膜パターンをマスクとして逆
導電型のイオンを低濃度で注入して逆導電型の第２半導
体層を浅く形成する工程と、 前記半導体膜または導電体膜パターンをマスクとして一
導電型のイオンを注入して前記第３半導体層内に一導電
型の第４半導体層を形成する工程と、 前記半導体膜または導電体膜およびその開口を覆うよう
に第２絶縁膜を形成する工程と、このＮ２絶縁膜に選択
的に開口を形成して前記第２または第３半導体層と、第
４半導体層とを部分的に露出させる工程と、 前記第２絶縁膜上に前記開口を覆うように金属電極膜を
形成する工程とを具えることを特徴とするものである。

（作用） 本発明の縦形電界効果トランジスタにおいては、逆導電
型の第３半導体層は、第２半導体層よりも高不純物濃度
でしかもより深く形成されているため、セルの微細化、
高集積化が可能であるととも、にバンチスルー現象も有
効に防止することができる。また、第２半導体層および
第４半導体層を浅く形成することによってゲート・ソー
ス間の容量を減少することができるとともに相互コンダ
クタンスｐｍを大きくすることができ、スイッチング・
スピードを向上することができる。ざらに、本発明の半
導体装置においては、半導体膜または所定のチップ面積
内でチャンネル幅を大きくすることができるとともに多
結晶シリコン膜の占める面積を減らすことによってゲー
ト・ドレイン間容量を小さくすることができる。したが
って大きなドレイン電流を得ることができると同時に速
いスイッチング・スピードを得ることができる。また、
特に後述する実施例のように多結晶シリコン膜パターン
の開口部を、独立パターン部分を囲む環状部分と、この
環状部分の両側に対称的に位置する端部分と、これら環
状部分と端部分とを連結する幅の狭い連結部分とを持っ
て構成し、このような開口部を複数隣接する開口部の端
部分がインターディジタルに配置されるように配列する
ことによってチップ面積の利用効率は著しく高くなり、
上述した効果がより一層効果的に発揮されることになる
。

（実施例） 以下本発明を実施例により具体的に説明する。

第１図（ａ　）および（ｂ　）は本発明の一実施例であ
るＯ８Ａ　　ＭＯＳ　　ＦＥＴの平面図および断面図で
あり、第１図（ａ）ではＡ℃電極膜および絶縁膜の一部
を切欠いである。

この装置は、ｎ十型半導体基板１上にｎ型エピタキシャ
ル成長層（第１半導体層）２が設けられ、この第１半導
体ＭＪ２の主面に絶縁酸化膜（第１絶縁膜）５ａを介し
て多結晶シリコン膜（半導体膜または導電体ｌｌりパタ
ーン６が設けられ、第１半導体層２中であって前記第１
絶縁膜５ａを介して前記多結晶シリコン膜パターン６の
一部と部分的に重なる位置に前記第１半導体層２とは逆
導電型であるｐ型の半導体Ｈ（第２半導体層４）が設け
られ、多結晶シリコン膜パターン６の間には、このパタ
ーンのエツジに沿って均等の間隔を保って、ｐ型半導体
層４よりも不純物濃度が高いｐ十型半導体層（第３半導
体層）３がｐ型半導体１１！！４よりも深く形成され、
該第２半導体ｎ４の表面であって前記第１絶縁膜５ａを
介して前記導電体膜パターン６の一部と部分的に重なる
位置にｎ十型半導体層（第４半導体層）８が形成され、
前記多結晶シリコン膜パターン６を被覆するように絶縁
酸化膜（第２絶縁膜）５ｄが形成され、この絶縁膜上に
はソースＡぶ電極ＩＩ（第１金属電極ＩＩＩ）９ａが形
成されている。ソースＡＪ２電極Ｉｔ！９ａは、絶縁膜
５ｄに形成したセル内のソース電極取り出し開口部１０
ａを経て半導体層４および８にオーミック接続されてい
る。

多結晶シリコン膜パターン６で囲まれるとともにｎ型エ
ピタキシャル居２の表面に形成されたｐ型半導体層４の
パターンの平面形状は、第１図＜ａ　）に示すように六
角形状の拡大部４Ａ、４Ｂ。

４Ｃと、これら３つのへ角形パターンの相隣り合う一辺
同志を結ぶ幅の狭い連結部４Ｄ、４Ｅによって連続的に
形成されている。ここで、水平および垂直方向に隣接す
るセルの各辺間の距離β、と、斜め方向に隣接するセル
の各辺間の距離（２とはＪ、＊Ａ２となっている。また
、セルは水平方向に隣接するセルの互いに対向する両端
に位置する六角形状の拡大部４Ａと４Ｃとの中間に垂直
方向に隣接するセルの中央の六角形状の拡大部４Ｂが位
置するようにずらして配置しである。　本実施例の縦形
電界効果トランジスタにおいては、性能向上を図るため
にゲート多結晶シリコン膜パターンに工夫をこらし、チ
ャンネル幅を長くし、単位面積当りの電流客間を増すこ
とによって性能向上を図っている。このことを従来装置
との寸法関係の比較に於いて説明する。

従来例である第１０図（ａ　）の平面図と第１図（ａ　
’）の平面図の倍率は同一のデザインルールを採用して
おり、破線で囲まれた所定面積内の縦の長さＹ、を１２
０．ｃｚｍとし、横の長さＸＬを１６０μｍとして設定
しておく。

第１０図（ａ　）では３　Ｘ　４　＝　１２個のソース
電極取り出し開口部１０ａが存在し、１個のセルの一辺
の長さｌｏ　、＋　　（＝Ｌｏ　２　）は２０μｍとな
っているからセル１個のチャンネル幅（１セルの全周聞
良）は８０μｍとなり、この破線枠内の合計チャンネル
幅は９６０μｍとなっている。

これに対し、第１図（ａ　）では六角形の端部４Ａ、４
Ｂ、４Ｇの直線辺の長さＬＯ３は１０μｌ。

４５°傾斜している辺１０４　　（＝Ｊ２　／　２’Ｌ
ｏ　３　）の長さは約７μｍであり、連結部４Ｄ、４Ｅ
の１辺の長さＬＯｓは２０μｍとなるので、１個のセル
のチャンネル幅は約２４４μＩとなり、破線内のパター
ン面積での合計チャンネル幅は約１１３２μｍ・となる
。このように本実施例のチャンネル幅は従来のものに比
較して大きくなり、かつその差はセル数が増加する程、
あるいはパターン面積が大きいほど大きくなる。

このように本実施例によれば大幅にチャンネル幅を大き
くできる。この理由としては、斜線を有効的に用いるこ
とによって第１０図（ａ　）の平面図における１２　＋
　＜　Ｊ２２の関係を第１図（ａ　）ではβ、→ぶ２に
したためである。従って、セル同志を坏ピッチずつ交互
にずらして配列することによって同じデザインルールに
も拘わらず全体的に中央部へセルパターン配列を集積す
ることができるわけＣあり、その分従来のものより多く
のセルの集積が可能となる。

次に微細化を進めた場合、特にセルとゲート多結晶シリ
コン膜パターンを縮小化した場合、従来の半導体装置で
は数ミクロンの間隔でソース電極取り出し開口部が必要
であった。つまりソース電極取り出しり口部は、デザイ
ンルールに束縛されてしまう欠点を持っていた。これに
対し、本実施例では、ソース電極取り出し開口部の間隔
を任意に設計可能であり、しかもチャンネル幅は減少し
ない長所がある。

以上のことから、本実施例では、定められたチップ面積
内でチャンネル幅を大きくできるように適切なゲート多
結晶シリコン膜パターンが得られ、このゲート多結晶シ
リコン膜パターンの開口部に相当するセルを適切に配置
することによって大きなドレイン電流を得ることが可能
となり、しかも大電流領域での相互コンダクタンスｆｉ
ｍを大きくし、スイッチング・スピードの高速化、ある
いはオン抵抗の低減化、さらには、チップ面積の縮小化
を図り、生産性向上を可能とする最適パターンを施した
ものである。

次にセルパターンの中央にチャンネル領域を構成するｐ
型半導体層４よりも深いｐ生型半導体層３を自己整合的
に形成してなるため、正確で微細なセルが可能である。

そして、スイッチング・スピードやオン抵抗の性能を向
上させるため、チャンネル長を可能なかぎり狭ばめても
、上記ｐ十型半導体層３が深く、そしてゲート多結晶シ
リコン膜６（あるいはチャンネル領域）に対して自己整
合的にセル中心部に形成されているため、ｐ生型半導体
層３から等間隔でチャンネル領域のｐ型半導体層４が形
成されることになる。よってｐ生型半導体層３の位置合
せずれによるチャンネル領域の濃度の変化によるしきい
値電圧の不均一性が防止できる。したがって、バンチス
ルー現象も防止することができ、前記ｐ型半導体層４を
浅く形成することができるから極めて薄いゲート酸化膜
５ａ上に形成されているゲート多結晶シリコン膜６と部
分的に重なるｐ型半導体層４の面積が少ないため、ゲー
ト・ソース間の容量を減少させ、さらにこのｐ型半導体
！Ｊ４にともなってソースｎ中型半導体層８も浅くする
ことによって相互コンダクタンスｆｉｍも大きくするこ
とが可能である。そしてチャンネル領域となるｐ型半導
体層４と、ソースｎ中型半導体層８とは浅い接合（Ｓｈ
ａｌｌｏｗＪｕｎｃｔｉｏｎ　）を構成しているためチ
ャンネル領域とチャンネル領域間のドレイン電流の流通
路（ｎ型エピタキシャル層２）は広がり、その分ゲート
多結晶シリコン膜パターン幅の縮少が可能である。

したがって特にチャンネル幅を長く形成するために、ゲ
ート多結晶シリコン膜パターンの開口部（セル）を細く
、長いパターン配列とするのが好適である。

本発明では、このようにチャンネル領域を構成するｐ型
半導体層４は、細長く形成されているパターン連結部４
０．４Ｅにおいてもソースｎ中型半導体！１８の直下で
セルの中央に自己整合的に形成されており、バンチスル
ー現象による低耐圧化を防止するために、チャンネル領
域よりも空乏層が広がりにくく、高濃度で深いｐ中型半
導体層３を形成している。そして、この０＋型型半体層
３を自己整合的に形成しているため、従来のものと比べ
てフォトエツチング工程が１回少なくて済む。

このことは生産性を高めるために大いに有効である。

次に第２図（ａ　）〜（ｆ　）を参照して第１図に示す
半導体装置を製造する本発明の製造方法について説明す
る。

まず、ｎ生型半導体基板１上にそれよりも低濃度のｎ型
エピタキシャル層２を形成し、その表面に例えば厚さ５
００人程度のゲート酸化１１５ａを形成した様子を第２
図（ａ　＞に示す。続いて、ノンドープの多結晶シリコ
ン膜６をたとえば厚さ７０００人程形成し、フォトレジ
ストアを用いたフォトエツチング技術によって選択的に
パターニングする。

尚、この際多結晶シリコン膜６には、フォトレジストア
をマスクとしてフレオン系の等方ドライエツチングを施
こし、フォトレジストのエツジよりも内方まで多結晶シ
リコン膜をアンダーエツチングしてフォトレジストをオ
ーバーハング状に形成する。

その侵前記オーバーハング状のフォトレジスト７をマス
クとしてｐ中型不純物３ａをイオン注入する。この様子
を第２図（ｂ　）に示す。

続いてフォトレジストアを酸素プラズマにて除去した債
、たとえば１２００℃で熱処理してｐ中型不純物３ａを
拡散させてｐ中型半導体層３を深く形成する。

このようにして形成された′ｐ十梨型半導体層３フォト
レジストアのオーバーハングをインプラマスクとしてい
るため、縦方向の拡散長と比較して横方向の拡散長は広
がらず短かい。よって多結晶シリコン膜６のエツジまで
は到達しない。

次に多結晶シリコン膜６をマスクとして、ｐ＋型半導体
居３よりも低濃度のｐ型半導体層４を形成すべく、低濃
度のｐ型不純物イオン４ａを注入。

する。この様子を第２図（Ｃ）に示す。続いて熱拡散を
おこない、多結晶シリコン膜６とｐ型半導体層４の一部
が重なるように浅く形成する。よって、この熱拡散によ
る浅いｐ型半導体Ｈ４が、この素子の特性や性能を決め
ている。つまり、ｐ型不純物イオン４ａのドーズＭｌ（
１１度）にて、しきい値電圧を決め、ｐ型半導体層４の
拡散長で、チャンネル幅を決定している。次にフォトエ
ツチング技術によってセル内に選択的にフォトレジスト
アを形成した後、ソースｎ十型半導体層８を形成するた
めｎ生型不純物イオン８ａを打ち込んだ様子を第２図（
ｄ　）に示す。

その後、熱処理をおこない、極く簿い酸化膜５ｂを形成
した後、ＣＶＤ法にてＰＳＧ膜５Ｃを約５０００人程度
形成した後、ｎ十型半導体層８をたとえば１０５０℃の
熱処理にて拡散形成した様子を第２図（ｅ）に示す。な
お、第１図（ｂ）では酸化膜５ｂとＰＳＧ膜５ｃを合わ
せて絶縁膜５ｄどして示しである。その後、各領域の電
極取り出し開口部１０ａを形成した後、たとえば厚さ約
４μｍ程度のへβ金属膜９を形成して半導体装置を完成
した様子を第２図（ｆ　）に示す。

第３図は本発明の製造方法の他の実施例を示すもので、
特に高耐圧を要する素子において、ｐ＋＋半導体層を一
層深く形成するのに好適なものである。

まず、ｎオン０＋構造の半導体基体１．２上に形成した
酸化膜５ａ上に多結晶シリコン膜６を形成した後、この
多結晶シリコン膜を、フォトレジストアをマスクとして
選択的にエツチングする。

続いてフォトレジストアをマスクとしてｐ生型不純物イ
オン３ａの注入をおこなった状態を第３図（ａ　）に示
す。そしてｐ中型半導体層３を深く形成しても多結晶シ
リコン膜６の下には到達しない程度かあるいはチャンネ
ル幅域に到達しないように多結晶シリコン膜６を再度エ
ツチングし多結晶シリコン膜パターンのエツジを後退さ
せる。この様子を第３図（ｂ　）に示す。その後は第２
図（０）〜（Ｍに示した工程と同様の工程を経て半導体
装置を形成する。

第４図は、ｐ串型半導体層３を深く形成した高耐圧を要
するＤＳＡ　　ＭＯＳ　　ＦＥＴを製造する本発明の製
造方法の他の実施例を示すものである。

この実施例は、第３図の実施例よりもｐ串型半導体層３
をより深く形成することができるものである。

まず前記実施例と同様にｎ型エピタキシャル層２上にゲ
ート酸化膜５ａを約５００人の厚さに形成した後、約７
０００人の厚さにノンドープの多結晶シリ゛コン膜６Ａ
を形成する。その後、ＣＶＤ法にて高濃度のリンを含ん
だＰＳＧ膜５ｅを約５０００人の厚さに形成した後、フ
ォトエツチング技術にて、ＰＳＧ膜５ｅ、ノンドープの
多結晶シリコン膜６Ａの順で選択的にエツチングする。

次に該エツチングマスクのフォトレジストアを用いてｐ
十型不純物イオン３ａの注入をおこなった様子を第４図
（ａ）に示す。次にフォトレジストアを除去した後、熱
処理をおこない深いｐ串型半導体層３を形成するととも
にＰＳＧ膜５ｅから高濃度のｎ十型不純物をノンドープ
の多結晶シリコン膜６Ａへ拡散してゲートｎ生型多結晶
シリコン膜６を形成し、さらにその後ＰＳＧ膜５ｅを除
去した様子を第４図（ｂ）に示す。

以下第２図（Ｃ）〜＜ｆ＞に示したのと同様の工程で半
導体装置を製造する。

尚、本実施例において、第４図（ａ　）で、ｐ＋型クイ
オン３ａ注入後、再度ノンドープの多結晶シリコン膜６
Ａをエツチングして、該多結晶シリコン膜のパターンエ
ツジを後退させても良い。

第５図（ａ　）および（ｂ　）は本発明のさらに他の実
施例であるＤＳＡ　　ＭＯＳ　　ＦＥＴの平面図および
断面図であり、第５図（ａ　’）ではＡ℃電極膜を切欠
いである。

この装置は、ｎ生型半導体基板１上にｎ型エピタキシャ
ル成長層（第１半導体層）２が設けられ、この第１半導
体層２の主面に絶縁酸化膜（第１絶縁ｌ１ｌ）５ａを介
して多結晶シリコンＪｌ！（半導体膜または導電体膜）
パターン６が設けられ、第１半導体層２中であって前記
第１絶縁膜５ａを介して前記多結晶シリコン膜パターン
６の一部と部分的に重なる位置に前記第１半導体層２と
は逆導電型であるｐ型の半導体層（第２半導体層）４が
設けられ、多結晶シリコン膜パターン６の間には、該パ
ターンのエツジに沿って均等の間隔を保って、ｐ型の半
導体層４よりも不純物濃度が高いｐ十型半導体層（第３
半導体層）３がｐ型半導体層４よりも深く形成され、第
２半導体層４の表面であって前記第１絶縁膜５ａを介し
て前記半導体膜または導電体膜パターン６の一部と部分
的に重なる位置にｎ十型半導体層（第４半導体層）８が
形成され、前記多結晶シリコン膜パターン６を被覆する
ように絶縁酸化膜（第２絶縁膜）５ｄが形成され、この
絶縁膜上にはソースＡＪ２電極ＩＩＩ（第１金属電極膜
）９ａとゲート金属電極膜（第２金属電極膜）９ｂとが
ストライブ状に形成されている。ソースＡβ電極膜９ａ
は、絶縁膜５ｄに形成したセル内のソース電極取り出し
開口部１０ａを経て半導体層４および８にオーミック接
続され、第２Ａβ電極１１１９ｂは、絶縁！１Ａ５ｄに
形成したゲート金属電極取り出し開口部を経て後述する
ように多結晶シリコン膜パターン６に接続されている。

多結晶シリコン膜パターン６は格子状に連続する部分６
ａと、独立した島状の部分６ｂとより成り、これらの部
分によって画成されるセルの平面形状は、独立部分６ｂ
を囲む環状部分１２Ａと、この環状部分に対して対称的
に形成した２個の端部分１２Ｂおよび１２Ｃと、環状部
分とこれら端部分とを連結する連結部分１２［）および
１２Ｅとから構成されている。端部分１２Ｂおよび１２
Ｇの輪郭形状は２の整数倍の多角形、本例では４角形と
し、環状部分１２Ａの輪郭形状も２の整数倍の多角形、
本例では４角形とする。

これら端部分および環状部分の形状は４角形に限定され
るものではなく、たとえば８角形とすることもできるし
、円形とすることもできる。

本例では、第５図（ａ　＞に示すように、環状部分１２
Ａが整列するように複数個のセルを配列するとともに成
る列の環状部分１２Ａと隣接する列の環状部分１２Ａと
は互にイピッチずらし、成る列の順次の端部分１２Ｂお
よび１２Ｃの間に隣接する列の順次の端部分１２Ｃおよ
び１２Ｂが入り込むようにインターディジタルに配列す
る。この場合、成る端部分１２Ｂに注目した場合、これ
と隣接する端部分１２Ｃ１連結部分１２Ｅおよび環状部
分１２Ａまでの距離はすべてほぼ等しくなるように構成
する。

ゲート八β電極を構成する第２八β電極膜９ｂは第２絶
縁膜５ｄにあけたゲート電極取り出し開口部１０ｂを経
て多結晶シリコンパターンの島状の独立部分６ｂに接続
されているとともに隣接する独立部分との中間位置にお
いて第２絶縁膜５ｄにあけた開口部１０ｃを経て多結晶
シリコン膜パターンの連続部分６ａに接続されている。

すなわら、多結晶シリコン膜パターンの連続部分６ａと
独立部分６ｂとは第２Ａｊ２電極膜９ｂを介して相互接
続されている。このように、本例では第１Ａｉ、電極膜
９ａと第２／ｌ電極１Ｉ９ｂとは十数〜二十数ミクロン
の間隔をもって交互にストライプ状に配列されており、
ソースＡＪ２電極を構成する第１Ａぶ電極ｇ！９ａの幅
はゲートＡ、１２電極を構成する第２八β電極膜９ｂよ
りも広くなっている。

上述したように、本実施例では多結晶シリコン膜パター
ン６を、メツシュ状の連続部分６ａと、島状に独立した
部分６ｂとをもって構成することによりチャンネル幅を
前述した実施例よりもさらに長くすることができる。す
なわち、ゲート電極構造は、連続したメツシュ状の部分
と、これによって囲まれる独立した部分を複数個配置し
、これらの部分を導電性に優れた第２のへβ電極膜９ｂ
で接続した構成としている。一方、ソース電極構造は、
セル内部の端部分１２８．１２０において、ヂャンネル
領域を構成するｐ型半導体層４と、これに電気的に接し
ているｐ中型半導体層３と、ソース領域を構成するｎ十
型半導体層８とを表面で露出させて第１ＡＩｌ電極膜９
ａと接続した構成としている。そしてこれらの第１およ
び第２のへλ電極１１９ａおよび９ｂは櫛状に交互に配
置している。

このように、ゲート多結晶シリコンパターンを連続した
メツシュ構造と、独立したマルチ構造とすることによっ
て、ソース電極とゲート電極を導電性の優れたＡａ等の
金属膜で櫛状に構成していることが本実施例の最大の特
徴である。

第６図は、本発明によるさらに他の実施例であり、第６
図（ａ　）は平面図、（ｂ　）はＡ−Ａｌｉ！で切った
断面図であり、第６図（ａ　）ではＡぶ電極膜の全部を
除去して示しである。ゲート多結晶シリコン膜パターン
幅を一定にするため、セル形状に斜線を用い、多くのセ
ルを集積することによって、チャンネル幅を長く得る工
夫をしている。そのため、単位面積当りのパターン面積
において、最もチャンネル幅の長い構造である。本実施
例において前例と同じ部分には同じ符号を付けて示す。

本例では多結晶シリコン膜パターンの連続部分６ａによ
って囲まれるセルの平面形状をほぼ六角形の環状部分１
２Ａと、その両側に対称的に配置した同じくほぼ六角形
の端部分１２Ｂ、　１２Ｃと、環状部分とこれら端部分
とを連結する幅の狭い連結部分１２Ｄ、　１２Ｅとから
構成されている点が第５図に示した実施例と相違してい
るだけであり、その他の構成は同様であるので、これ以
上説明はしない。

第７図〜第９図は本発明の半導体装置のさらに他の実施
例における多結晶シリコン膜パターン６で囲まれたｐ型
半導体層４のパターンの平面形状を示すものである。第
７図に示す実施例では、六角形状の端部４Ｆおよび４Ｇ
の間を幅の狭い連結部４日で連結したものをイビッチず
つずらして配置しである。また、第８図に示す実施例で
は六角形状の端部４■および４Ｊの間を幅の狭い連結部
４にで連結したものを坏ピッチずつずらして配置してい
る。さらに、第９図に示す実施例では四角形状の端部４
Ｌおよび４Ｍの間を幅の狭い連結部４Ｎで連結したもの
を坏ピッヂずつずらして配置している。これら、第７〜
９図に示す実施例においても、不純物濃度が高いｐ中型
半導体層３が自己整合的に深く形成されている。また、
隣接するセル間の間隔も互いにほぼ等しいので、限られ
た面積の中で長いチャンネル幅が得られている。

本発明は上述した実施例に限定されるものではなく、幾
多の変更や変形を加えることができる。

例えば上述した実施例ではゲート電極材料を多結晶シリ
コンとしたがこれに限られるものではな（、ＭＯ，Ｎｉ
　、Ｔｉ　、Ｃｒ等の高融点金属や、モリブデンシリサ
イド、ニッケルシリサイド、白金シリサイド等の高融点
金属でもよい。また、ｐ型半導体層とｎ型半導体層の導
電型は反対としてもよい。ざらに、上述した例では縦形
電解効果トランジスタのうち、特にＤＳＡ　　ＭＯ８型
半導体装置としたが、これに限定されるものではなく、
ゲート多結晶シリコン膜パターンをエミッタ、セルパタ
ーンをベースとするかまたはこの逆にゲート多結晶シリ
コン膜パターンをベース、セルパターンをエミッタとす
るバイポーラ型半導体装置に応用することもできる。さ
らにまた、上述の実施例ではＤＳＡ−ＭＯ８ＦＥＴとし
たが、たとえばＶ溝またはＵ溝型ＭＯ８Ｆ’ＥＴにも応
用することができる。その場合多結晶シリコン膜パター
ンそのものまたはそのエツジ部分にＶ溝あるいはり溝を
形成してチャンネル領域を形成することもできる。さら
に上述した実施例ではパワートランジスタとしたが、高
周波トランジスタやパワースイッチングトランジスタと
することもできる。特に高耐圧トランジスタにおいては
、フィールド・リミッティング・リングを本発明によっ
て形成可能であるから、ＤＳＡ−ＦＥＴの他の５ＩＴ（
静電誘導トランジスタ）にも適用可能である。

（発明の効果） 以上のごとく、本発明による効果をまとめると、チャン
ネル幅を長く形成でき、オン抵抗を低くすることが可能
であるばかりでなく、チャンネル長を狭めてもパンチ・
スルー減少が起こらず、ソース・ドレイン間のブレーク
ダウン電圧の高いものが得られ、かつチャンネルｐ型半
導体層およびソースｎ型半導体層を浅く形成することで
、ソース・ゲート間容量を小さくし、それにともなって
ゲート多結晶シリコン膜のパターン幅を縮少でき、それ
にともなって、ゲート多結晶シリコン膜の面積が減少す
ることからゲート・ドレイン間の容量も小さくすること
が可能である。

したがってチャンネル領域が狭いことから相互コンダク
タンス、ｉ！Ｉが大きく、これがひいてはスイッチング
・スピードの向上を可能とし、高耐圧素子で、スイッチ
ング・スピードが速く、しかもオン抵抗の低い大電力Ｍ
Ｏ８型トランジスタを生産性の優れた製造方法にて提供
できる。

【図面の簡単な説明】

第１図（ａ　）および（ｂ　）は本発明による縦形電界
効果トランジスタの一実施例の構成を示す平面図および
断面図、 第２図（ａ　）〜（「）は本発明による縦形電界効果ト
ランジスタの製造方法の一実施例の順次の′製造工程に
おける構成を示した断面図、゛第３図（ａ＞および（ｂ
　）は本発明の製造方法の他の実施例の製造工程におけ
る構成を示す断面図、 第４図（ａ　）および（ｂ　）は同じくそのさらに他の
実施例の製造工程における構成を示す断面図、第５図（
ａ　）および（ｂ　’）は本発明の縦形電界効果トラン
ジスタの他の実施例の構成を示す平面図および断面図、 第６図（ａ　＞および（ｂ　）は同じくそのさらに他の
実施例の構成を示す平面図および断面図、第７図〜第９
図はセルパターンの変形例を示す平面図、 第１０図（ａ　）および（ｂ　）は従来の縦形電界効果
トランジスタの構成を示す平面図および断面図、第１１
図（ａ）〜（ｆ）は同じくその順次の製造工程における
構成を示す断面図、 第１２図（ａ　）および（ｂ）は従来の縦形電界効果ト
ランジスタの他の例の構成を示す平面図および断面図で
ある。 １・・・ｎ中型半導体基板 ２・・・ｎ型エピタキシャル層（第１半導体層）３・・
・ｐ中型半導体層（第３半導体層）４・・・ｎ型半導体
層（第２半導体層）５ａ・・・第１絶縁膜　　　　５ｄ
・・・第２絶縁膜６・・・多結晶シリコン膜　６ａ・・
・連続部分６ｂ・・・独立部分 ８・・・ｎ中型半導体層（第４半導体層）９ａ・・・第
１Ａβ電極膜　　９ｂ・・・第２／ｌ電極膜１０ａ　、
　１０ｂ　、　ＩＯＣ・［］ＲＩＳ１２Ａ・・・環状部
分　　　　１２Ｂ、１２Ｇ・・・端部分１２Ｄ、　１２
Ｅ・・・連結部分 ４Ａ〜４Ｃ，４Ｆ、４Ｇ、４１．４Ｊ、４１゜４Ｍ・・
・拡大部 ４［）、　　４Ｅ、　　４Ｈ，４に、　　４Ｎ・・・連
結部第２図 第３図 （ａ） （ｂ） 第４図 （ａ） （ｂ） ！　　　　　？ １＝Ｌ−−」＝コ＼−一一−−一一一エぐＴｌ　　−ｃ
コ第１１図 （ａ） 第１Ｉ図 （ｄ） （ｅ） ４１２Ｊ 第ｔｉ図 （ｆ）

Claims (1)

1. 【特許請求の範囲】 １、一導電型の第１半導体層の主面に、第１絶縁膜を介
   して形成した半導体膜または導電体膜パターンと、前記
   第１半導体層の主面に、前記第１絶縁膜を介して半導体
   膜または導電体膜パターンの一部と一部分が重なる位置
   に形成した逆導電型の第２半導体層と、前記半導体膜ま
   たは導電体膜パターンの間に、そのエッジに沿つて均等
   の間隔を保つかまたはエッジと同じ位置に到るまで、前
   記第２半導体層よりも高不純物濃度でしかも深く形成し
   た逆導電型の第３半導体層と、前記第２半導体層の主面
   に、半導体膜または導電体膜パターンの一部と一部分が
   重なるように形成した一導電型の第４半導体層と、前記
   半導体膜または導電体膜を被覆するように形成され、開
   口部を有する第２絶縁膜と、この第２絶縁膜上に、その
   開口部を含むように形成した金属電極膜とを具えること
   を特徴とする縦形電界効果トランジスタ。 ２、前記半導体膜または導電体膜パターンで囲まれた前
   記第３半導体層の平面形状を、２の整数倍の多角形また
   は円形の拡大部と、隣接する拡大部の間を連結する幅の
   狭い連結部とを以って構成したことを特徴とする特許請
   求の範囲１記載の縦形電界効果トランジスタ。 ３、前記第３半導体層の拡大部を八角形状とし、２個以
   上の隣接する拡大部の対向する辺間を連結部で連結した
   ことを特徴とする特許請求の範囲２記載の縦形電界効果
   トランジスタ。 ４、前記半導体膜または導電体膜パターンは、互いに連
   続したパターン部分と、パターン開口部内に位置する独
   立したパターン部分とを有し、これら連続パターン部分
   と独立パターン部分とを前記金属電極膜を介して相互接
   続したことを特徴とする特許請求の範囲１、２または３
   記載の縦形電界効果トランジスタ。 ５、一導電型の第１半導体層の主面に、第１絶縁膜を介
   して形成した半導体膜または導電体膜パターンと、前記
   第１半導体層の主面に、前記第１絶縁膜を介して半導体
   膜または導電体膜パターンの一部と一部分が重なる位置
   に形成した逆導電型の第２半導体層と、前記半導体膜ま
   たは導電体膜パターンの間に、そのエッジに沿って均等
   の間隔を保つかまたはエッジと同じ位置に到るまで、前
   記第２半導体層よりも高不純物濃度でしかも深く形成し
   た逆導電型の第３半導体層と、前記第２半導体層の主面
   に、半導体膜または導電体膜パターンの一部と一部分が
   重なるように形成した一導電型の第４半導体層と、前記
   半導体膜または導電体膜を被覆するように形成され、開
   口部を有する第２絶縁膜と、この第２絶縁膜上に、その
   開口部を含むように形成した金属電極膜とを具える縦形
   電界効果トランジスタを製造するに当り、 第１半導体層の主面に第１絶縁膜を形成する工程と、 この第１絶縁膜上に半導体膜または導電体膜を形成する
   工程と、 この半導体膜または導電体膜上にマスクを形成する工程
   と、 このマスクを介して半導体膜または導電体膜をアンダー
   エッチングして半導体膜または導電体膜パターンを形成
   すると同時にオーバーハング状のマスクを形成する工程
   と、 このオーバーハング状のマスクを介して第１半導体層内
   に逆導電型のイオンを高濃度で注入して逆導電型の第３
   半導体層を深く形成する工程と、 前記マスクを除去した後、半導体膜または導電体膜パタ
   ーンをマスクとして逆導電型のイオンを低濃度で注入し
   て逆導電型の第２半導体層を浅く形成する工程と、 前記半導体膜または導電体膜パターンをマスクとして一
   導電型のイオンを注入して前記第３半導体層内に一導電
   型の第４半導体層を形成する工程と、 前記半導体膜または導電体膜およびその開口を覆うよう
   に第２絶縁膜を形成する工程と、この第２絶縁膜に選択
   的に開口を形成して前記第２または第３半導体層と、第
   ４半導体層とを部分的に露出させる工程と、 前記第２絶縁膜上に前記開口を覆うように金属電極膜を
   形成する工程とを具えることを特徴とする縦形電界効果
   トランジスタの製造方法。 ６、前記第３半導体層を形成した後、半導体膜または導
   電体膜をエッチングしてその開口パターンのエッジを後
   退させることを特徴とする特許請求の範囲５記載の縦形
   電界効果トランジスタの製造方法。