JP2019531598A - 接合電界効果トランジスタと統合されたデバイス、およびそれを製造するための方法 - Google Patents

接合電界効果トランジスタと統合されたデバイス、およびそれを製造するための方法 Download PDF

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Abstract

接合電界効果トランジスタと統合されたデバイスであって、デバイスが、ＪＦＥＴ領域と電源デバイス領域とに分割され、また、デバイスが、一部分がＪＦＥＴ領域に配置されており他の部分が電源デバイス領域に配置されている、第１の伝導型を有するドレイン２０１と、一部分がＪＦＥＴ領域に配置されており他の部分が電源デバイス領域に配置されている、ドレインの前面に配置された第１の伝導型領域２１４と、を含み、ＪＦＥＴ領域が、第１の伝導型を有するＪＦＥＴソース２０８と、第１の伝導型領域２１４内に配置されかつＪＦＥＴソース２０８の両側に形成された、第２の伝導型を有する第１のウェル２０２と、ＪＦＥＴソース２０８に接触している、ＪＦＥＴソース２０８上に形成された金属電極２１２と、ＪＦＥＴソース２０８の両側の第１のウェル２０２上に配置されたＪＦＥＴ金属ゲート２１３と、第１のウェル２０２内でＪＦＥＴ金属ゲート２１３の下に配置された第１のクランピング領域２１０であって、第２の伝導型のものでありかつ第１のウェルのイオン濃度よりも高いイオン濃度を有する第１のクランピング領域２１０と、をさらに含む、デバイス。

Description

本開示は、半導体製造技法に関し、より詳細には、接合電界効果トランジスタと統合されたデバイス、および接合電界効果トランジスタと統合されたデバイスを製造するための方法に関する。
現在、高電圧の接合電界効果トランジスタ（ＪＦＥＴ；Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を高電圧処理プラットフォーム上に統合することは、縦型電源デバイス（ｌｏｎｇｉｔｕｄｉｎａｌ ｐｏｗｅｒ ｄｅｖｉｃｅ）のオン状態性能を大幅に向上させることができかつチップ面積を著しく縮小することができるスマートパワー集積回路（ｓｍａｒｔ ｐｏｗｅｒ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の分野における先端的な発展および考え方であり、今日のスマートパワーデバイスを製造する傾向の主流に沿っている。
従来の構造の高電圧集積ＪＦＥＴは、より単純なプロセスによって実装され得るが、そのピンチオフ電圧の不安定さが、スマートパワー集積化の分野においてその大規模な適用を制限する。
統合された高電圧の接合電界効果トランジスタ（ＪＦＥＴ）の、従来の垂直二重拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳ；Ｖｅｒｔｉｃａｌ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の場合、ＶＤＭＯＳがオン段階にあるときには、電流は、底部ドレインからＪＦＥＴを通ってソース２の外へ流れる。徐々に高まる電圧Ｖｇ２がソース２に印加され、同じ電圧Ｖｇ１が同時にゲートに印加され、またＶｇ２＞ピンチオフ電圧Ｖｏｆｆであるときには、ＪＦＥＴの空乏層が電流を遮断し、すなわちピンチオフが生じる。この時点で、Ｖｇ１＞Ｖｔｈであって、ＶｔｈはＶＤＭＯＳの閾値電圧であり、ＶＤＭＯＳがオンにされ、すると、オンにするプロセスが完了する。ここで、ＪＦＥＴは、ミラープラットフォーム（Ｍｉｌｌｅｒ ｐｌａｔｆｏｒｍ）上のＶＤＭＯＳの急峻な電流を吸収し、それにより、起動がより緩やかになり、また、電流は、おおよそ直線的に変換され得る。したがって、ＪＦＥＴは、起動プロセス中のデバイスの安定性の向上に対してかなりの効果を有する。電源デバイスは、それらの技術プラットフォームにおいて寄生ＪＦＥＴと統合され、かつ、より多くの利点を有する。
統合された寄生ＪＦＥＴの最も重要な特性は、全体的な降伏電圧の安定度、およびピンチオフ電圧の安定度である。理想的には、デバイスの降伏電圧は、集積化の後も一定のままであり、また、降伏点は、ＶＤＭＯＳ電源デバイスの降伏点のように維持されることが好ましい。従来の統合された構造のＶＤＭＯＳおよびＪＦＥＴの接合は、基板によってのみ分離されており、また、空乏した際のマージンを確保するために基板エピタキシーの横方向距離だけに広がることができるが、これは、ダイ全体の面積を増大させることになる。それと同時に、エピタキシャル層の仕様のずれにより、技術上のわずかな変化が、降伏点の変動を生じさせることになる。降伏点は、本体内のセル領域からＪＦＥＴ領域または接合部へ変動し、降伏の安定度を大きく低下させ、また、降伏電圧のクリープ変形も起こり得る。従来の構造は一般に、Ｐ−型ピンチオフ基板として、自己整合Ｐ−型注入基板を使用する。ＶＤＭＯＳのセル領域のＰ−型基板は、一般に３から５μｍしかない非常に浅い縦方向接合深さを有するので、ＪＦＥＴの縦方向チャネルは非常に短く、また、縦方向チャネルの長さを調節することは不可能であり、そのため、ピンチオフ電圧は、非常に不安定である。ドレイン電圧が５０Ｖから１００Ｖに変更された場合、ピンチオフ電圧Ｖｏｆｆは１１Ｖから２０Ｖに高められることが、模擬実験から分かる。しかし、実際の適用では、Ｖｏｆｆは、安定していることが必要とされ、そのため、従来の構造は、実際の要求に応じることが困難である。
接合電界効果トランジスタと統合されたデバイス、および、そのデバイスを製造するための方法が、本開示の実施形態のそれぞれに従って提供される。
接合電界効果トランジスタ（ＪＦＥＴ）と統合されたデバイスが提供され、このデバイスは、ＪＦＥＴ領域と電源デバイス領域とに分割され、このデバイスは、一部分がＪＦＥＴ領域内に配置されており他の部分が電源デバイス領域内に配置されている、第１の伝導型を有するドレインと、一部分がＪＦＥＴ領域内に配置されており他の部分が電源デバイス領域内に配置されている、ドレインの前面に配置された第１の伝導型領域と、を含み、ＪＦＥＴ領域は、第１の伝導型を有するＪＦＥＴソースと、第１の伝導型領域内に配置されかつＪＦＥＴソースの両側に形成された、第２の伝導型を有する第１のウェルであって、第１の伝導型が第２の伝導型とは反対である第１のウェルと、ＪＦＥＴソースと接触している、ＪＦＥＴソース上に形成された金属電極と、ＪＦＥＴソースの両側の第１のウェル上に配置されたＪＦＥＴ金属ゲートと、第１のウェル内でＪＦＥＴ金属ゲートの下に配置された第１のクランピング領域であって、第２の伝導型のものでありかつ第１のウェルのイオン濃度よりも高いイオン濃度を有する第１のクランピング領域と、をさらに含む。
接合電界効果トランジスタ（ＪＦＥＴ）と統合されたデバイスを製造するための方法が提供され、このデバイスは、ＪＦＥＴ領域および電源デバイス領域を含み、当該方法は、第１の伝導型領域が形成される第１の伝導型の基板を用意するステップであって、第１の伝導型が第２の伝導型とは反対であるステップと、第２の伝導型のイオンを第１の伝導型領域に注入して、ドライブインにより第１の伝導型領域内に第１のウェルを形成するステップと、第１の伝導型領域の表面にフィールド酸化物層およびゲート酸化物層を順々に成長させ、第１の伝導型領域の表面上にポリシリコン層を形成し、第２の伝導型のイオンを電源デバイス領域の第１の伝導型領域に注入して、ドライブインにより複数の第２のウェルを形成するステップと、第１の伝導型のイオンを電源デバイス領域の第２のウェルを注入して、電源デバイスソースを形成するステップと、ＪＦＥＴ領域の隣り合った２つの第２のウェル間に第１の伝導型のイオンを注入して、ＪＦＥＴソースを形成するステップと、コンタクトホールをフォトエッチングおよびエッチングし、第２の伝導型のイオンをコンタクトホールに注入して、第１のウェル内および第２のウェルの底にクランピング領域を形成するステップであって、クランピング領域のイオン濃度が、第１のウェルのイオン濃度よりも高いステップと、金属層を堆積させ、コンタクトホールを金属層で充填して、ＪＦＥＴソースの金属電極、ＪＦＥＴ金属ゲート、および電源デバイスソースの金属接点をそれぞれ形成するステップと、を含む。
本開示の１つ以上の実施形態の詳細が、添付の図面および以下の説明において提示される。本開示の他の特徴、目的、および利点は、説明、図面、および特許請求の範囲から明らかになるであろう。
本開示の実施形態または従来技術における技術的解決法をより明らかにするために、実施形態の例示に必要とされる図面が、以下に簡単に紹介される。以下で説明される図面は、単に本開示のいくつかの実施形態であることは明らかであり、当業者は、創造的な作業を伴わずにこれらの図面から他の実施形態の図面を得ることが可能である。
本開示の一実施形態による、接合電界効果トランジスタと統合されたデバイスの概略断面図である。 模擬実験によって得られた、様々なドレイン電圧Ｖｄ下での、図１に示されたデバイスのピンチオフ電圧の比較曲線図である。 本開示の一実施形態による、接合電界効果トランジスタと統合されたデバイスを製造するための方法を示す流れ図である。 デバイスを製造する過程中の、図２に示された製造方法の概略断面図である。 デバイスを製造する過程中の、図２に示された製造方法の概略断面図である。 デバイスを製造する過程中の、図２に示された製造方法の概略断面図である。 デバイスを製造する過程中の、図２に示された製造方法の概略断面図である。 デバイスを製造する過程中の、図２に示された製造方法の概略断面図である。
本開示の理解を容易にするために、本開示は、添付の図面を参照しながら以下で詳述される。本開示の好ましい実施形態が、図面において与えられる。しかし、本開示は、多くの異なる形態で実施され得るものであり、かつ、本明細書において説明される実施形態に限定されるものではない。それどころか、これらの実施形態を提供する目的は、本開示をより綿密かつ包括的なものにすることである。
別段の規定がない限り、本明細書において使用される全ての技術的用語および科学的用語は、本開示の技術分野に属している当業者によって一般に理解されるのと同じ意味を有する。本開示の説明において使用される用語は、特定の実施形態を説明するためのものであって、本開示を限定するように意図されたものではない。本明細書において、「および／または」という用語は、関連する記載された品目のうちの１つ以上の品目のあらゆる組合せを含む。
ある要素が別の要素に「固定されて」いるといわれる場合、その要素は他方の要素上に直接存在していてもよく、または介在する要素が存在していてもよいことが、注目されるべきである。ある要素が別の要素に「接続されている」といわれる場合、その要素は他方の要素に直接接続されていてもよく、または、介在する要素が同時に存在していてもよい。本明細書において、「垂直の」、「水平の」、「上の」、「下の」、「左の」、「右の」、などの用語は、例示の目的にのみ使用される。
本明細書において使用される半導体分野の語彙は、例えばＰ型およびＮ型不純物といった、ドーピング濃度を区別するために当業者によって一般に使用される技術的語彙であり、単純に、Ｐ＋型は、濃密なドーピング濃度のＰ型を表すとされ、Ｐ型は、適度なドーピング濃度のＰ型を表すとされ、Ｐ−型は、薄いドーピング濃度のＰ型を表すとされ、Ｎ＋型は、濃密なドーピング濃度のＮ型を表すとされ、Ｎ型は、適度なドーピング濃度のＮ型を表すとされ、Ｎ−型は、薄いドーピング濃度のＮ型を表すとされる。
図１は、一実施形態による、接合電界効果トランジスタと統合されたデバイスの概略断面図である。この実施形態では、Ｎ型が、第１の伝導型と定義され、Ｐ型が、第２の伝導型と定義され、電源デバイスが、ＶＤＭＯＳと定義される。図１に示されるように、デバイスは、構造に従ってＪＦＥＴ領域とＶＤＭＯＳ領域とに分割され、デバイスの背面（すなわち、図１において下を向いている面）上に配置されたＮ型ドレイン２０１の一部分が、ＪＦＥＴ領域を形成するように構成され、Ｎ型ドレイン２０１の他の部分が、ＶＤＭＯＳ領域を形成するように構成される。同様に、ドレイン２０１の前面（すなわち、図１において上を向いている面）上に配置されたＮ型領域２１４の一部分が、ＪＦＥＴ領域を形成するように構成され、Ｎ型領域２１４の他の部分が、ＶＤＭＯＳ領域を形成するように構成される。本実施形態では、ドレイン２０１は、Ｎ＋ドレインであり、Ｎ型領域２１４は、ＶＤＭＯＳのドリフト領域としてのＮ−エピタキシャル層である（他の実施形態では、Ｎ型基板も直接使用され得る）。
本実施形態では、ＪＦＥＴ領域は、ＪＦＥＴソース２０８、ＪＦＥＴソースの金属電極２１２、ＪＦＥＴ金属ゲート２１３、第１のウェル２０２、およびクランピング領域２１０を含む。
Ｐ−の第１のウェル２０２は、Ｎ型領域２１４内に配置され、かつ、Ｎ＋ＪＦＥＴソース２０８の両側に形成される。図１に示された実施形態では、ＪＦＥＴソース２０８は、両側の第１のウェル２０２内へ延在する。ＪＦＥＴソースの金属電極２１２が、ＪＦＥＴソース２０８上に形成されて、ＪＦＥＴソース２０８と接触する。ＪＦＥＴ金属ゲート２１３は、ＪＦＥＴソース２０８の両側の第１のウェル２０２上に配置される。Ｐ型のクランピング領域２１０は、第１のウェル２０２内でＪＦＥＴ金属ゲート２１３の下に配置され、かつ、第１のウェル２０２のイオン濃度よりも高いイオン濃度を有する。
接合電界効果トランジスタと統合されたデバイスは、クランピング領域２１０を通じて第１のウェル２０２のイオン濃度を高め、チャネル領域の空乏性能（ｄｅｐｌｅｔｉｏｎ ａｂｉｌｉｔｙ）を強化し、その結果、ＪＦＥＴピンチオフ電圧安定度が、ある程度改善される。それと同時に、クランピング領域２１０の存在は、その場所における電界強度を強化し、なだれ電流の経路を変え、かつデバイスの安定度を改善する。
クランピング領域２１０は、十分な注入深さを得るために、Ｐ型イオン注入中に高エネルギーを用いる。実施形態のうちの１つでは、注入エネルギーは、約４８０ｋｅＶである。クランピング領域２１０は、降伏点を固定化することができる。
図１に示されているような実施形態では、第１のウェル２０２が、ＪＦＥＴ領域とＶＤＭＯＳ領域との間の境界に分離ウェルとして形成されて、ＪＦＥＴ領域をＶＤＭＯＳ領域から分離する。Ｐ−の第１のウェル２０２は、空乏分離（ｄｅｐｌｅｔｉｏｎ ｉｓｏｌａｔｉｏｎ）を支援するために使用される。電流の流路は、より深い第１のウェル２０２の分離を通じて完全に遮断することができ、ＪＦＥＴとＶＤＭＯＳとの間での漏電が防止され、下方のＮ−のエピタキシャル層（すなわち、Ｎ型領域２１４）は、デバイスが逆にバイアスをかけられたときに空乏に関与するように支援され、かつ、電圧に耐えることができ、局所領域の降伏電圧は、降伏点を固定化するのに役立つように上昇される。それと同時に、接合端子延長技法（ｊｕｎｃｔｉｏｎ ｔｅｒｍｉｎａｌ ｅｘｔｅｎｓｉｏｎ ｔｅｃｈｎｉｑｕｅ）における端子の空乏構造として役立つ第１のウェル２０２は、高電圧ＶＤＭＯＳのチップ面積を効果的に縮小し得る。さらに、接合端子延長の接合プロセスの存在により、Ｐ−のウェルの接合深さは、従来技術におけるＶＤＭＯＳのＰ型の基板の接合深さを大きく上回り、したがって、より長い縦型電流チャネルが生じる。従来の構造と比較して、本デバイスのピンチオフ電圧の安定度はより向上され、また、ピンチオフ電圧も著しく低減される。実施形態のうちの１つでは、第１のウェル２０２のウェル深さは、８．５ミクロンから１３．５ミクロンの間である。
図１に示されているような実施形態では、ＶＤＭＯＳ領域は、ゲート（ゲートは、ゲート酸化物層２０３およびポリシリコンゲート２０４を含む）、第２のウェル２０５、および第２のウェル２０５内に配置されたＮ＋のＶＤＭＯＳソース２０６を含み、また、ＶＤＭＯＳ領域は、第２のウェル２０５の底に配置されたＰ型のクランピング領域２１０も含む。
図１に示されているような実施形態では、ＶＤＭＯＳ領域の第２のウェル２０５およびＪＦＥＴ領域の第１のウェル２０２内に、トレンチが形成される。ＶＤＭＯＳ領域は、ＶＤＭＯＳソースの金属接点２１１を備え、Ｐ型のオーム接点領域２０９が、第２のウェル２０５のそれぞれの中でトレンチの底と接触する位置、および第１のウェル２０２のそれぞれの中でトレンチの底と接触する位置に形成される。ＶＤＭＯＳソースの金属接点２１１は、ＶＤＭＯＳ領域のトレンチに充填され、ＶＤＭＯＳソースを下方に突き抜けて、オーム接点領域２０９まで延在する。ＪＦＥＴ金属ゲート２１３は、ＪＦＥＴ領域のトレンチに充填されて、オーム接点領域２０９まで下方に延在する。オーム接点領域２０９のイオン濃度は、第２のウェル２０５のイオン濃度よりも高い。
図１に示されているような実施形態では、Ｐ型の非クランプ誘導性スイッチング（ＵＩＳ；Ｕｎｃｌａｍｐｅｄ Ｉｎｄｕｃｔｉｖｅ Ｓｗｉｔｃｈｉｎｇ）領域２０７が、ＶＤＭＯＳ領域の第２のウェル２０５内でＶＤＭＯＳソース２０６とオーム接点領域２０９との間に形成される。ＵＩＳ領域２０７のイオン濃度は、第２のウェル２０５のイオン濃度よりも高い。
図２は、模擬実験によって得られた、様々なドレイン電圧Ｖｄ下での、図１に示されたデバイスのピンチオフ電圧の比較曲線図であり、横座標は、ソース電圧を表し、縦座標は、ドレイン電流を表す。模擬実験は、ＳＩＬＶＡＣＯソフトウェアを通じて様々なドレイン電圧Ｖｄ下で行われたものであり、ドレイン電圧Ｖｄが５０Ｖ、１００Ｖ、２００Ｖ、および６００Ｖそれぞれであるときのピンチオフ電圧の変化を見ることができる。５０Ｖから２００Ｖまでの範囲内でのピンチオフ電圧の変化は、約０．５Ｖの線形の変化に維持される。ドレイン電圧Ｖｄが６００Ｖまで上昇されると、ピンチオフ電圧は、５Ｖ増大される。これは、熱的モデルの追加によるものであり、デバイス内の電流キャリアは高電圧においてより高温になり、電流キャリアの運動量は増大され、電流キャリアの移動速度は加速され、単位時間当たりに断面を通過する電荷の数は増加され、電流が増大され、そのため、ピンチオフのときに電流が増大するが、これは正常な現象である。図４における模擬実験は、降伏電圧６５０Ｖを有するデバイスのためのものである。上述の接合電界効果トランジスタは、通常使用の範囲内で制御可能なピンチオフ電圧を実質的に達成する。上述の接合電界効果トランジスタはまた、低電圧のトレンチゲートデバイスだけでなく、厚くされたエピタキシャル層を有する超高電圧デバイスにも適用される。
上述の接合電界効果トランジスタと統合されたデバイスの主な利点は、本来の統合されたＪＦＥＴチャネルのピンチオフの安定度を向上させることにある。そのより深い長手方向チャネルの特性により、ソース表面電位へのドレイン電圧Ｖｄの影響が軽減され、また、ピンチオフ電圧の安定度が改善され、そのため、接合深さの増大は、本開示の構造の要点のうちの１つである。第１のウェル２０２は、同時に、ＶＤＭＯＳの接合終端部延長リングとして機能する。最も深い深さは、その終端技法によって限定されるが、この時点において、空乏型のＪＦＥＴのＰ−ウェルによって必要とされる深さは大きく上回られ、そのため、これら２つは、両立する。
図３は、一実施形態による、接合電界効果トランジスタと統合されたデバイスを製造するための方法の流れ図である。以下は、接合電界効果トランジスタと統合されたデバイスを製造するための方法を紹介する一例であり、この例では、電源デバイスがＶＤＭＯＳであり、第１の伝導型はＮ型であり、第２の伝導型がＰ型である。
ステップＳ５１０において、第１の伝導型領域が形成される第１の伝導型の基板が用意される。
この実施形態では、Ｎ型領域２１４が、Ｎ＋の基板上にエピタキシャルに形成され、その後、基板は、デバイスのドレイン２０１として機能する。
ステップＳ５２０において、第２の伝導型のイオンが注入され、第１の伝導型領域内の第１のウェルがドライブインにより形成される。
本実施形態では、Ｐ型イオンがＮ型領域２１４に注入され、第１のウェル２０２は、ドライブインによりＮ型領域２１４内に形成される。図４ａは、ステップＳ５２０が完了した後のデバイスの概略断面図である。
ステップＳ５３０において、フィールド酸化物層およびゲート酸化物層が成長され、ポリシリコン層が形成され、第２の伝導型のイオンが注入され、ドライブインにより複数の第２のウェルが形成される。
厚いフィールド酸化物層が、Ｎ型領域２１４の表面上に成長され、次いで、ゲート酸化物層が成長され、ポリシリコン層６０４が、Ｎ型領域２１４の表面上に形成され、フィールド酸化物層およびポリシリコン層６０４をマスクとして機能させることにより、Ｎ型領域２１４にＰ型イオンが注入され、ドライブインにより、複数の第２のウェル２０５が形成される。第２のウェル２０５のイオン濃度は、第１のウェル２０２のイオン濃度よりも高い。図４ｂは、ステップＳ５３０が完了した後のデバイスの概略断面図である。
ステップＳ５４０において、第１の伝導型のイオンが、電源デバイス領域の第２のウェルに注入されて、電源デバイスのソースを形成する。
Ｎ型イオンが、ＶＤＭＯＳ領域の第２のウェル２０５に注入されて、ＶＤＭＯＳソース２０６を形成する。
図４ｃを参照すると、この実施形態では、方法は、Ｎ型イオンを注入してＶＤＭＯＳソース２０６を形成するステップの後、Ｐ型イオンを電源デバイス領域の第２のウェル２０５に注入して第２のウェル２０５内のＶＤＭＯＳソース２０６の下にＵＩＳ領域２０７を形成するステップをさらに含む。第２のウェル２０５に注入されたＰ型イオンがチャネル領域に不利に作用するのを避けるために、方法は、Ｐ−型イオンを注入してＵＩＳ領域２０７を形成するステップの前に、注入障壁層（ｉｍｐｌａｎｔａｔｉｏｎ ｂａｒｒｉｅｒ ｌａｙｅｒ）を形成するステップをさらに含む。本実施形態では、注入障壁層は、別の酸化物層を形成することによって形成される。ＵＩＳ領域２０７を形成するためにＰ型イオンが注入される場所である注入窓（ｉｍｐｌａｎｔａｔｉｏｎ ｗｉｎｄｏｗ）における酸化物層はより薄いので、注入される高エネルギーのＰ−型イオンは、酸化物層を通過して、ＵＩＳ領域２０７を形成することができる。他の位置における酸化物層は、注入障壁層全体がより厚くなって、Ｐ−型イオンが注入障壁層を通過してＮ型領域２１４に入るのが難しくなるように、フィールド酸化物層、ポリシリコン層６０４、などのような構造上に形成される。
Ｓ５５０において、第１の伝導型のイオンが、ＪＦＥＴ領域の隣り合った２つの第２のウェル間に注入されて、ＪＦＥＴソースを形成する。
本実施形態では、ＪＦＥＴソース２０８の上にある誘電性のポリシリコン層６０４は、フォトエッチングおよびエッチングによって除去され、次いで、Ｎ型の不純物が注入されて、Ｎ型領域２１４の表面上にＪＦＥＴソース２０８を形成する。余分のポリシリコン層６０４は、図４ｄに示されるように、ポリシリコンゲート２０４を形成するために除去される。図４ｄは、ステップＳ５５０が完了した後のデバイスの概略断面図である。
Ｓ５６０において、コンタクトホールがフォトエッチングおよびエッチングされ、第２の伝導型のイオンが、コンタクトホールに注入されて、クランピング領域を形成する。
図４ｅを参照すると、この実施形態では、方法は、ステップＳ５６０の前に、第２のウェル２０５のそれぞれおよび第１のウェル２０２のそれぞれにおいてトレンチ６０２をエッチングするステップをさらに含む。上記のステップは、第２のウェル２０５にＰ型イオンを別々に２回注入することを必要とする。最初の注入は、ゲートの両側の第２のウェル２０５内でトレンチ６０２の底に接触する各位置、およびソース２０８の両側の第１のウェル２０２内でトレンチ６０２の底に接触する各位置において、各Ｐ型オーム接点領域２０９を形成する。２回目の注入は、ゲートの両側の第２のウェル２０５の底、およびソース２０８の両側の第１のウェル２０２内に、Ｐ型クランピング領域２１０を形成する。
Ｓ５７０において、金属層が堆積され、コンタクトホールに充填されて、ＪＦＥＴソースの金属電極、ＪＦＥＴ金属ゲート、および電源デバイスソースの金属接点をそれぞれ形成する。
堆積された金属層は、ＪＦＥＴ領域の第２のウェル２０５内のトレンチ６０２に充填されて、ＪＦＥＴ金属ゲート２１３を形成し、かつ、電源デバイス領域の第２のウェル２０５内のトレンチ６０２に充填されて、ＶＤＭＯＳソースの金属接点２１１を形成する。金属層を体積させた後、デバイスの表面上にパシベーション層が形成され、完成したデバイスの部分が、図１に示されるように提供される。
実施形態のうちの１つでは、Ｐ型クランピング領域２１０を形成する注入は、注入エネルギーが約４８０ｋｅＶである高エネルギーのＰ型注入である。
深いトレンチ（トレンチ６０２）に加えてＰ＋注入（ＵＩＳ領域２０７を形成する）が、ＶＤＭＯＳデバイスのＵＩＳ特性を向上させることを目的として、ＶＤＭＯＳ部分に導入される。従来の高電圧ＶＤＭＯＳ技法では、デバイスのＵＩＳ性能は、ＵＩＳ注入によって高められるが、注入深さおよび濃度分散によって制限されるため、効果は不十分である。深いトレンチは、ＶＤＭＯＳのセル領域をエッチングし、余分のＮ型不純物を除去し、かつ、Ｐ型イオンを集中的に注入し、したがって、ＵＩＳプロセス中に電子ブリード経路（ｅｌｅｃｔｒｏｎ ｂｌｅｅｄ ｐａｔｈ）を増大させて、デバイスのＵＩＳ性能を大いに高める。
接合電界効果トランジスタと統合されたデバイスを製造するための上記の方法では、デバイス内の第２のウェル２０５は、ＶＤＭＯＳにおけるセル領域のＰ型基板であり得るが、Ｐ型基板の密度は、ＶＤＭＯＳにおけるセル設計パラメータによって制限され、したがって、精密な調節が求められる場合には、第２のウェル２０５を調節することに充てられるフォトエッチングが追加されることがさらに必要とされる。このフォトエッチングは、ＤＭＯＳ技法と互換性があり、そのため、技法全体におけるフォトエッチング層の総数は、不変である。
上記の利点を組み合わせると、接合電界効果トランジスタと統合された上述のデバイスは、従来の技法に基づいてピンチオフ電圧の安定度を向上させ、降伏点を固定化し、ＵＩＳ性能を強化し、技法に完全に対応し、かつ、ピンチオフ電圧の調節可能性を実現する。
実施形態のうちの１つでは、ステップＳ５２０は、ＪＦＥＴ領域と電源デバイス領域との間の境界に分離ウェルとして第１のウェル２０２を１つ形成して、ＪＦＥＴ領域を電源デバイス領域から分離することを含む。
実施形態のうちの１つでは、ステップＳ５２０における第１のウェル２０２の注入密度は、１．５Ｅ１３ｃｍ−２から２．２Ｅ１３ｃｍ−２までであり、形成される第１のウェル２０２のウェル深さは、８．５ミクロンから１３．５ミクロンまでである。
上述の実施形態は、本開示のいくつかの例示にすぎず、また、それらの記述は、より具体的で詳細にわたるものであるが、本開示の範囲を限定するものとして理解されるものではない。当業者により本開示の精神から逸脱することなく多数の変更および変形がなされ得ることが注目されるべきであり、また、そのような変更および変形も本開示の範囲に属する。したがって、本開示の範囲は、添付の特許請求の範囲に従うべきである。
図２は、模擬実験によって得られた、様々なドレイン電圧Ｖｄ下での、図１に示されたデバイスのピンチオフ電圧の比較曲線図であり、横座標は、ソース電圧を表し、縦座標は、ドレイン電流を表す。模擬実験は、ＳＩＬＶＡＣＯソフトウェアを通じて様々なドレイン電圧Ｖｄ下で行われたものであり、ドレイン電圧Ｖｄが５０Ｖ、１００Ｖ、２００Ｖ、および６００Ｖそれぞれであるときのピンチオフ電圧の変化を見ることができる。ピンチオフ電圧の変化は、ドレイン電圧Ｖｄが５０Ｖから２００Ｖに変化するときに、約０．５Ｖの線形の変化に維持される。ドレイン電圧Ｖｄが６００Ｖまで上昇されると、ピンチオフ電圧は、５Ｖ増大される。これは、熱的モデルの追加によるものであり、デバイス内の電流キャリアは高電圧においてより高温になり、電流キャリアの運動量は増大され、電流キャリアの移動速度は加速され、単位時間当たりに断面を通過する電荷の数は増加され、電流が増大され、そのため、ピンチオフのときに電流が増大するが、これは正常な現象である。図４における模擬実験は、降伏電圧６５０Ｖを有するデバイスのためのものである。上述の接合電界効果トランジスタは、通常使用の範囲内で制御可能なピンチオフ電圧を実質的に達成する。上述の接合電界効果トランジスタはまた、低電圧のトレンチゲートデバイスだけでなく、厚くされたエピタキシャル層を有する超高電圧デバイスにも適用される。
図４ｅを参照すると、この実施形態では、方法は、ステップＳ５６０の前に、第２のウェル２０５のそれぞれおよび第１のウェル２０２のそれぞれにおいてトレンチ６０２をエッチングするステップをさらに含む。上記のステップは、第２のウェル２０５にＰ型イオンを別々に２回注入することを必要とする。最初の注入は、ゲートの両側の第２のウェル２０５内でトレンチ６０２の底に接触する各位置、およびソース２０８の両側の第１のウェル２０２内でトレンチ６０２の底に接触する各位置において、各Ｐ＋＋型オーム接点領域２０９を形成する。２回目の注入は、ゲートの両側の第２のウェル２０５の底、およびソース２０８の両側の第１のウェル２０２内に、Ｐ型クランピング領域２１０を形成する。
深いトレンチ（トレンチ６０２）に加えてＰ＋＋注入（ＵＩＳ領域２０７を形成する）が、ＶＤＭＯＳデバイスのＵＩＳ特性を向上させることを目的として、ＶＤＭＯＳ部分に導入される。従来の高電圧ＶＤＭＯＳ技法では、デバイスのＵＩＳ性能は、ＵＩＳ注入によって高められるが、注入深さおよび濃度分散によって制限されるため、効果は不十分である。深いトレンチは、ＶＤＭＯＳのセル領域をエッチングし、余分のＮ型不純物を除去し、かつ、Ｐ型イオンを集中的に注入し、したがって、ＵＩＳプロセス中に電子ブリード経路（ｅｌｅｃｔｒｏｎ ｂｌｅｅｄ ｐａｔｈ）を増大させて、デバイスのＵＩＳ性能を大いに高める。

Claims (19)

  1. 接合電界効果トランジスタ（ＪＦＥＴ）と統合されたデバイスであって、前記デバイスが、ＪＦＥＴ領域と電源デバイス領域とに分割されており、また、前記デバイスが、
    一部分が前記ＪＦＥＴ領域内に配置されており他の部分が前記電源デバイス領域内に配置されている、第１の伝導型を有するドレインと、
    一部分が前記ＪＦＥＴ領域内に配置されており他の部分が前記電源デバイス領域内に配置されている、前記ドレインの前面に配置された第１の伝導型領域と、
    を備え、前記ＪＦＥＴ領域が、
    前記第１の伝導型を有するＪＦＥＴソースと、
    前記第１の伝導型領域内に配置されかつ前記ＪＦＥＴソースの両側に形成された、第２の伝導型を有する第１のウェルであって、前記第１の伝導型が前記第２の伝導型とは反対である第１のウェルと、
    前記ＪＦＥＴソースに接触している、前記ＪＦＥＴソース上に形成された金属電極と、
    前記ＪＦＥＴソースの両側の前記第１のウェル上に配置されたＪＦＥＴ金属ゲートと、
    前記第１のウェル内で前記ＪＦＥＴ金属ゲートの下に配置された第１のクランピング領域であって、前記第２の伝導型のものでありかつ前記第１のウェルのイオン濃度よりも高いイオン濃度を有する第１のクランピング領域と、
    をさらに含むことを特徴とするデバイス。
  2. 請求項１に記載のデバイスであって、前記ＪＦＥＴ領域と前記電源デバイス領域との間の境界に配置された分離ウェルをさらに備えて、前記ＪＦＥＴ領域を前記電源デバイス領域から分離することを特徴とするデバイス。
  3. 請求項１に記載のデバイスであって、前記ＪＦＥＴ領域が、
    トレンチ、および
    オーム接点領域
    を有して形成され、
    前記トレンチの内壁が、酸化ケイ素で覆われ、また、前記酸化ケイ素で覆われた前記トレンチが、前記ＪＦＥＴ金属ゲートで充填され、
    前記オーム接点領域が、前記第１のウェル内で前記トレンチの底に接触する位置に形成され、また、前記オーム接点領域が、前記第２の伝導型を有しかつ前記ＪＦＥＴ金属ゲートと接触している
    ことを特徴とするデバイス。
  4. 請求項１に記載のデバイスであって、垂直二重拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳ）であることを特徴とするデバイス。
  5. 請求子４に記載のデバイスであって、
    前記電源デバイス領域が、
    ゲートと、
    前記第２の伝導型を有する第２のウェルと、
    前記第２のウェル内に配置された、前記第１の伝導型を有するＶＤＭＯＳソースと、
    前記第２のウェルの底に配置された第２のクランピング領域と、
    を有して形成されることを特徴とするデバイス。
  6. 請求項５に記載のデバイスであって、前記第２のウェルのそれぞれに、トレンチが形成され、前記第２の伝導型のオーム接点領域が、前記第２のウェルのそれぞれの中で前記トレンチの底に接触する位置に形成され、前記デバイスが、前記ＶＤＭＯＳソースの金属接点をさらに備え、前記ＶＤＭＯＳソースの前記金属接点が、前記電源デバイス領域の前記トレンチに入れられ、前記ＶＤＭＯＳソースを突き抜けて、前記オーム接点領域まで延び、前記オーム接点領域のイオン濃度が、前記第２のウェルの前記イオン濃度よりも高いことを特徴とするデバイス。
  7. 請求項６に記載のデバイスであって、前記第２の伝導型の非クランプ誘導性スイッチング領域が、前記電源デバイス領域の前記第２のウェル内で前記ＶＤＭＯＳソースと前記オーム接点領域との間にさらに形成され、前記非クランプ誘導性スイッチング領域のイオン濃度が、前記第２のウェルの前記イオン濃度よりも高いことを特徴とするデバイス。
  8. 請求項１に記載のデバイスであって、前記第１の伝導型が、Ｎ型であり、前記第２の伝導型が、Ｐ型であり、前記第１の伝導型領域が、Ｎ型エピタキシャル層であることを特徴とするデバイス。
  9. 接合電界効果トランジスタ（ＪＦＥＴ）と統合されたデバイスを製造するための方法であって、前記デバイスが、ＪＦＥＴ領域および電源デバイス領域を備え、前記方法が、
    第１の伝導型領域が形成される第１の伝導型の基板を用意するステップであって、前記第１の伝導型が第２の伝導型とは反対であるステップと、
    前記第２の伝導型のイオンを前記第１の伝導型領域に注入して、ドライブインにより前記第１の伝導型領域内に第１のウェルを形成するステップと、
    前記第１の伝導型領域の表面上にフィールド酸化物層およびゲート酸化物層を順々に成長させ、前記第１の伝導型領域の前記表面上にポリシリコン層を形成し、前記第２の伝導型のイオンを前記電源デバイス領域の前記第１の伝導型領域に注入して、ドライブインにより複数の第２のウェルを形成するステップと、
    前記第１の伝導型のイオンを前記電源デバイス領域の前記第２のウェルに注入して、電源デバイスソースを形成するステップと、
    前記ＪＦＥＴ領域の隣り合った２つの前記第２のウェル間に前記第１の伝導型のイオンを注入して、ＪＦＥＴソースを形成するステップと、
    コンタクトホールをフォトエッチングおよびエッチングし、前記第２の伝導型のイオンを前記コンタクトホールに注入して、前記第１のウェル内および前記第２のウェルの底にクランピング領域を形成するステップであって、前記クランピング領域のイオン濃度が、前記第１のウェルの前記イオン濃度よりも高いステップと、
    金属層を堆積させ、前記コンタクトホールを前記金属層で充填して、前記ＪＦＥＴソースの金属電極、ＪＦＥＴ金属ゲート、および前記電源デバイスソースの金属接点をそれぞれ形成するステップと、
    を含むことを特徴とする方法。
  10. 請求項９に記載の方法であって、前記第１の伝導型領域内に分離ウェルを形成するステップが、前記ＪＦＥＴ領域と前記電源デバイス領域との分離として、前記ＪＦＥＴ領域と前記電源デバイス領域との間の境界に前記分離ウェルを形成することを含むことを特徴とする方法。
  11. 請求項９に記載の方法であって、前記第２の伝導型のイオンを前記第１の伝導型領域に注入し、ドライブインにより前記複数の第２のウェルを形成する前記ステップにおいて、当該注入が、前記フィールド酸化物層および前記ポリシリコン層をマスクとして機能させることによって行われることを特徴とする方法。
  12. 請求項１１に記載の方法であって、前記電源デバイスソースを形成する前記ステップと前記ＪＦＥＴソースを形成する前記ステップとの間に、
    前記フィールド酸化物層および前記ポリシリコン層の表面上に同様に重ねられる注入障壁層を形成するステップと、
    前記第２の伝導型のイオンを前記電源デバイス領域の前記第２のウェルに注入して、前記第２のウェル内で前記電源デバイスソースの下に非クランプ誘導性スイッチング領域を形成するステップであって、注入エネルギーが、前記第１の伝導型のイオンを前記電源デバイス領域の前記第２のウェルに注入する前記ステップの前記注入エネルギーよりも大きく、また、前記注入障壁層と重なり合った前記フィールド酸化物層および前記ポリシリコン層が、前記第２の伝導型の注入されるイオンを遮断するステップと、
    をさらに含むことを特徴とする方法。
  13. 請求項９に記載の方法であって、前記コンタクトホールをフォトエッチングおよびエッチングする前記ステップの前に、
    前記第１のウェルのそれぞれおよび前記第２のウェルのそれぞれにトレンチをエッチングするステップであって、前記ＪＦＥＴ金属ゲートが、前記第１のウェル内の前記トレンチに充填された金属層によって形成され、前記電源デバイスソースの前記金属接点が、前記第２のウェル内の前記トレンチに充填された金属層によって形成されるステップ
    をさらに含むことを特徴とする方法。
  14. 請求項１３に記載の方法であって、前記第２のウェルのそれぞれに前記トレンチをエッチングする前記ステップの後に、前記第２の伝導型のイオンを前記トレンチに注入して、前記第２のウェルのそれぞれの中で前記トレンチの底に接触する位置、および前記第１のウェルのそれぞれの中で前記トレンチの底に接触する位置に、前記第２の伝導型のオーム接点領域を形成するステップをさらに含むことを特徴とする方法。
  15. 請求項１４に記載の方法であって、前記第２の伝導型のイオンを再注入して、前記第２のウェルの底および前記ＪＦＥＴソースの両側の前記第１のウェル内に前記第２の伝導型のクランピング領域を形成するステップをさらに含むことを特徴とする方法。
  16. 請求項１５に記載の方法であって、前記第２の伝導型のイオンを再注入する前記ステップにおける注入エネルギーが、４８０ｋｅＶであることを特徴とする方法。
  17. 請求項９に記載の方法であって、前記第１の伝導型が、Ｎ型であり、前記第２の伝導型が、Ｐ型であり、前記第１の伝導型領域が、Ｎ型エピタキシャル層であることを特徴とする方法。
  18. 請求項９に記載の方法であって、前記デバイスが、垂直二重拡散金属酸化物半導体電界効果トランジスタ（ＶＤＭＯＳ）であることを特徴とする方法。
  19. 請求項９に記載の方法であって、前記第２の伝導型のイオンを前記第１の伝導型領域に注入しかつドライブインする前記ステップにおいて、注入密度が、１．５Ｅ１３ｃｍ−２から２．２Ｅ１３ｃｍ−２であり、
    前記第１の伝導型領域に前記第１のウェルを形成する前記ステップにおいて、形成される前記第１のウェルのウェル深さが、８．５マイクロメートルから１３．５マイクロメートルまでである
    ことを特徴とする方法。
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