KR20150093351A - 탄화규소 전계효과 트랜지스터 - Google Patents

탄화규소 전계효과 트랜지스터 Download PDF

Info

Publication number
KR20150093351A
KR20150093351A KR1020140013993A KR20140013993A KR20150093351A KR 20150093351 A KR20150093351 A KR 20150093351A KR 1020140013993 A KR1020140013993 A KR 1020140013993A KR 20140013993 A KR20140013993 A KR 20140013993A KR 20150093351 A KR20150093351 A KR 20150093351A
Authority
KR
South Korea
Prior art keywords
well region
region
silicon carbide
doping concentration
epitaxial layer
Prior art date
Application number
KR1020140013993A
Other languages
English (en)
Inventor
구상모
강민석
이태섭
Original Assignee
광운대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 광운대학교 산학협력단 filed Critical 광운대학교 산학협력단
Priority to KR1020140013993A priority Critical patent/KR20150093351A/ko
Publication of KR20150093351A publication Critical patent/KR20150093351A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 탄화규소 전계효과 트랜지스터에 관한 것으로, 본 발명에 따른 장치는 탄화규소 기판 상에 형성되는 에피탁시층, 에피탁시층의 일부에 형성되는 제1 도핑 농도를 가지는 제1 웰 영역, 에피탁시층의 다른 일부에 형성되는 제2 도핑 농도를 가지는 제2 웰 영역, 제1 및 제2 웰 영역 내의 상부에 형성되는 도핑 영역, 에피탁시층의 나머지 일부에 형성되는 트렌치, 트렌치에 형성되는 게이트 산화막, 게이트 산화막의 표면 및 도핑 영역 상에 각각 형성되는 상부 금속막, 그리고 탄화규소 기판의 후면에 형성되는 하부 금속막을 포함한다. 본 발명에 의하면, 서로 다른 도핑 농도를 가지는 이중(dual) 구조의 웰(well) 영역을 이용하여 탄화규소 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있다.

Description

탄화규소 전계효과 트랜지스터{Silicon Carbide MOSFET}
본 발명은 탄화규소 전계효과 트랜지스터에 관한 것으로, 보다 자세하게는 탄화규소 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 개선할 수 있는 탄화규소 전계효과 트랜지스터에 관한 것이다.
일반적으로 전계효과 트랜지스터는 게이트(gate)에 인가된 전압의 크기에 따라 채널(channel) 영역의 변화를 통해 드레인(drain) 전류를 제어하는 트랜지스터의 일종이다. 특히, 탄화규소 전계효과 트랜지스터(Silicon Carbide MOSFET)는 탄화규소가 3.3eV 정도의 넓은 밴드갭(band gap)과 4.9W/cm-K의 높은 열전도 계수를 가짐으로 인해 고전압 및 600℃의 고온에서 매우 유용한 특성을 가진 소자로 알려져 있다. 또한, 동일한 면적에서 실리콘 소자에 비해 온 상태의 전류를 20배 이상 높일 수 있기 때문에 고전압 대전력의 전력 반도체 소자를 제작하는데 매우 유리한 장점이 있다.
이와 같은 탄화규소 전계효과 트랜지스터를 연구하는 분야에서는 항복 전압과 문턱 전압을 개선하기 위한 개발이 이루어져 왔다.
이에 항복 전압을 높이기 위하여 가드링(guard ring) 구조가 개발되었으며, 문턱 전압을 낮추기 위해서는 짧은 채널 영역을 형성하기 위한 자기 정렬(self-align) 방법이 개발되었다.
하지만, 종래의 방법으로는 문턱 전압의 특성이 향상되면 항복 전압의 특성이 낮아지거나 항복 전압의 특성이 향상되면 문턱 전압의 특성이 낮아지기 때문에 항복 전압과 문턱 전압을 동시에 개선하지 못하는 문제점이 있었다.
KR 1998-0012608 A
따라서 본 발명이 해결하고자 하는 과제는 서로 다른 도핑 농도를 가지는 이중(dual) 구조의 웰(well) 영역을 이용하여 탄화규소 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있는 탄화규소 전계효과 트랜지스터를 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 탄화규소 전계효과 트랜지스터는 탄화규소 기판 상에 형성되는 에피탁시층, 상기 에피탁시층의 일부에 형성되는 제1 도핑 농도를 가지는 제1 웰 영역, 상기 에피탁시층의 다른 일부에 형성되는 제2 도핑 농도를 가지는 제2 웰 영역, 상기 제1 및 제2 웰 영역 내의 상부에 형성되는 도핑 영역, 상기 에피탁시층의 나머지 일부에 형성되는 트렌치, 상기 트렌치에 형성되는 게이트 산화막, 상기 게이트 산화막의 표면 및 상기 도핑 영역 상에 각각 형성되는 상부 금속막, 그리고 상기 탄화규소 기판의 후면에 형성되는 하부 금속막을 포함한다.
상기 제1 도핑 농도는 상기 제2 도핑 농도보다 낮을 수 있다.
상기 제1 웰 영역은 상기 제2 웰 영역과 상기 게이트 산화막 사이에 형성될 수 있다.
상기 제1 및 제2 웰 영역은 상기 에피탁시층에 서로 다른 농도의 P형 이온을 주입하여 형성될 수 있다.
상기 도핑 영역은 상기 제1 웰 영역 내의 상부에 상기 제1 웰 영역과 다른 극성의 이온을 주입하여 형성되는 제1 도핑 영역 및 상기 제2 웰 영역 내의 상부에 상기 제2 웰 영역과 동일한 극성의 이온을 주입하여 형성되는 제2 도핑 영역을 포함하고, 상기 제1 웰 영역은 상기 제2 웰 영역과 상기 게이트 산화막 사이에 형성될 수 있다.
상기 제1 도핑 농도는 2×e17 ㎝-3 ~ 6×e17 ㎝-3 이고, 상기 제2 도핑 농도는 9×e17 ㎝-3 ~ 3×e18 ㎝-3 일 수 있다.
상기 제1 웰 영역은 깊이가 0.3 um ~ 0.5 um 이고, 상기 제2 웰 영역은 깊이가 0.3 um ~ 0.5 um 일 수 있다.
이와 같이 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터에 따르면, 서로 다른 도핑 농도를 가지는 이중(dual) 구조의 웰(well) 영역을 이용하여 탄화규소 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있는 장점이 있다.
보다 구체적으로는, 기존에 한 개로 이루어진 웰 영역을 두 개의 웰 영역으로 분리하고, 각 웰 영역에 맞게 도핑 농도를 조절하여 탄화규소 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터의 단면도이다.
도 2는 드레인 전류에 따른 게이트 전압을 보여주는 그래프이다.
도 3은 드레인 전류에 따른 드레인 전압을 보여주는 그래프이다.
도 4는 제1 및 제2 디바이스의 항복 전압 및 문턱 전압을 비교하는 그래프이다.
도 5는 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정을 보여주는 동작 흐름도이다.
도 6 내지 도 15는 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정을 나타내는 단면도들이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터의 단면도를 나타낸다.
도 1에 도시한 바와 같이, 탄화규소 전계효과 트랜지스터(100)는 탄화규소 기판(SiC Substrate, 110), 에피탁시층(120), 제1 웰 영역(132), 제2 웰 영역(134), 도핑 영역(140), 트렌치(122), 게이트 산화막(150), 상부 금속막(162) 및 하부 금속막(164)을 포함하여 구성된다.
에피탁시층(epitaxy layer, 120)은 탄화규소 기판(110) 상에 형성된다. 여기서, 에피탁시층(120)은 하나의 결정이 다른 결정 표면에 일정한 방위 관계를 취하면서 성장하여 만들어진 얇은 막으로, 드리프트층(drift layer)이라고도 하며, N형으로 도핑(doping)될 수 있다.
제1 웰 영역(well region 1, 132)은 에피탁시층(120)의 일부에 형성되고, 제1 도핑 농도를 가질 수 있다. 즉, 사진 현상 공정을 이용하여 에피탁시층(120)의 일부에 제1 웰 영역(132)의 패턴을 형성한 후, 제1 웰 영역(132)의 패턴이 형성된 에피탁시층(120)에 P형 이온을 주입하는 이온 주입법을 사용하여 제1 도핑 농도를 가지는 P형의 제1 웰 영역(132)을 형성할 수 있다. 여기서, 이온 주입법은 반도체의 기판에 특정 불순물의 이온을 주입해서 반도체 소자를 만드는 기술로, 반도체에는 거의 순수에 가까운 진성 반도체와 그것에 불순물을 가한 불순물 반도체가 있다. P형이라든가 N형이라고 하는 것은 불순물 반도체를 말하는 것인데, 이온 주입법은 이 불순물 반도체를 만드는 방법 중 하나로, 목적하는 불순물을 이온으로 하고, 수십~수백 keV로 가속한 이온빔을 만들어서 반도체의 기판에 주입할 수 있다. 그리고, 이온을 주입하면, 이온에 의해서 기판의 결정 속에 결함이 생기는데 적당한 열처리를 하면 결함은 없어지고 불순물이 결정격자 속에 넣어질 수 있다. 또한, 이온 주입이 불필요한 부분은 이온 주입 차단용 마스크를 형성하여 이온이 에피탁시층(120)에 주입되지 않도록 하고, 이온 주입이 끝난 후에는 이온 주입 차단용 마스크를 화학적 또는 물리적 방법으로 제거할 수 있다.
제1 웰 영역(132)은 채널 영역으로, 깊이는 0.3 um ~ 0.5 um이고, 제1 도핑 농도는 2×e17 ㎝-3 ~ 6×e17 ㎝-3 로 이루어질 수 있다. 이와 같이, 채널 영역으로 이루어진 제1 웰 영역(132)의 도핑 농도를 낮추면, 문턱 전압이 감소되어 그 특성을 향상시킬 수 있다. 제1 웰 영역(132)은 제2 웰 영역(134) 및 게이트 산화막(150) 사이에 형성될 수 있으며, 일면이 제2 웰 영역(134)과 접하도록 형성될 수 있다. 이러한 구조는 게이트 산화막(150) 및 상부 금속막(162)(특히, 게이트 전극)이 에피탁시층(120)에 매립된 구조에서 적용 가능하다.
제2 웰 영역(134)은 에피탁시층(120)의 다른 일부에 형성되고, 제2 도핑 농도를 가질 수 있다. 즉, 제1 웰 영역(132)의 일부에 P형 이온을 주입하는 이온 주입법을 사용하여 제1 도핑 농도와 다른 제2 도핑 농도를 가지는 P형의 제2 웰 영역(134)을 형성할 수 있다. 이온 주입 시 제1 웰 영역(132)의 표면 및 하기에서 설명할 트렌치를 보호하기 위해 제1 웰 영역(132)의 상부 및 트렌치에 산화막을 형성하고, 제1 웰 영역(132)의 일부에 P형 이온을 더 주입하여 제1 도핑 농도보다 높은 제2 도핑 농도를 가지는 P형의 제2 웰 영역을 형성한 후, 산화막을 제거할 수 있다.
제2 웰 영역(134)은 PN 접합을 이루도록 형성되는 영역으로, 깊이는 0.3 um ~ 0.5 um이며, 제2 도핑 농도는 9×e17 ㎝-3 ~ 3×e18 ㎝-3 로 이루어질 수 있다. 이와 같이, 제2 도핑 농도가 증가하면, PN 접합에서의 공핍 영역이 N형쪽으로 확장되어 확장된 공핍 영역에 의해 항복 전압이 증가하게 된다.
보다 자세하게 설명하면, 종래의 구조에서는 웰 영역이 하나의 영역으로 이루어지기 때문에 문턱 전압의 특성을 향상시키기 위해 웰 영역의 도핑 농도를 감소시키면, 트레이드 오프(trade-off) 관계에 의해 항복 전압이 감소되어 항복 전압과 문턱 전압을 동시에 개선하지 못하였다. 하지만, 본 발명의 실시예에서는 한 개로 이루어진 웰 영역을 제1 및 제2 웰 영역으로 분리하고, 각각의 웰 영역에 맞게 도핑 농도를 조절하여 탄화규소 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있다. 즉, 제1 도핑 농도는 2×e17 ㎝-3 ~ 6×e17 ㎝-3로 조절하여 문턱 전압을 감소시키고, 제2 도핑 농도는 제1 도핑 농도보다 높은 9×e17 ㎝-3 ~ 3×e18 ㎝-3로 조절하여 항복 전압을 증가시킴으로써 두 전압의 특성을 모두 향상시킬 수 있다.
이하, 도 2 내지 도 4를 참조하여 이중 구조의 웰 영역을 갖는 탄화규소 전계효과 트랜지스터를 실험한 결과에 대하여 보다 자세히 설명하도록 한다.
도 2를 참조하면, P1 그래프는 본 발명의 실시예에 의한 탄화규소 전계효과 트랜지스터 그래프, P2 그래프는 Trench MOSFET 그래프로, 동일한 드레인 전류를 기준으로 할 때, P1 그래프는 P2 그래프보다 게이트 전압이 낮은 것을 알 수 있다. 이와 같이, P1 그래프는 P2 그래프에 비해 게이트 전압이 낮아 문턱 전압을 감소시키기 때문에 문턱 전압의 특성을 향상시킬 수 있다.
도 3을 참조하면, P1 그래프는 본 발명의 실시예에 의한 탄화규소 전계효과 트랜지스터 그래프, P2 그래프는 Trench MOSFET 그래프로, 항복 전압은 게이트 전압이 0일 때 즉, 소자가 OFF 상태일 때 높은 전압을 견뎌야 하므로 소자가 견딜 수 있는 드레인 전압이 높아졌다는 의미는 소자의 항복 전압이 향상되었다는 의미와 같으므로 드레인 전압의 향상으로 인해 항복 전압의 특성을 향상시킬 수 있다.
도 4를 참조하면, 제1 디바이스는 본 발명의 실시예에 따라 제조된 탄화규소 전계효과 트랜지스터이고, 제2 디바이스는 Trench MOSFET으로, 제1 디바이스는 제2 디바이스에 비해 항복 전압이 높기 때문에 항복 전압을 향상시킬 수 있으며, 제1 디바이스는 제2 디바이스에 비해 문턱 전압이 낮기 때문에 문턱 전압을 향상시킬 수 있다는 것을 알 수 있다. 즉, 제1 도핑 농도가 2×e17 ㎝-3 ~ 6×e17 ㎝-3이면, 문턱 전압이 감소되어 4.5v로 최적화될 수 있으며, 제2 도핑 농도가 9×e17 ㎝-3 ~ 3×e18 ㎝-3이면, 항복 전압이 증가되어 1640v로 최적화될 수 있다.
도핑 영역(140)은 제1 및 제2 웰 영역(132)(134) 내의 상부에 형성될 수 있다. 도핑 영역(140)은 제1 웰 영역(132) 내의 상부에 제1 웰 영역(132)과 다른 극성의 이온을 주입하여 형성되는 제1 도핑 영역(140a)과, 제2 웰 영역(134) 내의 상부에 제2 웰 영역(132)과 동일한 극성의 이온을 주입하여 형성되는 제2 도핑 영역(140b)을 포함할 수 있다. 이때, 제1 도핑 영역(140a)은 제2 도핑 영역(140b)과 게이트 산화막(150) 사이에 형성되고, 제2 도핑 영역(140b)은 제2 웰 영역(132) 내의 상부에 제2 웰 영역(132)과 동일한 극성의 이온을 더 주입하여 형성될 수 있다. 즉, 제1 웰 영역(132) 내의 상부에 N형 이온을 주입하여 N형의 제1 도핑 영역(140a)을 형성하고, 제2 웰 영역(132) 내의 상부에 P형 이온을 더 주입하여 P형의 제2 도핑 영역(140b)을 형성할 수 있다. 이로 인해, 고농도의 소스 영역이 형성될 수 있다. 한편, P형의 도핑 영역은 소자의 특성에 영향을 미치지 않으므로 P형의 도핑 영역 없이 N형의 도핑 영역만 존재하는 것도 가능하다.
트렌치(122)는 에피탁시층(120)의 나머지 일부에 형성되고, 게이트 산화막(150)은 트렌치(122)에 형성될 수 있다. 즉, 에피탁시층(120)의 나머지 일부에 사진 현상 공정을 이용하여 트렌치(122)를 형성하고, 트렌치(122)의 내부에 산화막을 성장시킨 후, 식각을 통하여 게이트 산화막(150)을 형성할 수 있다.
상부 금속막(162: 162a, 162b)은 게이트 산화막(150)의 표면 및 도핑 영역(140) 상에 각각 형성될 수 있다. 보다 구체적으로 설명하면, 게이트 산화막(150)의 표면에 게이트(gate) 전극을 이루는 제1 상부 금속막(162a)을 형성하고, 도핑 영역(140) 상에 소스(source) 전극을 이루는 제2 상부 금속막(162b)을 형성할 수 있다. 이때, 상부 금속막(162)의 형성을 위하여 니켈(Ni), 알루미늄(Al) 또는 금(Au) 등이 사용될 수 있다.
하부 금속막(164)은 탄화규소 기판(110)의 후면에 형성될 수 있다. 여기서, 하부 금속막(164)은 탄화규소 기판의 후면에 드레인(drain) 전극을 이루도록 형성될 수 있다. 이때에도 하부 금속막(164)의 형성을 위하여 니켈(Ni), 알루미늄(Al) 또는 금(Au) 등이 사용될 수 있다.
하기에서는 본 발명의 일 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정에 대하여 보다 자세하게 설명하도록 한다.
도 5는 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정을 보여주는 동작 흐름도 및 도 6 내지 도 15는 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정을 나타내는 단면도들을 나타낸다.
도 5 및 도 6을 참조하면, 탄화규소 기판(110) 상에 에피탁시층(120)을 형성한다(S500). 여기서, 에피탁시층(epitaxy layer)는 하나의 결정이 다른 결정 표면에 일정한 방위 관계를 취하면서 성장하여 만들어진 얇은 막으로, 드리프트층(drift layer)이라고도 하며, N형으로 도핑(doping)될 수 있다.
에피탁시층(120)을 형성한 후, 도 7에서와 같이, 에피탁시층(120)의 일부에 트렌치(122)를 형성한다(S510). 즉, 에피탁시층(120)의 일면으로부터 일정 깊이까지 함몰된 홈의 형태인 트렌치(122)를 형성할 수 있다.
다음으로, 도 8에서와 같이, 에피탁시층(120)의 다른 일부에 제1 도핑 농도를 가지는 제1 웰 영역(132)을 형성한다(S520). 즉, 사진 현상 공정을 이용하여 에피탁시층(120)의 일부에 제1 웰 영역(132)의 패턴을 형성한 후, 제1 웰 영역(132)의 패턴이 형성된 에피탁시층(120)에 P형 이온을 주입하는 이온 주입법을 사용하여 제1 도핑 농도를 가지는 P형의 제1 웰 영역(132)을 형성할 수 있다.
제1 웰 영역(132)은 채널 영역으로, 깊이는 0.3 um ~ 0.5 um이고, 제1 도핑 농도는 2×e17 ㎝-3 ~ 6×e17 ㎝-3 로 이루어질 수 있다. 이와 같이, 채널 영역으로 이루어진 제1 웰 영역(132)의 도핑 농도를 낮추면, 문턱 전압이 감소되어 그 특성을 향상시킬 수 있다.
그리고, 도 9에서와 같이, 제1 웰 영역(132)의 일부에 제2 도핑 농도를 가지는 제2 웰 영역(134)을 형성한다(S530). 제1 웰 영역(132)의 표면 및 트렌치(122)를 보호하기 위하여 도 10에서와 같이, 제1 웰 영역(132)의 상부 및 트렌치(122)에 산화막(124)을 형성한 후, 도 11에서와 같이, 제1 웰 영역(132)의 일부에 P형 이온(126)을 더 주입하여 제2 도핑 농도를 가지는 제2 웰 영역(134)을 형성할 수 있다. 그런 후, 산화막(124)을 제거하여 도 9에 도시한 제2 웰 영역(134)을 형성할 수 있다.
이때, 이온 주입이 불필요한 부분인 제2 웰 영역이 형성될 부분을 제외한 제1 웰 영역의 상부에는 이온 주입 차단용 마스크를 형성하여 이온이 주입되지 않도록 하고, 이온 주입이 끝난 후에는 이온 주입 차단용 마스크를 화학적 또는 물리적 방법으로 제거할 수 있다.
제2 웰 영역(134)은 PN 접합을 이루도록 형성되는 영역으로, 깊이는 0.3 um ~ 0.5 um이며, 제2 도핑 농도는 9×e17 ㎝-3 ~ 3×e18 ㎝-3 로 이루어질 수 있다. 이와 같이, 제2 도핑 농도가 증가하면, PN 접합에서의 공핍 영역이 N형쪽으로 확장되어 확장된 공핍 영역에 의해 항복 전압이 증가하게 된다.
보다 자세하게 설명하면, 종래의 구조에서는 웰 영역이 하나의 영역으로 이루어지기 때문에 문턱 전압의 특성을 향상시키기 위해 웰 영역의 도핑 농도를 감소시키면, 트레이드 오프(trade-off) 관계에 의해 항복 전압이 감소되어 항복 전압과 문턱 전압을 동시에 개선하지 못하였다. 하지만, 본 발명의 실시예에서는 한 개로 이루어진 웰 영역을 제1 및 제2 웰 영역으로 분리하고, 각각의 웰 영역에 맞게 도핑 농도를 조절하여 탄화규소 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있다. 즉, 제1 도핑 농도는 2×e17 ㎝-3 ~ 6×e17 ㎝-3로 조절하여 문턱 전압을 감소시키고, 제2 도핑 농도는 제1 도핑 농도보다 높은 9×e17 ㎝-3 ~ 3×e18 ㎝-3로 조절하여 항복 전압을 증가시킴으로써 두 전압의 특성을 모두 향상시킬 수 있다.
그 후, 도 12에서와 같이, 제1 및 제2 웰 영역(132)(134) 내의 상부에 도핑 영역(140: 140a, 140b)을 형성할 수 있다(S540). 즉, 제1 웰 영역(132) 내의 상부에 제1 웰 영역(132)과 다른 극성의 이온을 주입하여 제1 도핑 영역(140a)을 형성하고, 제2 웰 영역(134) 내의 상부에 제2 웰 영역(132)과 동일한 극성의 이온을 주입하여 제2 도핑 영역(140b)을 형성할 수 있다. 이때, 제1 도핑 영역(140a)은 제2 도핑 영역(140b)과 게이트 산화막(150) 사이에 형성되고, 제2 도핑 영역(140b)은 제2 웰 영역(132) 내의 상부에 제2 웰 영역(132)과 동일한 극성의 이온을 더 주입하여 형성될 수 있다. 즉, 제1 웰 영역(132) 내의 상부에 N형 이온을 주입하여 N형의 제1 도핑 영역(140a)을 형성하고, 제2 웰 영역(132) 내의 상부에 P형 이온을 더 주입하여 P형의 제2 도핑 영역(140b)을 형성할 수 있다. 이로 인해, 고농도의 소스 영역이 형성될 수 있다. 한편, P형의 도핑 영역은 소자의 특성에 영향을 미치지 않으므로 P형의 도핑 영역 없이 N형의 도핑 영역만 존재하는 것도 가능하다.
다음으로, 도 13에서와 같이, 트렌치(122)에 게이트 산화막(150)을 형성할 수 있다(S550). 즉, 트렌치(122)의 내주면에 산화막을 성장시킨 후, 식각을 통하여 게이트 산화막(150)을 성장시킬 수 있다.
그리고, 도 14에서와 같이, 게이트 산화막(150)의 표면 및 도핑 영역(140) 상에 상부 금속막(162: 162a, 162b)을 각각 형성할 수 있다(S560). 보다 구체적으로 설명하면, 게이트 산화막(150)의 표면에 게이트(gate) 전극을 이루는 제1 상부 금속막(162a)을 형성하고, 도핑 영역(140) 상에 소스(source) 전극을 이루는 제2 상부 금속막(162b)을 형성할 수 있다. 이때, 상부 금속막(162)의 형성을 위하여 니켈(Ni), 알루미늄(Al) 또는 금(Au) 등이 사용될 수 있다.
도 15에서와 같이, 탄화규소 기판(110)의 후면에 하부 금속막(164)을 형성할 수 있다(S570). 여기서, 하부 금속막(164)은 탄화규소 기판의 후면에 드레인(drain) 전극을 이루도록 형성될 수 있다. 이때에도 하부 금속막(164)의 형성을 위하여 니켈(Ni), 알루미늄(Al) 또는 금(Au) 등이 사용될 수 있다.
한편, 본 발명의 실시예에서는 제1 상부 금속막(162a)을 형성한 후, 제2 상부 금속막(162b)을 형성하도록 설명하고 있으나, 제2 상부 금속막(162b)을 형성한 후, 제1 상부 금속막(162a)을 형성할 수 있으며, 상부 금속막(162)을 형성하기 전에 하부 금속막(164)을 형성하는 것도 가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 탄화규소 전계효과 트랜지스터
110: 탄화규소 기판 120: 에피탁시층
132: 제1 웰 영역 134: 제2 웰 영역
140: 도핑 영역 150: 게이트 산화막
162: 상부 금속막 164: 하부 금속막

Claims (7)

  1. 탄화규소 기판 상에 형성되는 에피탁시층,
    상기 에피탁시층의 일부에 형성되는 제1 도핑 농도를 가지는 제1 웰 영역,
    상기 에피탁시층의 다른 일부에 형성되는 제2 도핑 농도를 가지는 제2 웰 영역,
    상기 제1 및 제2 웰 영역 내의 상부에 형성되는 도핑 영역,
    상기 에피탁시층의 나머지 일부에 형성되는 트렌치,
    상기 트렌치에 형성되는 게이트 산화막,
    상기 게이트 산화막의 표면 및 상기 도핑 영역 상에 각각 형성되는 상부 금속막, 그리고
    상기 탄화규소 기판의 후면에 형성되는 하부 금속막
    을 포함하는 탄화규소 전계효과 트랜지스터.
  2. 제 1 항에서,
    상기 제1 도핑 농도는,
    상기 제2 도핑 농도보다 낮은 탄화규소 전계효과 트랜지스터.
  3. 제 1 항에서,
    상기 제1 웰 영역은,
    상기 제2 웰 영역과 상기 게이트 산화막 사이에 형성되는 탄화규소 전계효과 트랜지스터.
  4. 제 1 항에서,
    상기 제1 및 제2 웰 영역은,
    상기 에피탁시층에 서로 다른 농도의 P형 이온을 주입하여 형성되는 탄화규소 전계효과 트랜지스터.
  5. 제 1 항에서,
    상기 도핑 영역은,
    상기 제1 웰 영역 내의 상부에 상기 제1 웰 영역과 다른 극성의 이온을 주입하여 형성되는 제1 도핑 영역 및 상기 제2 웰 영역 내의 상부에 상기 제2 웰 영역과 동일한 극성의 이온을 주입하여 형성되는 제2 도핑 영역을 포함하고,
    상기 제1 웰 영역은 상기 제2 웰 영역과 상기 게이트 산화막 사이에 형성되는 탄화규소 전계효과 트랜지스터.
  6. 제 1 항에서,
    상기 제1 도핑 농도는,
    2×e17 ㎝-3 ~ 6×e17 ㎝-3 이고,
    상기 제2 도핑 농도는,
    9×e17 ㎝-3 ~ 3×e18 ㎝-3 인 탄화규소 전계효과 트랜지스터.
  7. 제 1 항에서,
    상기 제1 웰 영역은,
    깊이가 0.3 um ~ 0.5 um 이고,
    상기 제2 웰 영역은,
    깊이가 0.3 um ~ 0.5 um 인 탄화규소 전계효과 트랜지스터.
KR1020140013993A 2014-02-07 2014-02-07 탄화규소 전계효과 트랜지스터 KR20150093351A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140013993A KR20150093351A (ko) 2014-02-07 2014-02-07 탄화규소 전계효과 트랜지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140013993A KR20150093351A (ko) 2014-02-07 2014-02-07 탄화규소 전계효과 트랜지스터

Publications (1)

Publication Number Publication Date
KR20150093351A true KR20150093351A (ko) 2015-08-18

Family

ID=54057269

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140013993A KR20150093351A (ko) 2014-02-07 2014-02-07 탄화규소 전계효과 트랜지스터

Country Status (1)

Country Link
KR (1) KR20150093351A (ko)

Similar Documents

Publication Publication Date Title
CN107026205B (zh) 碳化硅半导体装置以及碳化硅半导体装置的制造方法
JP7182594B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
US7982224B2 (en) Semiconductor device with silicon carbide epitaxial layer including dopant profiles for reducing current overconcentration
KR101735230B1 (ko) 게이트 산화물 층에 감소된 전기장을 갖는 반도체 디바이스들
CN107039268B (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
US9698217B1 (en) Semiconductor device
US9812563B2 (en) Transistor with field electrodes and improved avalanche breakdown behavior
US8343841B2 (en) Method for fabricating a semiconductor device
US20230215941A1 (en) Power device with graded channel
KR20150076840A (ko) 반도체 소자 및 그 제조 방법
KR20160018322A (ko) 반도체 장치의 제조 방법
US10957768B1 (en) Silicon carbide device with an implantation tail compensation region
KR20150078449A (ko) 반도체 소자 및 그 제조 방법
JP5996611B2 (ja) 横チャネル領域を有する接合型電界効果トランジスタセル
WO2019019395A1 (zh) 一种碳化硅开关器件及制作方法
KR102094769B1 (ko) 다중 에피 성장법으로 구현된 p 쉴드 구조의 전력 반도체 및 그 제조 방법
KR101571704B1 (ko) 탄화규소 전계효과 트랜지스터의 제조방법
JPH11307545A (ja) 炭化珪素半導体装置の製造方法
KR20150093351A (ko) 탄화규소 전계효과 트랜지스터
JP7115145B2 (ja) 半導体装置の製造方法
KR20150093349A (ko) 탄화규소 전계효과 트랜지스터
KR100624053B1 (ko) 펀치스루를 방지하기 위한 전력용 반도체 소자 및 그 제조방법
JP2015099921A (ja) 横チャネル領域を有する接合型電界効果トランジスタセル
US9048210B2 (en) Transistors and methods of manufacturing the same
KR20230093791A (ko) 절연 또는 반절연 ＳｉＣ 기판에 구현된 ＳｉＣ 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application