KR101571704B1 - 탄화규소 전계효과 트랜지스터의 제조방법 - Google Patents

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Abstract

본 발명은 탄화규소 전계효과 트랜지스터의 제조방법에 관한 것으로, 본 발명에 따른 방법은 탄화규소 기판 상에 에피탁시층을 형성하는 단계, 에피탁시층의 일부에 제1 도핑 농도를 가지는 제1 웰 영역을 형성하는 단계, 에피탁시층의 다른 일부에 제2 도핑 농도를 가지는 제2 웰 영역을 형성하는 단계, 제1 웰 영역 내의 상부에 도핑 영역을 형성하는 단계, 제2 웰 영역 및 에피탁시층 상에 게이트 산화막을 형성하는 단계, 게이트 산화막 및 도핑 영역 상에 상부 금속막을 각각 형성하는 단계, 그리고 탄화규소 기판의 후면에 하부 금속막을 형성하는 단계를 포함한다. 본 발명에 의하면, 서로 다른 도핑 농도를 가지는 이중(dual) 구조의 웰(well) 영역을 이용하여 탄화규소 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있다.

Description

탄화규소 전계효과 트랜지스터의 제조방법{Method for Manufacturing Silicon Carbide MOSFET}
본 발명은 탄화규소 전계효과 트랜지스터의 제조방법에 관한 것으로, 보다 자세하게는 탄화규소 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 개선할 수 있는 탄화규소 전계효과 트랜지스터의 제조방법에 관한 것이다.
일반적으로 전계효과 트랜지스터는 게이트(gate)에 인가된 전압의 크기에 따라 채널(channel) 영역의 변화를 통해 드레인(drain) 전류를 제어하는 트랜지스터의 일종이다. 특히, 탄화규소 전계효과 트랜지스터(Silicon Carbide MOSFET)는 탄화규소가 3.3eV 정도의 넓은 밴드갭(band gap)과 4.9W/cm-K의 높은 열전도 계수를 가짐으로 인해 고전압 및 600℃의 고온에서 매우 유용한 특성을 가진 소자로 알려져 있다. 또한, 동일한 면적에서 실리콘 소자에 비해 온 상태의 전류를 20배 이상 높일 수 있기 때문에 고전압 대전력의 전력 반도체 소자를 제작하는데 매우 유리한 장점이 있다.
이와 같은 탄화규소 전계효과 트랜지스터를 연구하는 분야에서는 항복 전압과 문턱 전압을 개선하기 위한 개발이 이루어져 왔다.
이에 항복 전압을 높이기 위하여 가드링(guard ring) 구조가 개발되었으며, 문턱 전압을 낮추기 위해서는 짧은 채널 영역을 형성하기 위한 자기 정렬(self-align) 방법이 개발되었다.
하지만, 종래의 방법으로는 문턱 전압의 특성이 향상되면 항복 전압의 특성이 낮아지거나 항복 전압의 특성이 향상되면 문턱 전압의 특성이 낮아지기 때문에 항복 전압과 문턱 전압을 동시에 개선하지 못하는 문제점이 있었다.
KR 1998-0012608 A
따라서 본 발명이 해결하고자 하는 과제는 서로 다른 도핑 농도를 가지는 이중(dual) 구조의 웰(well) 영역을 이용하여 탄화규소 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있는 탄화규소 전계효과 트랜지스터의 제조방법을 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조방법은 탄화규소 기판 상에 에피탁시층을 형성하는 단계, 상기 에피탁시층의 일부에 제1 도핑 농도를 가지는 제1 웰 영역을 형성하는 단계, 상기 에피탁시층의 다른 일부에 제2 도핑 농도를 가지는 제2 웰 영역을 형성하는 단계, 상기 제1 웰 영역 내의 상부에 도핑 영역을 형성하는 단계, 상기 제2 웰 영역 및 상기 에피탁시층 상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 및 상기 도핑 영역 상에 상부 금속막을 각각 형성하는 단계, 그리고 상기 탄화규소 기판의 후면에 하부 금속막을 형성하는 단계를 포함한다.
상기 제2 도핑 농도는 상기 제1 도핑 농도보다 낮을 수 있다.
상기 제1 웰 영역은 상기 제2 웰 영역과 단차지게 형성될 수 있다.
상기 에피탁시층의 일부에 제1 도핑 농도를 가지는 제1 웰 영역을 형성하는 단계는 상기 에피탁시층의 일부에 상기 제1 웰 영역의 패턴을 형성하는 단계, 그리고 상기 제1 웰 영역의 패턴이 형성된 상기 에피탁시층에 P형 이온을 주입하여 상기 제1 도핑 농도를 가지는 P형의 제1 웰 영역을 형성하는 단계를 포함할 수 있다.
상기 에피탁시층의 다른 일부에 제2 도핑 농도를 가지는 제2 웰 영역을 형성하는 단계는 상기 에피탁시층의 다른 일부에 상기 제2 웰 영역의 패턴을 형성하는 단계, 그리고 상기 제2 웰 영역의 패턴이 형성된 상기 에피탁시층에 P형 이온을 주입하여 상기 제1 도핑 농도와 다른 상기 제2 도핑 농도를 가지는 P형의 제2 웰 영역을 형성하는 단계를 포함할 수 있다.
상기 제1 웰 영역 내의 상부에 도핑 영역을 형성하는 단계는 상기 제1 웰 영역 내의 상부에 상기 제1 웰 영역과 다른 극성의 이온을 주입하여 제1 도핑 영역을 형성하는 단계, 그리고 상기 제1 웰 영역 내의 상부에 상기 제1 웰 영역과 동일 극성의 이온을 주입하여 제2 도핑 영역을 형성하는 단계를 포함하고, 상기 제1 도핑 영역은 상기 제2 도핑 영역과 상기 제2 웰 영역 사이에 형성될 수 있다.
상기 제1 도핑 농도는 8×e17 ㎝-3 ~ 2×e18 ㎝-3 이고, 상기 제2 도핑 농도는 1×e17 ㎝-3 ~ 3×e17 ㎝-3 일 수 있다.
상기 제1 웰 영역은 깊이가 0.3 um ~ 0.5 um이고, 상기 제2 웰 영역은 깊이가 0.3 um ~ 0.5 um 일 수 있다.
이와 같이 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조방법에 따르면, 서로 다른 도핑 농도를 가지는 이중 구조의 웰 영역을 이용하여 탄화규소 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있는 장점이 있다.
보다 구체적으로는, 기존에 한 개로 이루어진 웰 영역을 두 개의 웰 영역으로 분리하고, 각 웰 영역에 맞게 도핑 농도를 조절하여 탄화규소 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터의 단면도이다.
도 2는 드레인 전류에 따른 게이트 전압을 보여주는 그래프이다.
도 3은 드레인 전류에 따른 드레인 전압을 보여주는 그래프이다.
도 4는 제1 및 제2 디바이스의 항복 전압 및 문턱 전압을 비교하는 그래프이다.
도 5는 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정을 보여주는 동작 흐름도이다.
도 6 내지 도 12는 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정을 나타내는 단면도들이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터의 단면도를 나타낸다.
도 1에 도시한 바와 같이, 탄화규소 전계효과 트랜지스터(100)는 탄화규소 기판(SiC Substrate, 110), 에피탁시층(120), 제1 웰 영역(132), 제2 웰 영역(134), 도핑 영역(140), 게이트 산화막(150), 상부 금속막(162) 및 하부 금속막(164)을 포함하여 구성된다.
에피탁시층(epitaxy layer, 120)은 탄화규소 기판(110) 상에 형성된다. 여기서, 에피탁시층(120)은 하나의 결정이 다른 결정 표면에 일정한 방위 관계를 취하면서 성장하여 만들어진 얇은 막으로, 드리프트층(drift layer)이라고도 하며, N형으로 도핑(doping)될 수 있다.
제1 웰 영역(well region 1, 132)은 에피탁시층(120)의 일부에 형성되고, 제1 도핑 농도를 가질 수 있다. 즉, 사진 현상 공정을 이용하여 에피탁시층(120)의 일부에 제1 웰 영역(132)의 패턴을 형성한 후, 제1 웰 영역(132)의 패턴이 형성된 에피탁시층(120)에 P형 이온을 주입하는 이온 주입법을 사용하여 제1 도핑 농도를 가지는 P형의 제1 웰 영역(132)을 형성할 수 있다. 여기서, 이온 주입법은 반도체의 기판에 특정 불순물의 이온을 주입해서 반도체 소자를 만드는 기술로, 반도체에는 거의 순수에 가까운 진성 반도체와 그것에 불순물을 가한 불순물 반도체가 있다. P형이라든가 N형이라고 하는 것은 불순물 반도체를 말하는 것인데, 이온 주입법은 이 불순물 반도체를 만드는 방법 중 하나로, 목적하는 불순물을 이온으로 하고, 수십~수백 keV로 가속한 이온빔을 만들어서 반도체의 기판에 주입할 수 있다. 그리고, 이온을 주입하면, 이온에 의해서 기판의 결정 속에 결함이 생기는데 적당한 열처리를 하면 결함은 없어지고 불순물이 결정격자 속에 넣어질 수 있다. 또한, 이온 주입이 불필요한 부분은 이온 주입 차단용 마스크를 형성하여 이온이 에피탁시층(120)에 주입되지 않도록 하고, 이온 주입이 끝난 후에는 이온 주입 차단용 마스크를 화학적 또는 물리적 방법으로 제거할 수 있다.
제1 웰 영역(132)은 PN 접합을 이루도록 형성되는 영역으로, 깊이는 0.3 um ~ 0.5 um이고, 제1 도핑 농도는 8×e17 ㎝-3 ~ 2×e18 ㎝-3 로 이루어질 수 있다. 이와 같이, 제1 도핑 농도가 증가하게 되면, PN 접합에서의 공핍 영역이 N형쪽으로 확장되어 확장된 공핍 영역에 의해 항복 전압이 증가하게 된다.
제2 웰 영역(well region 2, 134)은 에피탁시층(120)의 다른 일부에 형성되고, 제2 도핑 농도를 가질 수 있다. 즉, 사진 현상 공정을 이용하여 에피탁시층(120)의 다른 일부에 제2 웰 영역(134)의 패턴을 형성한 후, 제2 웰 영역(134)의 패턴이 형성된 에피탁시층(120)에 P형 이온을 주입하는 이온 주입법을 사용하여 제1 도핑 농도와 다른 도핑 농도를 가지는 P형의 제2 웰 영역(134)을 형성할 수 있다. 보다 구체적으로, 제2 도핑 농도는 제1 도핑 농도보다 낮게 이루어질 수 있다.
제2 웰 영역(134)은 채널 영역으로, 깊이는 0.3 um ~ 0.5 um일 수 있으며, 제1 웰 영역(132)과 단차지게 형성될 수 있다. 즉, 제2 웰 영역(134)이 제1 웰 영역(132)보다 얕은 깊이로 형성될 수 있다. 제2 도핑 농도는 제1 도핑 농도보다 낮은 1×e17 ㎝-3 ~ 3×e17 ㎝-3 로 이루어질 수 있다. 이와 같이, 채널 영역으로 이루어진 제2 웰 영역(134)의 도핑 농도를 낮추면, 문턱 전압이 감소되어 그 특성을 향상시킬 수 있다.
보다 자세하게 설명하면, 종래의 구조에서는 웰 영역이 하나의 영역으로 이루어지기 때문에 문턱 전압의 특성을 향상시키기 위해 웰 영역의 도핑 농도를 감소시키면, 트레이드 오프(trade-off) 관계에 의해 항복 전압이 감소되어 항복 전압과 문턱 전압을 동시에 개선하지 못하였다. 하지만, 본 발명의 실시예에서는 한 개로 이루어진 웰 영역을 제1 및 제2 웰 영역으로 분리하고, 각각의 웰 영역에 맞게 도핑 농도를 조절하여 탄화규소 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있다. 즉, 제1 도핑 농도는 8×e17 ㎝-3 ~ 2×e18 ㎝-3로 조절하여 항복 전압을 증가시키고, 제2 도핑 농도는 제1 도핑 농도보다 낮은 1×e17 ㎝-3 ~ 3×e17 ㎝-3로 조절하여 문턱 전압을 감소시킴으로써 두 전압의 특성을 모두 향상시킬 수 있다.
이하, 도 2 내지 도 4를 참조하여 이중 구조의 웰 영역을 갖는 탄화규소 전계효과 트랜지스터를 실험한 결과에 대하여 보다 자세히 설명하도록 한다.
도 2는 드레인 전류에 따른 게이트 전압을 보여주는 그래프, 도 3은 드레인 전류에 따른 드레인 전압을 보여주는 그래프 및 도 4는 제1 및 제2 디바이스의 항복 전압 및 문턱 전압을 비교하는 그래프를 나타낸다.
도 2를 참조하면, P1 그래프는 본 발명의 실시예에 의한 탄화규소 전계효과 트랜지스터 그래프, P2 그래프는 DMOSFET 그래프로, 동일한 드레인 전류를 기준으로 할 때, P1 그래프는 P2 그래프보다 게이트 전압이 낮은 것을 알 수 있다. 이와 같이, P1 그래프는 P2 그래프에 비해 게이트 전압이 낮아 문턱 전압을 감소시키기 때문에 문턱 전압의 특성을 향상시킬 수 있다.
도 3을 참조하면, P1 그래프는 본 발명의 실시예에 의한 탄화규소 전계효과 트랜지스터 그래프, P2 그래프는 DMOSFET 그래프로, 항복 전압은 게이트 전압이 0일 때 즉, 소자가 OFF 상태일 때 높은 전압을 견뎌야 하므로 소자가 견딜 수 있는 드레인 전압이 높아졌다는 의미는 소자의 항복 전압이 향상되었다는 의미와 같으므로 드레인 전압의 향상으로 인해 항복 전압의 특성을 향상시킬 수 있다.
도 4를 참조하면, 제1 디바이스는 본 발명의 실시예에 따라 제조된 탄화규소 전계효과 트랜지스터이고, 제2 디바이스는 DMOSFET으로, 제1 디바이스는 제2 디바이스에 비해 항복 전압이 높기 때문에 항복 전압이 향상된다는 것을 알 수 있으며, 제1 디바이스는 제2 디바이스에 비해 문턱 전압이 낮기 때문에 문턱 전압이 향상된다는 것을 알 수 있다. 즉, 제1 도핑 농도가 8×e17 ㎝-3 ~ 2×e18 ㎝-3이면, 항복 전압이 증가되어 1520v로 최적화될 수 있으며, 제2 도핑 농도가 1×e17 ㎝-3 ~ 3×e17 ㎝-3이면, 문턱 전압이 감소되어 4v로 최적화될 수 있다.
도핑 영역(140)은 제1 웰 영역(132) 내의 상부에 형성될 수 있다. 도핑 영역(140)은 제1 웰 영역(132) 내의 상부에 형성되는 제1 도핑 영역(140a)과 제2 도핑 영역(140b)을 포함한다. 제1 도핑 영역(140a)은 제1 웰 영역(132)과 다른 극성의 이온을 주입하여 형성되고, 제2 도핑 영역(140b)은 제1 웰 영역과 동일 극성의 이온을 주입하여 형성될 수 있다. 이때, 제1 도핑 영역(140a)은 제2 도핑 영역(140b)과 제2 웰 영역(134) 사이에 형성될 수 있다. 즉, 제1 웰 영역(132) 내의 상부 중 일부에 N형 이온을 주입하여 N형의 제1 도핑 영역(140a)을 형성하고, 제1 웰 영역(132) 내의 상부 중 일부를 제외한 나머지에 P형 이온을 더 주입하여 P형의 제2 도핑 영역(140b)을 형성할 수 있다. 이로 인해, 고농도의 소스 영역이 형성될 수 있다. 한편, P형의 도핑 영역은 소자의 특성에 영향을 미치지 않으므로 P형의 도핑 영역 없이 N형의 도핑 영역만 존재하는 것도 가능하다.
게이트 산화막(150)은 제2 웰 영역(134) 및 에피탁시층(120) 상에 형성될 수 있다. 게이트 전극의 접합을 위하여 탄화규소 표면 전체에 걸쳐 열산화막(미도시)을 형성하고, 식각 공정을 통해 열산화막의 일부를 제거하여 게이트 산화막(150)을 형성할 수 있다.
상부 금속막(162: 162a, 162b)은 게이트 산화막(150) 및 도핑 영역(140) 상에 형성될 수 있다. 보다 구체적으로 설명하면, 게이트 산화막(150) 상에 게이트(gate) 전극을 이루는 제1 상부 금속막(162a)을 형성하고, 도핑 영역(140) 상에 소스(source) 전극을 이루는 제2 상부 금속막(162b)을 형성할 수 있다. 이때, 상부 금속막(162)의 형성을 위하여 니켈(Ni), 알루미늄(Al) 또는 금(Au) 등이 사용될 수 있다.
하부 금속막(164)은 탄화규소 기판(110)의 후면에 형성될 수 있다. 여기서, 하부 금속막(164)은 탄화규소 기판의 후면에 드레인(drain) 전극을 이루도록 형성될 수 있다. 이때에도 하부 금속막(164)의 형성을 위하여 니켈(Ni), 알루미늄(Al) 또는 금(Au) 등이 사용될 수 있다.
하기에서는 본 발명의 일 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정에 대하여 보다 자세하게 설명하도록 한다.
도 5는 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정을 보여주는 동작 흐름도 및 도 6 내지 도 12는 본 발명의 실시예에 따른 탄화규소 전계효과 트랜지스터의 제조과정을 나타내는 단면도들을 나타낸다.
도 5 및 도 6을 참조하면, 탄화규소 기판(110) 상에 에피탁시층(120)을 형성한다(S500). 여기서, 에피탁시층(120)은 하나의 결정이 다른 결정 표면에 일정한 방위 관계를 취하면서 성장하여 만들어진 얇은 막으로, 드리프트층(drift layer)이라고도 하며, N형으로 도핑(doping)될 수 있다.
에피탁시층(120)을 형성한 후, 도 7에서와 같이, 에피탁시층(120)의 일부에 제1 웰(well) 영역(132)을 형성한다(S510). 즉, 사진 현상 공정을 이용하여 에피탁시층(120)의 일부에 제1 웰 영역(132)의 패턴을 형성한 후, 제1 웰 영역(132)의 패턴이 형성된 에피탁시층(120)에 P형 이온을 주입하는 이온 주입법을 사용하여 제1 도핑 농도를 가지는 P형의 제1 웰 영역(132)을 형성할 수 있다. 제1 웰 영역(132)은 PN 접합을 이루도록 형성되는 영역으로, 깊이는 0.3 um ~ 0.5 um이고, 제1 도핑 농도는 8×e17 ㎝-3 ~ 2×e18 ㎝-3 로 이루어질 수 있다. 이와 같이, 제1 도핑 농도가 증가하게 되면, PN 접합에서의 공핍 영역이 N형쪽으로 확장되고, 확장된 공핍 영역에 의해 항복 전압이 증가하게 된다.
다음으로, 도 8에서와 같이, 에피탁시층(120)의 다른 일부에 제2 웰 영역(134)을 형성한다(S520). 즉, 사진 현상 공정을 이용하여 에피탁시층(120)의 다른 일부에 제2 웰 영역의 패턴을 형성한 후, 제2 웰 영역의 패턴이 형성된 에피탁시층(120)에 P형 이온을 주입하는 이온 주입법을 사용하여 제1 도핑 농도와 다른 제2 도핑 농도를 가지는 P형의 제2 웰 영역(134)을 형성할 수 있다. 보다 상세하게는, 제2 도핑 농도는 제1 도핑 농도보다 낮게 이루어질 수 있다.
제2 웰 영역(134)은 채널 영역으로, 깊이는 0.3 um ~ 0.5 um일 수 있으며, 제1 웰 영역(132)과 단차지게 형성될 수 있다. 즉, 제2 웰 영역(134)이 제1 웰 영역(132)보다 얕은 깊이로 형성될 수 있다. 제2 도핑 농도는 제1 도핑 농도보다 낮은 1×e17 ㎝-3 ~ 3×e17 ㎝-3 로 이루어질 수 있다. 이와 같이, 채널 영역으로 이루어진 제2 웰 영역(134)의 도핑 농도를 낮추면, 문턱 전압이 감소되어 그 특성을 향상시킬 수 있다.
보다 자세하게 설명하면, 종래의 구조에서는 웰 영역이 하나의 영역으로 이루어지기 때문에 문턱 전압의 특성을 향상시키기 위해 웰 영역의 도핑 농도를 감소시키면, 트레이드 오프(trade-off) 관계에 의해 항복 전압이 감소되어 항복 전압과 문턱 전압을 동시에 개선하지 못하였다. 하지만, 본 발명의 실시예에서는 한 개로 이루어진 웰 영역을 제1 및 제2 웰 영역으로 분리하고, 각각의 웰 영역에 맞게 도핑 농도를 조절하여 탄화규소 전계효과 트랜지스터의 항복 전압과 문턱 전압을 동시에 향상시킬 수 있다. 즉, 제1 도핑 농도는 8×e17 ㎝-3 ~ 2×e18 ㎝-3로 조절하여 항복 전압을 증가시키고, 제2 도핑 농도는 제1 도핑 농도보다 낮은 1×e17 ㎝-3 ~ 3×e17 ㎝-3로 조절하여 문턱 전압을 감소시킴으로써 두 전압의 특성을 모두 향상시킬 수 있다.
도 9를 참조하면, 제1 웰 영역(132) 내의 상부에 도핑 영역(140: 140a, 140b)을 형성한다(S530). 도핑 영역(140: 140a, 140b)은 제1 웰 영역(132) 내의 상부에 형성되는 제1 도핑 영역(140a)과 제2 도핑 영역(140b)을 포함한다. 제1 도핑 영역(140a)은 제1 웰 영역(132)과 다른 극성의 이온을 주입하여 형성되고, 제2 도핑 영역(140b)은 제1 웰 영역과 동일 극성의 이온을 주입하여 형성될 수 있다. 이때, 제1 도핑 영역(140a)은 제2 도핑 영역(140b)과 제2 웰 영역(134) 사이에 형성될 수 있다. 즉, 제1 웰 영역(132) 내의 상부 중 일부에 N형 이온을 주입하여 N형의 제1 도핑 영역(140a)을 형성하고, 제1 웰 영역(132) 내의 상부 중 일부를 제외한 나머지에 P형 이온을 더 주입하여 P형의 제2 도핑 영역(140b)을 형성할 수 있다. 이로 인해, 고농도의 소스 영역이 형성될 수 있다. 한편, P형의 도핑 영역은 소자의 특성에 영향을 미치지 않으므로 P형의 도핑 영역 없이 N형의 도핑 영역만 존재하는 것도 가능하다.
그 다음, 도 10과 같이, 제2 웰 영역(134) 및 에피탁시층(120) 상에 게이트 산화막(150)을 형성한다(S540). 게이트 전극의 접합을 위하여 탄화규소 표면 전체에 걸쳐 열산화막(미도시)을 형성하고, 식각 공정을 통해 열산화막의 일부를 제거하여 게이트 산화막(150)을 형성할 수 있다.
그리고, 도 11에서와 같이, 게이트 산화막(150) 및 도핑 영역(140) 상에 상부 금속막(162: 162a, 162b)을 형성한다(S550). 보다 구체적으로 설명하면, 게이트 산화막(150) 상에 게이트(gate) 전극을 이루는 제1 상부 금속막(162a)을 형성하고, 도핑 영역(140) 상에 소스(source) 전극을 이루는 제2 상부 금속막(162b)을 형성할 수 있다. 이때, 상부 금속막(162)의 형성을 위하여 니켈(Ni), 알루미늄(Al) 또는 금(Au) 등이 사용될 수 있다.
그 다음, 도 12와 같이, 탄화규소 기판(110)의 후면에 하부 금속막(164)을 형성할 수 있다(S560). 여기서, 하부 금속막(164)은 탄화규소 기판의 후면에 드레인(drain) 전극을 이루도록 형성될 수 있다. 이때에도 하부 금속막(164)의 형성을 위하여 니켈(Ni), 알루미늄(Al) 또는 금(Au) 등이 사용될 수 있다.
한편, 본 발명의 실시예에서는 제1 상부 금속막(162a)을 형성한 후, 제2 상부 금속막(162b)을 형성하도록 설명하고 있으나, 제2 상부 금속막(162b)을 형성한 후, 제1 상부 금속막(162a)을 형성할 수 있으며, 상부 금속막(162)을 형성하기 전에 하부 금속막(164)을 먼저 형성하는 것도 가능하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 탄화규소 전계효과 트랜지스터
110: 탄화규소 기판 120: 에피탁시층
132: 제1 웰 영역 134: 제2 웰 영역
140: 도핑 영역 150: 게이트 산화막
162: 상부 금속막 164: 하부 금속막

Claims (8)

  1. 탄화규소 기판 상에 에피탁시층을 형성하는 단계,
    상기 에피탁시층의 일부에 제1 도핑 농도를 가지는 제1 웰 영역을 형성하는 단계,
    상기 에피탁시층의 다른 일부에 제2 도핑 농도를 가지는 제2 웰 영역을 형성하는 단계,
    상기 제1 웰 영역 내의 상부에 도핑 영역을 형성하는 단계,
    상기 제2 웰 영역 및 상기 에피탁시층 상에 게이트 산화막을 형성하는 단계,
    상기 게이트 산화막 및 상기 도핑 영역 상에 상부 금속막을 각각 형성하는 단계, 그리고
    상기 탄화규소 기판의 후면에 하부 금속막을 형성하는 단계를 포함하고,
    상기 제2 도핑 농도는,
    상기 제1 도핑 농도보다 낮고,
    상기 제1 도핑 농도는,
    8×e17 ㎝-3 ~ 2×e18 ㎝-3 이고,
    상기 제2 도핑 농도는,
    1×e17 ㎝-3 ~ 3×e17 ㎝-3 인 탄화규소 전계효과 트랜지스터의 제조방법.
  2. 삭제
  3. 제 1 항에서,
    상기 제1 웰 영역은,
    상기 제2 웰 영역과 단차지게 형성되는 탄화규소 전계효과 트랜지스터의 제조방법.
  4. 제 1 항에서,
    상기 에피탁시층의 일부에 제1 도핑 농도를 가지는 제1 웰 영역을 형성하는 단계는,
    상기 에피탁시층의 일부에 상기 제1 웰 영역의 패턴을 형성하는 단계, 그리고
    상기 제1 웰 영역의 패턴이 형성된 상기 에피탁시층에 P형 이온을 주입하여 상기 제1 도핑 농도를 가지는 P형의 제1 웰 영역을 형성하는 단계를 포함하는 탄화규소 전계효과 트랜지스터의 제조방법.
  5. 제 1 항에서,
    상기 에피탁시층의 다른 일부에 제2 도핑 농도를 가지는 제2 웰 영역을 형성하는 단계는,
    상기 에피탁시층의 다른 일부에 상기 제2 웰 영역의 패턴을 형성하는 단계, 그리고
    상기 제2 웰 영역의 패턴이 형성된 상기 에피탁시층에 P형 이온을 주입하여 상기 제1 도핑 농도와 다른 상기 제2 도핑 농도를 가지는 P형의 제2 웰 영역을 형성하는 단계를 포함하는 탄화규소 전계효과 트랜지스터의 제조방법.
  6. 제 1 항에서,
    상기 제1 웰 영역 내의 상부에 도핑 영역을 형성하는 단계는,
    상기 제1 웰 영역 내의 상부에 상기 제1 웰 영역과 다른 극성의 이온을 주입하여 제1 도핑 영역을 형성하는 단계, 그리고
    상기 제1 웰 영역 내의 상부에 상기 제1 웰 영역과 동일 극성의 이온을 주입하여 제2 도핑 영역을 형성하는 단계를 포함하고,
    상기 제1 도핑 영역은 상기 제2 도핑 영역과 상기 제2 웰 영역 사이에 형성되는 탄화규소 전계효과 트랜지스터의 제조방법.
  7. 삭제
  8. 제 1 항에서,
    상기 제1 웰 영역은,
    깊이가 0.3 um ~ 0.5 um이고,
    상기 제2 웰 영역은,
    깊이가 0.3 um ~ 0.5 um 인 탄화규소 전계효과 트랜지스터의 제조방법.
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