JP2015099921A - 横チャネル領域を有する接合型電界効果トランジスタセル - Google Patents

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Abstract

【課題】 横チャネル領域を有する接合型電界効果トランジスタセルを提供する。【解決手段】 半導体素子の接合型電界効果トランジスタセルは、垂直方向に沿って配列された、上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを含む。横チャネル領域は、第１の導電型の第１のゾーンと、第２の導電型の第２のゾーンとを含み、第１および第２のゾーンは、垂直方向に垂直な横方向に沿って交互に配置される。接合型電界効果トランジスタセルのピンチオフ電圧は、横チャネル領域の垂直拡張に依存しないか、または、横チャネル領域の垂直拡張に低度にしか依存しない。【選択図】 図１Ａ

Description

従来のＪＦＥＴ（接合型電界効果トランジスタ）では、逆バイアスｐｎ接合の空乏領域の拡張は、ＪＦＥＴの負荷電流が通過するチャネル領域の断面積を調節する。少数電荷キャリア蓄積効果は、とりわけ高速アプリケーションでＪＦＥＴを使用できるように、ＪＦＥＴの動作には低度にしか影響を及ぼさない。改良された素子特性を有するＪＦＥＴを提供することが望ましい。
実施形態は、接合型電界効果トランジスタセルを備える半導体素子について言及する。接合型電界効果トランジスタセルは、垂直方向に沿って配列された、上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを含む。横チャネル領域は、第１の導電型の第１のゾーンと、第２の（反対の）導電型の第２のゾーンとを含み、第１および第２のゾーンは、垂直方向に垂直な横方向に沿って交互に配置される。
別の実施形態は、接合型電界効果トランジスタについて言及する。接合型電界効果トランジスタは、垂直方向に沿って配列された、上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを含む。横チャネル領域は、第１の導電型の第１のゾーンと、第２の導電型の第２のゾーンとを含み、第１および第２のゾーンは、垂直方向に垂直な横方向に沿って交互に配置される。
さらなる実施形態は、半導体素子を製造する方法について言及する。第２の導電型の少なくとも１つの埋め込みゲート領域は、第１の導電型の第１のエピタキシャル層のプロセス表面の第１のセクションに形成される。チャネル層は、プロセス表面上に形成される。チャネル層では、第１の導電型の第１のゾーンおよびの第２の導電型の第２のゾーンはそれぞれ、チャネル層の表面からチャネル層の中に延在するように形成される。上部ゲート領域は、第１および第２のゾーンに直接隣接するように形成される。
当業者であれば、以下の発明を実施するための形態を読み進め、添付の図面を眺めると同時に、追加の特徴や利点が認識されよう。
添付の図面は、本発明のさらなる理解を提供するために含まれ、この明細書に組み込まれ、この明細書の一部を構成する。図面は、本発明の実施形態を示し、記述と共に、本発明の原理の説明に役立つ。本発明の他の実施形態および意図する利点は、以下の発明を実施するための形態を参照することによってより良く理解されるようになるため、容易に理解されよう。
１本の横軸に沿ってパターニングされた横チャネル領域および横チャネル領域の下方に埋め込まれたソース領域を提供する実施形態による、ＪＦＥＴセルを含む半導体素子の一部分の概略断面図である。 ２本の横軸に沿ってパターニングされた横チャネル領域および横チャネル領域の下方に埋め込まれたソース領域を提供する実施形態による、ＪＦＥＴセルを含む半導体素子の一部分の概略断面図である。 横チャネル領域の上方のソースゾーンを提供する実施形態による、ＪＦＥＴセルを含む半導体素子の一部分の概略断面図である。 埋め込みゲート構造を形成した後の超接合構造を備える横チャネル領域を含むＪＦＥＴセルを備える半導体素子を製造する方法の実施形態を示すための半導体基板の一部分の概略断面図である。 ソース領域を形成した後の図３Ａの半導体基板部分の概略断面図である。 チャネル層を成長させた後の図３Ｂの半導体基板部分の概略断面図である。 超接合構造のｐ型ゾーンを形成した後の図３Ｃの半導体基板部分の概略断面図である。 超接合構造のｎ型ゾーンを形成した後の図３Ｄの半導体基板部分の概略断面図である。 上部ゲート領域を形成してソースおよび埋め込みゲート領域を露出させた後の図３Ｅの半導体基板部分の概略断面図である。 チャネル層を形成した後の超接合構造を備える横チャネル領域を含むＪＦＥＴセルを備える半導体素子を製造する方法の別の実施形態を示すための半導体基板の一部分の概略断面図である。 チャネル層の空洞を形成した後の図４Ａの半導体基板部分の概略断面図である。 上部ゲート領域およびチャネル層の超接合構造のｐ型ゾーンを提供した後の図４Ｂの半導体基板部分の概略断面図である。
以下の発明を実施するための形態では、添付の図面を参照し、添付の図面は本明細書の一部を形成し、添付の図面では、例示として、本発明を実践することができる特定の実施形態が示される。他の実施形態を利用することができ、本発明の範囲から逸脱することなく、構造的または論理的な変更を行うことができることを理解されたい。例えば、一実施形態に対して示され説明される特徴は、さらなる実施形態を生み出すため、他の実施形態上で使用することも、他の実施形態と併せて使用することもできる。本発明はそのような変更形態および変形形態を含むことが意図される。実施例は特定の言語を使用して説明されるが、同言語を添付の特許請求の範囲を制限するものと解釈してはならない。図面は、原寸に比例するものではなく、単なる例示を目的とする。別段の言明がなければ、明確にするため、異なる図面における同じ要素は、対応する参照番号で指定している。
用語「有する」、「含む（「ｃｏｎｔａｉｎｉｎｇ」または「ｉｎｃｌｕｄｉｎｇ」）」、「備える」および同様のものは、制限のない用語であり、同用語は、述べられる構造、要素または特徴の存在を示すが、追加の要素または特徴を除外しない。文脈上で明示される場合を除き、冠詞「ａ」、「ａｎ」および「ｔｈｅ」は、単数形と同様に複数形を含むことが意図される。
用語「電気的に接続された」は、電気的に接続された要素間の永久的なオーム性の低い接続について説明し、例えば、関係がある要素間の直接接触、あるいは、金属および／または高濃度ドープ半導体を介するオーム性の低い接続が挙げられる。用語「電気的に結合された」は、例えば、第１の状態でのオーム性の低い接続および第２の状態でのオーム性の高い電気的減結合を一時的に提供するように制御可能な要素など、信号伝送のために適合された１つまたは複数の介在要素を電気的に結合された要素間に提供できることを含む。
図は、ドーピング型「ｎ」または「ｐ」の次に「−」または「＋」を示すことによって、相対的なドーピング濃度を示す。例えば、「ｎ−」は、「ｎ」ドーピング領域のドーピング濃度より低いドーピング濃度を意味し、「ｎ＋」ドーピング領域は、「ｎ」ドーピング領域より高いドーピング濃度を有する。相対的なドーピング濃度が同じドーピング領域は、必ずしも同じ絶対ドーピング濃度を有するわけではない。例えば、２つの異なる「ｎ」ドーピング領域は、同じまたは異なる絶対ドーピング濃度を有し得る。
図１Ａは、少なくとも１つのＪＦＥＴセルＴＣを含む半導体素子５００について言及する。半導体素子５００は、多数のＪＦＥＴセルＴＣと、ソース、ゲートおよびドレイン端子Ｓ、Ｇ、Ｄとを備えるＪＦＥＴ、あるいは、ＪＦＥＴセルＴＣのうちの１つまたは複数に加えてさらなる半導体要素を含む素子であり得る。
半導体素子５００は、窒化ガリウムＧａＮまたは炭化ケイ素ＳｉＣなどの２．０ｅＶ以上のバンドギャップを有する単結晶半導体材料で作られている半導体本体１００に基づく。例えば、単結晶半導体材料は炭化ケイ素ＳｉＣであり、例示として、２Ｈ−ＳｉＣ（２ＨポリタイプのＳｉＣ）、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣまたは１５Ｒ−ＳｉＣが挙げられる。
半導体本体１００は、ほぼ平面状であることも、共平面セクションによって広がる平面によって与えられることもあり得る第１の表面１０１と、第１の表面１０１に平行な主に平面状の第２の表面１０２とを有する。第１の表面１０１の法線は垂直方向を定義し、垂直方向に直交する方向は横方向である。
半導体本体１００は、それぞれが第１の導電型のドリフトゾーン１２０およびドレイン層１３０を含む。ドレイン層１３０は、第２の表面１０２に直接隣接し、第２の表面１０２からドリフトゾーン１２０を分離する。ドレイン層１３０の平均純不純物濃度は、ドリフトゾーン１２０の平均純不純物濃度の少なくとも１０倍を超える。ドリフトゾーン１２０は、エピタキシャル層で形成することができ、その結晶格子は、ドレイン層１３０の結晶格子と整合させて成長させる。ドリフトゾーン１２０は、ｉｎ−ｓｉｔｕドープすることができ、第１の表面１０１までの距離の増加と共に徐々にまたは段階的に増加または減少する均一の不純物分布または不純物濃度を有し得る。
第１の導電型に補足的な第２の導電型の１つまたは２つの埋め込みゲート領域１４０は、ドリフトゾーン１２０（ドレイン層１３０とは反対側のドリフトゾーン１２０の側面）に直接隣接する。埋め込みゲート領域１４０とドリフトゾーン１２０との間の境界は、共平面であり、第１および第２の表面１０１、１０２に平行であり得る。
埋め込みゲート領域１４０は、ドリフトゾーン１２０を提供するエピタキシャル層へのマスキング注入によって形成されたウェルであり得、ウェルは、第１および第２の表面１０１、１０２に平行である補助平面ＡＰから、第２の表面１０２の方向に向けて延在する。
補助平面ＡＰに沿ったドリフトゾーン１２０の残りの部分は、垂直チャネル領域１２１を形成し、垂直チャネル領域１２１は、補助平面ＡＰと埋め込みゲート領域１４０の下方のドリフトゾーン１２０の主要部分との間に延在する。垂直チャネル領域１２１を備えるドリフトゾーン１２０は、成長させたエピタキシャル層の元のｉｎ−ｓｉｔｕ不純物分布を含む。
半導体本体１００の上部ゲート領域１５０は、第２の導電型を有し、第１の表面１０１に直接隣接する。横チャネル領域１１５は、一方の上部ゲート領域１５０と他方の補助平面ＡＰとの間に挟まれる。上部ゲート領域１５０と同様に横チャネル領域１１５は、埋め込みゲート領域１４０の形成後または形成前、補助平面ＡＰ上で成長させた１つまたは複数のエピタキシャル層で形成することができる。上部ゲート領域１５０および横チャネル領域１１５は、補助平面ＡＰから突出するメサで形成することができる。
ＪＦＥＴセルＴＣは、１つまたは複数の第１の導電型のソース領域１１０をさらに含む。ソース領域１１０は、横チャネル領域１１５に直接隣接し、埋め込みゲート領域１４０の中に延在するウェルとして形成することができる。示される実施形態によれば、１つのトランジスタセルＴＣ当たり１つのソース領域１１０が、トランジスタセルＴＣの補助平面ＡＰから埋め込みゲート領域１４０の中に延在する。
ソース電極３１０は、ソース領域１１０に直接隣接し、半導体本体１００とのオーム抵抗接点を提供する。ソース電極３１０は、ソース領域１１０と電気的に接続され、埋め込みゲート領域１４０と電気的に接続して、統合ボディダイオードまたは還流ダイオード（ｆｒｅｅ−ｗｈｅｅｌｉｎｇ ｄｉｏｄｅ）を提供することができる。ソース電極３１０は、半導体素子５００のソース端子Ｓを形成することも、半導体素子５００のソース端子Ｓに電気的に接続または結合することもできる。
ドレイン電極３３０は、ドレイン層１３０に直接隣接し、第２の表面１０２でドレイン層１３０とのオーム抵抗接点を提供する。ドレイン電極３３０は、ドレイン端子Ｄを提供することも、ドレイン端子Ｄに電気的に接続することもできる。
ゲート電極３５０は、上部ゲート領域１５０に直接隣接し、上部ゲート領域１５０とのオーム抵抗接点を提供する。ゲート電極３５０は、ゲート端子Ｇを形成することも、ゲート端子Ｇに電気的に結合または接続することもできる。
第１の表面１０１に平行なＪＦＥＴセルＴＣの横断面、ならびに／あるいは、上部ゲート領域１５０および／または横・垂直チャネル領域１１５、１２１の横断面は、ストライプ状、円形、楕円形、多角形（例えば、角丸のまたは角丸でない六角形または長方形）であり得る。ほぼ同一の多数のＪＦＥＴセルＴＣは、中心間の距離（ピッチ）を均一にして配列することができ、電気的に並列に配列することができる。
オン状態のＪＦＥＴトランジスタセルＴＣでは、上部ゲート領域１５０での電位によって制御される負荷電流は、ソース領域１１０とドレイン層１３０との間を、横チャネル領域１１５では横方向に沿って、そして実質上、垂直チャネル領域１２１およびドリフトゾーン１２０では垂直方向に沿って、流れる。
上部ゲート領域１５０、横チャネル領域１１５および埋め込みゲート領域１４０は、この順で垂直方向に沿って配列される。
横チャネル領域１１５は、超接合構造（補償構造）を含み、超接合構造は、第１の導電型の第１のゾーン１１５ａと、第２の導電型の第２のゾーン１１５ｂとを含む。第１および第２のゾーン１１５ａ、１１５ｂは、上部ゲート領域１５０から横チャネル領域１１５の中に延在し、第２のゾーン１１５ｂの垂直拡張は、横チャネル領域１１５の垂直拡張より小さい。
第１および第２のゾーン１１５ａ、１１５ｂは、横チャネル領域１１５の負荷電流方向によって与えられる第１の横方向に沿って延在し得、第１の横方向に対して傾斜している第２の横方向に沿って交互に配置され得る。実施形態によれば、第２の横方向は、第１の横方向に垂直である。第１のゾーン１１５ａの各々は、ソース領域１１０と垂直チャネル領域１２１の両方に直接接続される。第２のゾーン１１５ｂの各々は、上部ゲート領域１５０に直接接続することができる。第１および第２のゾーン１１５ａ、１１５ｂは、ストライプ状であり得る。別の実施形態によれば、第１のゾーン１１５ａまたは第２のゾーン１１５ｂは、行と列に配列することができるカラムであり得る。例えば、第２のゾーン１１５ｂは、グリッド状の第１のゾーン１１５ａに埋め込まれたカラムであり得る。
横チャネル領域１１５の垂直拡張ｖは、２００ｎｍ〜１５００ｎｍ、例えば、３００ｎｍ〜１０００ｎｍの範囲であり得る。第１のゾーン１１５ａのピッチは、５０ｎｍ〜５０μｍ、例えば、１００ｎｍ〜５００ｎｍの範囲であり得る。第２のゾーン１１５ｂの幅ｗ２に対する第１のゾーン１１５ａの幅ｗ１の比率は、０．５〜２、例えば、１であり得る。第１のゾーン１１５ａの平均不純物濃度は、５Ｅ１５ｃｍ−３〜１Ｅ１８ｃｍ−３、例えば、５Ｅ１６ｃｍ−３〜１Ｅ１７ｃｍ−３の範囲であり得る。
第１および第２のゾーン１１５ａ、１１５ｂの幅は、半導体材料および平均純不純物濃度に依存し、ＪＦＥＴセルＴＣがノーマリーオン型（ｎｏｒｍａｌｌｙ−ｏｎ ｔｙｐｅ）であるかまたはノーマリーオフ型（ｎｏｒｍａｌｌｙ−ｏｆｆ ｔｙｐｅ）であるか次第である。炭化ケイ素素子および約１Ｅ１９ｃｍ−３のｐ型の第２のゾーン１１５ｂの平均純不純物濃度について言及する実施形態では、ｎ型の第１のゾーン１１５ａの平均純不純物濃度は、１Ｅ１６ｃｍ−３〜１Ｅ１８ｃｍ−３であり得る。例えば、１Ｅ１６ｃｍ−３のｎ型の第１のゾーン１１５ａの平均純不純物濃度に対し、第１のゾーン１１５ａの幅ｗ１は、ノーマリーオン素子の場合は９．５μｍより大きく、ノーマリーオフ素子の場合は最大８．５μｍであり得、１Ｅ１８ｃｍ−３の第１のゾーン１１５ａの平均純不純物濃度では、第１のゾーン１１５ａの幅ｗ１は、ノーマリーオン素子の場合は９０ｎｍ以上であり、ノーマリーオフ素子の場合は最大８５ｎｍであり得る。上部および埋め込みゲート領域１５０、１４０の純不純物濃度は、ｐ型の第２のゾーン１１５ｂとほぼ同じであり得る。
横チャネル領域１１５の第２のゾーン１１５ｂは、上部ゲート領域１５０に接続することができ、第２のゾーン１１５ｂの電位は、ゲート電位に従う。第１のゾーン１１５ａは、ソース領域１１０に構造的に接続され、第１のゾーン１１５ａの電位は、ソース電位に従う。
以下の考察に対し、第１の導電型はｎ型であり、第２の導電型はｐ型である。同様の考察が、第１の導電型がｐ型であり、第２の導電型がｎ型である実施形態に当てはまる。
ＪＦＥＴセルＴＣの導電モードでは、負荷電流は、第１のゾーン１１５ａを通じて、ソース領域１１０と垂直チャネル領域１２１との間を流れる。従来のＪＦＥＴセルでは、横チャネル領域の垂直拡張および横チャネル領域の不純物濃度は、ＪＦＥＴセルが導電モードから遮断モードに変化するピンチオフ電圧を設定する。横チャネル領域１１５の垂直拡張は、横チャネル領域が形成されるエピタキシャル層の成長率の関数である。エピタキシャル成長率は、制御が難しいことが判明しており、その結果、ウエハロットの異なるウエハから得られた素子の間のピンチオフ電圧の変動をもたらす。
横チャネル領域１２１の電流の流れに平行な第１および第２のゾーン１１５ａ、１１５ｂの配列を用いることで、ＪＦＥＴセルＴＣのピンチオフ電圧はもはや横チャネル領域１１５の垂直拡張によって定義されないが、第１および第２のゾーン１１５ａ、１１５ｂの横寸法および第１および第２のゾーン１１５ａ、１１５ｂの不純物濃度などの十分に制御可能なパラメータによって定義される。
第１および第２のゾーン１１５ａ、１１５ｂを含む超接合構造は、横チャネル領域１１５の垂直拡張ｖからＪＦＥＴセルＴＣのピンチオフ電圧を減結合する。それに加えて、ピンチオフ電圧は、垂直拡張ｖの変動を受けず、通常より低いピンチオフ電圧が可能である。実施形態によれば、第１および第２のゾーン１１５ａ、１１５ｂは、ノーマリーオフＪＦＥＴセルＴＣを提供するように定義することができる。その上、同じ遮断能力を得るため、ｎ型の第１のゾーン１１５ａは、超接合構造なしの比較例のｎ型の横チャネル領域より高い不純物濃度を有し得る。より高い不純物濃度は、オン状態の抵抗を低くし、静的損失を低減させる。
第１のゾーン１１５ａと第２のゾーン１１５ｂとの間に延在する空乏ゾーンが、平行な第１のゾーン１１５ａによって形成されたｎ型チャネルをピンチオフしない限り、ＪＦＥＴセルＴＣはオフ状態であり、ピンチオフ電圧は、第１および第２のゾーン１１５ａ、１１５ｂの寸法および不純物濃度によって設定される。
ノーマリーオフＪＦＥＴに対し、ゲート電圧が印加されない場合、第１のゾーン１１５ａの幅ｗ１は、隣接する第１のゾーン１１５ａと第２のゾーン１１５ｂとの間のｐｎ接合に沿った空乏ゾーンの拡張より小さくなるように選択される。ピンチオフ電圧を下回るゲート電圧の印加は、空乏ゾーンの拡張を減少させ、平行な第１のゾーン１１５ａによって形成されたｎ型チャネルを開放させる。チャネルは、ソース領域１１０と垂直チャネル領域１２１との間のオン状態の電流が流れる方向に沿った横チャネル領域１１５を通じる横方向の電流の流れや、垂直チャネル１２１とドレイン層１３０との間のドリフトゾーン１２０を通じる垂直方向の電流の流れを可能にする。
ゲート電圧が印加されない場合、第１のゾーン１１５ａの幅ｗ１を、隣接する第１のゾーン１１５ａと第２のゾーン１１５ｂとの間のｐｎ接合に沿って生じる空乏ゾーンの幅より大きく設定することにより、第１および第２のゾーン１１５ａ、１１５ｂが部分的にのみ空乏化され、ノーマリーオンＪＦＥＴをもたらす。
図１Ｂは、第１のゾーン１１５ａがマトリクスを形成し、第２のゾーン１１５ｂがマトリクスに埋め込まれたカラムを形成する実施形態について言及する。横チャネル領域１１５は、両方の横方向に沿ってパターニングされる。
図２は、上部ゲート領域１５０に対して配向された横チャネル領域１１５の側面に形成されたソース領域１１０を備える実施形態について言及する。ソース領域１１０は、横チャネル領域１１５を含む層または上部ゲート領域１５０を含む層への注入によって形成することができる。第２のゲート電極３４０は、埋め込みゲート領域１４０に直接隣接し、埋め込みゲート領域１４０とのオーム抵抗接点を形成することができる。第２のゲート電極３４０は、第２のゲート端子ＢＧに、ソース電極３１０に、または、半導体素子５００に組み込まれる別の電子要素に電気的に結合または接続することができる。ソース領域１１０は、超接合構造の後に形成することができ、超接合構造を提供するために実行される注入およびエッチングプロセスの対象ではない。さらなる詳細については、図１Ａの記述を参照すること。
図３Ａ〜３Ｆは、超接合構造を備える横チャネル領域を含むＪＦＥＴセルＴＣを備える半導体素子を製造する方法について言及する。
単結晶半導体材料からの第１のエピタキシャル層１２０ａは、エピタキシによって、単結晶台座層１３０ａ上に成長させ、第１のエピタキシャル層１２０ａの結晶格子は、台座層１３０ａの結晶格子と整合させて成長させる。第１のエピタキシャル層１２０ａの単結晶半導体材料は、窒化ガリウム（ＧａＮ）または炭化ケイ素（ＳｉＣ）などの２．０ｅＶ以上のバンドギャップを有し得る。実施形態によれば、単結晶半導体材料は炭化ケイ素（ＳｉＣ）であり、例えば、２Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣまたは１５Ｒ−ＳｉＣが挙げられる。台座層１３０ａの半導体材料は、同じであっても、別の半導体材料であってもよい。台座層１３０ａおよび第１のエピタキシャル層１２０ａは、第１の導電型を有する。第１のエピタキシャル層１２０ａは、エピタキシの間に第１の導電型の不純物でｉｎ−ｓｉｔｕドープすることができる。
示される実施形態によれば、第１の導電型はｎ型であり、第２の（反対の）導電型はｐ型である。
以下で実行される注入に対して不浸透性の材料からの第１のマスク層は、台座層１３０ａとは反対側の第１のエピタキシャル層１２０ａのプロセス表面１０１ａ上に堆積させることができる。プロセス表面１０１ａの第１のセクションを露出させる開口部を備える第１の注入マスク４０１を得るため、第１のマスク層は、フォトリソグラフィによってパターニングされる。第１の注入マスク４０１を使用することで、第２の導電型の不純物は、プロセス表面１０１ａに注入される。
図３Ａは、台座層１３０ａ上に形成された第１のエピタキシャル層１２０ａを備える半導体基板５００ａを示す。第１の注入マスク４０１は、第１のセクションを露出させ、ＪＦＥＴセルＴＣのセル領域の第１のエピタキシャル層１２０ａの第２のセクションを被覆する。適切なアニーリングおよび拡散プロセスと組み合わせて、第１の注入は、第１の注入マスク４０１によって露出させたプロセス表面１０１ａの第１のセクションから第１のエピタキシャル層１２０ａの中に延在する第２の導電型のウェルを形成する。ウェルは、埋め込みゲート領域１４０を提供する。第１の注入マスク４０１によって被覆され、プロセス表面１０１ａに直接隣接する第１のエピタキシャル層１２０ａの一部分は、垂直チャネル領域１２１を形成する。垂直チャネル領域１２１は、ＪＦＥＴセルＴＣの中心にまたはＪＦＥＴセルＴＣの縁部に沿って形成することができる。
第２の注入マスク４０２は、プロセス表面１０１ａ上に形成することができる。例えば、図３Ａの第１の注入マスク４０１を取り除き、第２のマスク層を堆積させ、フォトリソグラフィによってパターニングして、第２の注入マスク４０２を形成することができる。別の実施形態によれば、第１の注入マスク４０１は、第１の注入マスク４０１の一部分の垂直側壁に沿って延在するスペーサ部分４０２ａによって維持および補正することができる。例えば、第１の注入マスク４０１および第１の注入マスク４０１によって露出されたプロセス表面１０１ａの第１のセクションを被覆する共形の第２のマスク層を堆積させることができる。共形の第２のマスク層は、第１の注入マスク４０１の上方およびプロセス表面１０１ａ上の第２のマスク層の水平部分を取り除く異方性エッチングによってパターニングすることができる。
ＪＦＥＴセルＴＣの１つまたは２つのソース領域１１０を形成するため、第２の注入マスク４０２の開口部を通じて第１の導電型の不純物を注入することができる。別の実施形態によれば、最初に、第２のマスク４０２を使用してソース領域１１０が形成される。次いで、埋め込みゲート領域１４０を形成するための第１のマスク４０１が、等方性のくぼみ形成によって第２のマスク４０２から得られる。
図３Ｂは、垂直チャネル領域１２１から離間された埋め込みゲート領域１４０の一部分を露出する第２の注入マスク４０２を示す。ソース領域１１０は、プロセス表面１０１ａから埋め込みゲート領域１４０の中に延在するウェルとして形成される。埋め込みゲート領域１４０の垂直拡張は、ソース領域１１０の垂直拡張より大きい。
第２の注入マスク４０２が取り除かれ、エピタキシによって、チャネル層１１５ｘがプロセス表面１０１ａ上に形成され、チャネル層１１５ｘは、第１のエピタキシャル層１２０ａの導電型の不純物でｉｎ−ｓｉｔｕドープすることができる。
図３Ｃは、図３Ｂのプロセス表面１０１ａに相当する補助平面ＡＰ上に形成されたチャネル層１１５ｘを示す。チャネル層１１５ｘは、固有のものであっても、第１のエピタキシャル層１２０ａの導電型を有するものであってもよい。チャネル層１１５ｘの露出表面は、半導体基板５００ａのさらなるプロセス表面を形成することも、完成された半導体素子の半導体本体の第１の表面１０１に相当することもあり得る。
以下では、超接合構造が、チャネル層１１５ｘに形成される。実施形態によれば、第３のマスク層をさらなるプロセス表面上または第１の表面１０１上に堆積させ、ドライエッチングパターニングプロセスを使用してフォトリソグラフィによってパターニングすることができる。第３のマスク層からの第３の注入マスク４０３の形成は、第３の注入マスク４０３の開口部の幅を調整するためのさらなるくぼみおよび／またはスペーサ形成プロセスを含み得る。
第２の導電型の不純物は、第３の注入マスク４０３の開口部を通じてチャネル層１１５ｘに注入される。注入エネルギーは、チャネル層１１５ｘの垂直拡張に関して最悪の条件下（この場合、エピタキシの制限されたプロセス制御に起因する変動を受ける）であっても、注入される不純物が確実に補助平面ＡＰに達しないように選択することができる。第２のゾーン１１５ｂの所望の垂直拡張を得るため、注入は、異なる注入エネルギーでのいくつかの注入を含むことも、最終的には適切な拡散プロセスと組み合わせて、注入された不純物のチャネリング効果を使用することもできる。
図３Ｄは、第１の表面１０１上に配置された第３の注入マスク４０３を示す。第３の注入マスク４０３の開口部は、断面Ｉ−Ｉで示されるように断面平面に平行に広がる。注入されたｐ型の不純物は、第１の表面１０１からチャネル層１１５ｘの中に延在する第２のゾーン１１５ｂを形成する。第２のゾーン１１５ｂは、補助平面ＡＰまで一定の距離で形成される。非注入ゾーンは、固有のものであっても、超接合構造のｎ型の第１のゾーン１１５ａを形成するものであってもよい。
第４の注入マスク４０４は、例えば、第３の注入マスク４０３の第１のマスク材料とは異なる第２のマスク材料で第３の注入マスク４０３の開口部を充填し、第３の注入マスク４０３を取り除き、場合により、スペーサおよび／またはくぼみ形成プロセスによって第４の注入マスク４０４の開口部を調節することによって、提供することができる。第４の注入マスク４０４の開口部は、断面Ｉ−Ｉで示されるように断面平面に平行に延在する。ｎ型の不純物は、第４の注入マスク４０４の開口部を通じて注入することができる。
第１のゾーン１１５ａの所望の垂直拡張を得るため、注入は、異なる注入エネルギーでのいくつかの注入を含むことも、最終的には適切な拡散プロセスと組み合わせて、注入された不純物のチャネリング効果を使用することもできる。
図３Ｅは、第１の表面１０１上に配置された第４の注入マスク４０４と、ｎ型の不純物の注入により得られた第１のゾーン１１５ａとを示す。第１のゾーン１１５ａは、ソースゾーン１１０に達し、ソースゾーン１１０の中に延在することができる。
他の実施形態によれば、第４の注入マスク４０４を使用する第２の注入を省略することができ、第１のゾーン１１５ａは、図３Ｄのｉｎ−ｓｉｔｕドープされたチャネル層１１５ｘの非注入部分から形成される。
それぞれの注入マスク４０３または４０４を取り除き、ＪＦＥＴセルＴＣのセルエリア全体にわたって第２の導電型の不純物を注入して、上部ゲート領域１５０を形成することができる。エッチングマスクは、ソース領域１１０および埋め込みゲート領域１４０の隣接部分の一部分の垂直投影において上部ゲート領域１５０を露出させ、上部ゲート領域１５０の残りの部分を被覆するように提供することができる。異方性エッチングは、互いに直接隣接するソース領域１１０および埋め込みゲート領域１４０の一部分を露出させるエッチングマスクを使用して実行することができる。
図３Ｆは、上部ゲート領域１５０と、図３Ｅのチャネル層１１５ｘの一部分から形成された横チャネル領域１１５とを含むメサを示し、横チャネル領域１１５は、超接合構造を形成する反対の導電型の第１および第２のゾーン１１５ａ、１１５ｂを含む。上部ゲート、ソースおよび埋め込みゲート領域１５０、１１０、１４０は、露出され、オーム抵抗接点の形成に対してアクセス可能である。台座層１３０ａは、半導体基板５００ａから得られた半導体素子のドレイン層を含む。第１のエピタキシャル層１２０ａの非注入部分は、単数化された半導体素子のＪＦＥＴセルＴＣのドリフトゾーン１２０および垂直チャネル領域１２１を形成する。
図４Ａ〜４Ｃは、エッチングによって超接合構造を形成する方法に対応する。
図４Ａの半導体基板５００ａは、図３Ｃの半導体基板５００ａに相当し、チャネル層１１５ｘの露出表面は、さらなるプロセス表面１０１ｂを形成する。
エッチングマスク４３０は、フォトリソグラフィによってエッチングマスク層から提供され、エッチングマスク４３０の開口部は、くぼみおよびスペーサ形成プロセスを使用して調節することができる。エッチングマスク４３０の開口部は、断面Ｉ−Ｉで示されるように断面平面に平行に広がる。異方性エッチングプロセスは、さらなるプロセス表面１０１ｂからチャネル層１１５ｘの中に（チャネル層１１５ｘを貫通することなく）延在する空洞を形成するため、エッチングマスク４３０を使用して実行される。
図４Ｂは、エッチングマスク４３０と、さらなるプロセス表面１０１ｂから補助平面ＡＰの深さより少ない深さまで延在するエッチングされた空洞とを示す。空洞間のメサは、第１のゾーン１１５ａを形成することができる。
エッチングマスク４３０が取り除かれ、空洞を充填するように、さらなる半導体層（例えば、第２のエピタキシャル層）が堆積される。第２のエピタキシャル層は、第２の導電型の不純物でｉｎ−ｓｉｔｕドープされる。
図４Ｃは、空洞を充填し、空洞間のメサの上部に連続層を形成する第２のエピタキシャル層を示す。空洞内の第２のエピタキシャル層の一部分は、超接合構造の第２のゾーン１１５ｂを形成する。空洞外の第２のエピタキシャル層の一部分は、上部ゲート領域１５０の少なくとも一部分を形成することができ、上部ゲート領域１５０の少なくとも一部分は、さらなる注入、くぼみ形成および／またはさらなるエピタキシャル成長を使用してさらに処理することができる。プロセスは、例示として、図３Ｆを参照して説明されるように継続することができる。
本明細書では、特定の実施形態について示し、説明してきたが、当業者であれば、本発明の範囲から逸脱することなく、示され、説明される特定の実施形態に対して様々な代替のおよび／または均等の実装形態を代用できることが理解されよう。この出願は、本明細書で論じられる特定の実施形態のいかなる適合形態または変形形態も包含することが意図される。したがって、この発明は、特許請求の範囲およびその均等物によってのみ制限されることが意図される。
１００ 半導体本体
１０１ 第１の表面
１０１ａ、１０１ｂ プロセス表面
１０２ 第２の表面
１１０ ソース領域
１１５ 横チャネル領域
１１５ａ 第１のゾーン
１１５ｂ 第２のゾーン
１１５ｃ 第１の接続ゾーン
１１５ｄ 第２の接続ゾーン
１１５ｅ 第３の接続ゾーン
１１５ｘ チャネル層
１２０ ドリフトゾーン
１２０ａ 第１のエピタキシャル層
１２１ 垂直チャネル領域
１３０ ドレイン層
１３０ａ 台座層
１４０ 埋め込みゲート領域
１５０ 上部ゲート領域
１５０ａ 上部ゲート層
３１０ ソース電極
３３０ ドレイン電極
３４０ 第２のゲート電極
３５０ ゲート電極
４０１ 第１の注入マスク
４０２ 第２の注入マスク
４０２ａ スペーサ部分
４０３ 第３の注入マスク
４０４ 第４の注入マスク
４３０ エッチングマスク
５００ 半導体素子
５００ａ 半導体基板
７１０ ｎ型不純物プロファイル
７１１、７１２、７１３ 注入不純物プロファイル
７２０ 注入プロファイル

Claims (19)

  1. 垂直方向に沿って配列された、上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを備える接合型電界効果トランジスタセルを備える半導体素子であって、
    前記横チャネル領域は、第１の導電型の第１のゾーンと、第２の導電型の第２のゾーンとを備え、前記第１および第２のゾーンは、前記垂直方向に垂直な横方向に沿って交互に配置される、半導体素子。
  2. 前記上部および埋め込みゲート領域は、前記第２の導電型を有し、前記第２のゾーンは、前記上部ゲート領域に直接隣接する、請求項１に記載の半導体素子。
  3. 前記第１のゾーンに直接隣接する前記第１の導電型のソース領域をさらに備える、請求項１に記載の半導体素子。
  4. 前記ソース領域は、前記横チャネル領域と前記埋め込みゲート領域との間にある、請求項３に記載の半導体素子。
  5. 前記ソース領域は、前記埋め込みゲート領域とは反対側の前記横チャネル領域の側面上にある、請求項３に記載の半導体素子。
  6. 前記第１の導電型のドリフトゾーンをさらに備え、前記ドリフトゾーンは、前記横チャネル領域および前記第１のゾーンに直接隣接する垂直チャネル領域を備える、請求項１に記載の半導体素子。
  7. 前記埋め込みゲート領域は、前記横チャネル領域と前記ドリフトゾーンとの間にある、請求項６に記載の半導体素子。
  8. 前記ドリフトゾーンに直接隣接する前記第１の導電型のドレイン層をさらに備え、前記ドリフトゾーンは、前記ドレイン層から前記横チャネル領域および前記埋め込みゲート領域を分離する、請求項６に記載の半導体素子。
  9. 前記第１および第２のゾーンは、前記横チャネル領域のオン状態の電流が流れる方向によって与えられる第１の横方向に垂直な第２の横方向に沿って交互に配置される、請求項１に記載の半導体素子。
  10. 規則的なパターンで配列された多数の前記接合型電界効果トランジスタセルをさらに備える、請求項１に記載の半導体素子。
  11. 前記第１のゾーンは第１の幅を有し、前記第２のゾーンは第２の幅を有し、
    前記第１および第２のゾーンの前記第１および第２の幅ならびに不純物濃度は、前記上部および埋め込みゲート領域に印加される外部電圧がない場合、前記第１および第２のゾーンが完全に空乏化されるように設定される、請求項１に記載の半導体素子。
  12. 前記第１のゾーンは第１の幅を有し、前記第２のゾーンは第２の幅を有し、
    前記第１および第２のゾーンの前記第１および第２の幅ならびに不純物濃度は、前記上部および埋め込みゲート領域に印加される外部電圧がない場合、前記第１および第２のゾーンが完全に空乏化されないように設定される、請求項１に記載の半導体素子。
  13. 前記第１のゾーンは、５０ｎｍ〜１０００ｎｍの範囲の横方向の中心間の距離を有する、請求項１に記載の半導体素子。
  14. 前記上部ゲート領域と、前記横チャネル領域と、前記埋め込みゲート領域と、前記ドリフトゾーンと、前記ドレイン層とを備える半導体本体は、炭化ケイ素から提供される、
    請求項１に記載の半導体素子。
  15. 垂直方向に沿って配列された、上部ゲート領域と、横チャネル領域と、埋め込みゲート領域とを備える接合型電界効果トランジスタであって、
    前記横チャネル領域は、第１の導電型の第１のゾーンと、第２の導電型の第２のゾーンとを備え、前記第１および第２のゾーンは、前記垂直方向に垂直な横方向に沿って交互に配置される、接合型電界効果トランジスタ。
  16. 半導体素子を製造する方法であって、
    第１の導電型の第１のエピタキシャル層のプロセス表面の第１のセクションに、第２の導電型の少なくとも１つの埋め込みゲート領域を形成することと、
    前記プロセス表面上に、チャネル層を形成することと、
    前記チャネル層に、前記チャネル層の表面から前記少なくとも１つの埋め込みゲート領域まで下がって延在する第１の導電型の第１のゾーンおよび第２の導電型の第２のゾーンをそれぞれ形成することと、
    前記第１および第２のゾーンに直接隣接する上部ゲート領域を形成することと
    を含む、方法。
  17. 前記第１および第２のゾーンを形成することは、
    前記第１のゾーンのためのエリアを被覆し、前記第２のゾーンに割り当てられたエリアを露出させる開口部を備える第１の注入マスクを提供することと、
    前記チャネル層の中へ前記開口部を通じて前記第２の導電型の不純物を注入することと
    を含む、請求項１６に記載の方法。
  18. 前記第２のゾーンのための前記エリアを被覆し、前記第１のゾーンに割り当てられた前記エリアを露出させる開口部を備える第２の注入マスクを提供することと、
    前記チャネル層の中へ前記開口部を通じて前記第１の導電型の不純物を注入することと
    をさらに含む、請求項１７に記載の方法。
  19. 前記チャネル層は前記第１の導電型の不純物を含み、前記第１および第２のゾーンを形成することは、
    前記チャネル層の中に延在する空洞を形成することと、
    前記空洞を充填するため、第２の導電型のｉｎ−ｓｉｔｕドープされた層を堆積させることであって、充填された空洞は前記第２のゾーンを提供し、前記空洞間のメサは前記第１のゾーンを形成する、堆積させることと
    を含む、請求項１８に記載の方法。
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