DE102014116628A1 - Junction-feldeffekttransistorzelle mit lateralem kanalbereich - Google Patents

Junction-feldeffekttransistorzelle mit lateralem kanalbereich Download PDF

Info

Publication number
DE102014116628A1
DE102014116628A1 DE102014116628.0A DE102014116628A DE102014116628A1 DE 102014116628 A1 DE102014116628 A1 DE 102014116628A1 DE 102014116628 A DE102014116628 A DE 102014116628A DE 102014116628 A1 DE102014116628 A1 DE 102014116628A1
Authority
DE
Germany
Prior art keywords
zones
conductivity type
semiconductor device
lateral
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102014116628.0A
Other languages
English (en)
Inventor
Jens Peter Konrath
Hans-Joachim Schulze
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102014116628A1 publication Critical patent/DE102014116628A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
    • H01L29/66909—Vertical transistors, e.g. tecnetrons
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

Eine Junction-Feldeffekttransistorzelle (TC) einer Halbleitervorrichtung (500) umfasst einen Oberseiten-Gatebereich (150), einen lateralen Kanalbereich (115) und einen vergrabenen Gatebereich (140), die längs einer vertikalen Richtung angeordnet sind. Der laterale Kanalbereich (115) umfasst erste Zonen (115a) eines ersten Leitfähigkeitstyps und zweite Zonen (115b) eines zweiten Leitfähigkeitstyps, die einander längs einer lateralen Richtung senkrecht zu der vertikalen Richtung abwechseln. Eine Abschnürspannung der Junction-Feldeffekttransistorzelle (TC) hängt nicht oder nur in geringem Maß von der vertikalen Ausdehnung des lateralen Kanalbereiches (115) ab.

Description

  • HINTERGRUND
  • In herkömmlichen JFETs (Junction- bzw. Übergang-Feldeffekttransistoren) moduliert die Ausdehnung eines Verarmungsbereiches eines rückwärts vorgespannten pn-Übergangs das Querschnittsgebiet eines Kanalbereiches, durch welchen ein Laststrom des JFET verläuft. Minoritätsladungsträger-Speichereffekte beeinflussen den Betrieb der JFETs lediglich in einem geringen Ausmaß derart, dass JFETs unter anderem in Hochgeschwindigkeitsanwendungen eingesetzt werden können. Es ist wünschenswert, JFETs mit verbesserten Vorrichtungseigenschaften vorzusehen.
  • Es ist Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung, einen Junction-Feldeffekttransistor sowie ein Verfahren zum Herstellen einer Halbleitervorrichtung anzugeben, welche jeweils den obigen Forderungen genügen.
  • Diese Aufgabe wird erfindungsgemäß durch eine Halbleitervorrichtung mit den Merkmalen des Patentanspruchs 1, einen Feldeffekttransistor mit den Merkmalen des Patentanspruches 15 und ein Verfahren mit den Merkmalen des Patentanspruches 16 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • ZUSAMMENFASSUNG
  • Ein Ausführungsbeispiel bezieht sich auf eine Halbleitervorrichtung, die eine Junction-Feldeffekttransistorzelle umfasst. Die Junction-Feldeffekttransistorzelle umfasst einen oberen bzw. Oberseiten-Gatebereich, einen lateralen Kanalbereich und einen vergrabenen Gatebereich, die längs einer vertikalen Richtung angeordnet sind. Der laterale Kanalbereich umfasst erste Zonen eines ersten Leitfähigkeitstyps und zweite Zonen eines zweiten, entgegengesetzten Leitfähigkeitstyps, die sich längs einer lateralen Richtung senkrecht zu der vertikalen Richtung abwechseln.
  • Ein anderes Ausführungsbeispiel bezieht sich auf einen Junction-Feldeffekttransistor. Der Junction-Feldeffekttransistor umfasst einen oberen bzw. Oberseiten-Gatebereich, einen lateralen Kanalbereich und einen vergrabenen Gatebereich, die längs einer vertikalen Richtung angeordnet sind. Der laterale Kanalbereich umfasst erste Zonen eines ersten Leitfähigkeitstyps und zweite Zonen eines zweiten Leitfähigkeitstyps, wobei die ersten und zweiten Zonen sich längs einer lateralen Richtung senkrecht zu der vertikalen Richtung abwechseln.
  • Ein weiteres Ausführungsbeispiel bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung. Wenigstens ein vergrabener Gatebereich eines zweiten Leitfähigkeitstyps wird in einem ersten Abschnitt einer Prozessoberfläche einer ersten epitaktischen Schicht eines ersten Leitfähigkeitstyps gebildet. Eine Kanalschicht wird auf der Prozessoberfläche gebildet. In der Kanalschicht werden erste Zonen eines ersten Leitfähigkeitstyps und zweite Zonen eines zweiten Leitfähigkeitstyps gebildet, die sich jeweils von der Oberfläche der Kanalschicht in die Kanalschicht erstrecken. Ein oberer bzw. Oberseiten-Gatebereich wird gebildet, der direkt an die ersten und zweiten Zonen angrenzt.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die beigefügten Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung zu liefern, und sie sind in die Offenbarung der Erfindung einbezogen und bilden einen Teil von dieser. Die Zeichnungen veranschaulichen die Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern von Prinzipien der Erfindung. Andere Ausführungsbeispiele der Erfindung und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
  • 1A ist eine schematische Schnittdarstellung eines Teiles einer Halbleitervorrichtung, die eine JFET-Zelle gemäß einem Ausführungsbeispiel umfasst, das einen lateralen Kanalbereich, der längs einer lateralen Achse gemustert ist, sowie Sourcebereiche, die unter einem lateralen Kanalbereich vergraben sind, vorsieht.
  • 1B ist eine schematische Schnittdarstellung eines Teiles einer Halbleitervorrichtung, die eine JFET-Zelle gemäß einem Ausführungsbeispiel umfasst, das einen lateralen Kanalbereich, der längs zwei lateralen Achsen gemustert ist, sowie Sourcebereiche, die unter einem lateralen Kanalbereich vergraben sind, vorsieht.
  • 2 ist eine schematische Schnittdarstellung eines Teiles einer Halbleitervorrichtung, die eine JFET-Zelle gemäß einem Ausführungsbeispiel umfasst, das Sourcezonen über einem lateralen Kanalbereich vorsieht.
  • 3A ist eine schematische Schnittdarstellung eines Teiles eines Halbleitersubstrats zum Veranschaulichen eines Ausführungsbeispiels eines Verfahrens zum Herstellen einer Halbleitervorrichtung mit einer JFET-Zelle, die einen lateralen Kanalbereich mit einer Superjunction- bzw. Superübergangstruktur nach Bilden von vergrabenen Gatestrukturen umfasst.
  • 3B ist eine schematische Schnittdarstellung des Halbleitersubstratteiles von 3A nach Bilden von Sourcebereichen.
  • 3C ist eine schematische Schnittdarstellung des Halbleitersubstratteiles von 3B nach Aufwachsen einer Kanalschicht.
  • 3D ist eine schematische Schnittdarstellung des Halbleitersubstratteiles von 3C nach Bilden von p-Typ-Zonen der Superübergangstruktur.
  • 3E ist eine schematische Schnittdarstellung des Halbleitersubstratteiles von 3D nach Bilden von n-Typ-Zonen der Superübergangstruktur.
  • 3F ist eine schematische Schnittdarstellung des Halbleitersubstratteiles von 3E nach Bilden des Oberseiten-Gatebereiches und Freilegen der Source- und vergrabenen Gatebereiche.
  • 4A ist eine schematische Schnittdarstellung eines Teiles eines Halbleitersubstrats zum Veranschaulichen eines anderen Ausführungsbeispiels eines Verfahrens zum Herstellen einer Halbleitervorrichtung mit einer JFET-Zelle, die einen lateralen Kanalbereich mit einer Superübergangstruktur nach Bilden der Kanalschicht umfasst.
  • 4B ist eine schematische Schnittdarstellung des Halbleitersubstratteiles von 4A nach Bilden von Hohlräumen in der Kanalschicht.
  • 4C ist eine schematische Schnittdarstellung des Halbleitersubstratteiles von 4B nach Vorsehen eines Oberseiten-Gatebereiches und von p-Typ-Zonen der Superübergangstruktur in der Kanalschicht.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgebildet werden kann. Es ist zu verstehen, dass andere Ausführungsbeispiele verwendet und strukturelle oder logische Änderungen gemacht werden können, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Beispielsweise können Merkmale, die für ein Ausführungsbeispiel veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsbeispielen verwendet werden, um zu noch einem weiteren Ausführungsbeispiel zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Veränderungen umfasst. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Bereich der beigefügten Patentansprüche begrenzend aufgefasst werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind die gleichen Elemente mit entsprechenden Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe "haben", "enthalten", "umfassen", "aufweisen" und ähnliche Begriffe sind offene Begriffe, die das Vorhandensein der festgestellten Strukturen, Elemente und Merkmale angeben, jedoch nicht zusätzliche Elemente oder Merkmale ausschließen. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Der Begriff "elektrisch verbunden" beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einem direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter. Der Begriff "elektrisch gekoppelt" umfasst, dass ein oder mehrere dazwischenliegende Elemente, die für eine Signalübertragung geeignet sind, zwischen den elektrisch gekoppelten Elementen vorgesehen sein können, beispielsweise Elemente, die steuerbar sind, um zeitweise eine niederohmige Verbindung in einem ersten Zustand und eine hochohmige elektrische Entkopplung in einem zweiten Zustand vorzusehen.
  • Die Figuren veranschaulichen relative Dotierungskonzentrationen durch Angabe von "–" oder "+" nächst zu dem Dotierungstyp "n" oder "p". beispielsweise bedeutet, "n–" eine Dotierungskonzentration, die niedriger ist als die Dotierungskonzentration eines "n"-Dotierungsbereiches, während ein "n+"-Dotierungsbereich eine höhere Dotierungskonzentration hat als ein "n"-Dotierungsbereich. Dotierungsbereiche der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene "n"-Dotierungsbereiche die gleichen oder verschiedene absolute Dotierungskonzentrationen haben.
  • 1A bezieht sich auf eine Halbleitervorrichtung 500, die wenigstens eine JFET-Zelle TC umfasst. Die Halbleitervorrichtung 500 kann ein JFET mit einer Vielzahl von JFET-Zellen TC und Source-, Gate- und Drainanschlüssen S, G, D oder eine Vorrichtung sein, die weitere Halbleiterelemente zusätzlich zu einer oder mehreren der JFET-Zellen TC umfasst.
  • Die Halbleitervorrichtung 500 beruht auf einem Halbleiterkörper 100, der aus einem einkristallinen Halbleitermaterial hergestellt ist, das einen Bandabstand von 2,0 eV oder höher hat, wie beispielsweise Galliumnitrid GaN oder Siliziumcarbid SiC. Beispielsweise ist das einkristalline Halbleitermaterial Siliziumcarbid SiC, z.B. 2H-SiC (SiC des 2H-Polytyps), 4H-SiC, 6H-SiC oder 15R-SiC als Beispiele.
  • Der Halbleiterkörper 100 hat eine erste Oberfläche 101, die angenähert planar sein kann oder die durch eine Ebene gegeben sein kann, die durch koplanare Oberflächenabschnitte aufgespannt ist, sowie eine hauptsächlich planare zweite Oberfläche 202 parallel zu der ersten Oberfläche 101. Eine Normale zu der ersten Oberfläche 101 definiert eine vertikale Richtung, und Richtungen orthogonal zu der vertikalen Richtung sind laterale Richtungen.
  • Der Halbleiterkörper 100 umfasst eine Driftzone 120 und eine Drainschicht 130 jeweils von einem ersten Leitfähigkeitstyp. Die Drainschicht 130 grenzt direkt an die zweite Oberfläche 102 an und trennt die Driftzone 120 von der zweiten Oberfläche 102. Eine mittlere Nettofremdstoff- bzw. Dotierstoffkonzentration in der Drainschicht 130 überschreitet wenigstens zehnfach die mittlere Nettofremdstoffkonzentration in der Driftzone 120. Die Driftzone 120 kann in einer epitaktischen Schicht gebildet sein, deren Kristallgitter in Übereinstimmung mit dem Kristallgitter der Drainschicht 130 gewachsen ist. Die Driftzone 120 kann in-situ dotiert sein und kann eine gleichmäßige Fremdstoff- bzw. Dotierstoffverteilung oder eine Fremdstoffbzw. Dotierstoffverteilung haben, die graduell oder in Stufen mit zunehmendem Abstand zu der ersten Oberfläche 101 zunimmt oder abnimmt.
  • Ein oder zwei vergrabene Gatebereiche 140 eines zweiten Leitfähigkeitstyps, der komplementär zu dem ersten Leitfähigkeitstyp ist, grenzen direkt an die Driftzone 120 an einer Seite der Driftzone 120 entgegengesetzt zu der Drainschicht 130 an. Zwischenflächen zwischen den vergrabenen Gatebereichen 140 und der Driftzone 120 können koplanar und parallel zu den ersten und zweiten Oberflächen 101, 102 sein.
  • Die vergrabenen Gatebereiche 140 können Wannen sein, die durch maskierte Implantationen in die epitaktische Schicht, die die Driftzone 120 vorsieht, gebildet sind, wobei sich die Wannen von einer Hilfsebene AP, die parallel zu den ersten und zweiten Oberflächen 101, 102 ist, in Richtung der zweiten Oberfläche 102 erstrecken.
  • Ein verbleibender Teil der Driftzone 120 längs der Hilfsebene AP bildet einen vertikalen Kanalbereich 121, der sich zwischen der Hilfsebene AP und einem Hauptteil der Driftzone 120 unter den vergrabenen Gateelektroden 140 erstreckt. Die Driftzone 120 mit dem vertikalen Kanalbereich 121 umfasst die ursprüngliche in-situ-Fremdstoffverteilung der aufgewachsenen epitaktischen Schicht.
  • Ein Oberseiten-Gatebereich 150 des Halbleiterkörpers 100 hat den zweiten Leitfähigkeit und grenzt direkt an die erste Oberfläche 101 an. Ein lateraler Kanalbereich 115 liegt sandwichartig zwischen dem Oberseiten-Gatebereich 150 einerseits und der Hilfsebene AP andererseits. Der laterale Kanalbereich 115 sowie der Oberseiten-Gatebereich 150 können in einer oder mehreren epitaktischen Schichten gebildet sein, die auf der Hilfsebene AP nach oder vor Bildung der vergrabenen Gatebereiche 140 aufgewachsen sind. Der Oberseiten-Gatebereich 150 und der laterale Kanalbereich 115 können in Mesas gebildet sein, die von der Hilfsebene AP vorstehen.
  • Die JFET-Zelle TC umfasst weiterhin einen oder mehrere Sourcebereiche 110 des ersten Leitfähigkeitstyps. Die Sourcebereiche 110 grenzen direkt an den lateralen Kanalbereich 115 an und können als Wannen gebildet sein, die sich in die vergrabenen Gatebereiche 140 erstrecken. Gemäß dem dargestellten Ausführungsbeispiel erstreckt sich ein Sourcebereich 110 je Transistorzelle TC von der Hilfsebene AP in den vergrabenen Gatebereich 140 der Transistorzelle TC.
  • Eine Sourceelektrode 310 grenzt direkt an die Sourcebereiche 110 an und bildet einen ohmschen Kontakt mit dem Halbleiterkörper 100. Die Sourceelektrode 310 ist elektrisch mit den Sourcebereichen 110 verbunden und kann elektrisch mit den vergrabenen Gatebereichen 140 verbunden sein, um eine integrierte Bodydiode oder Freilaufdiode vorzusehen. Die Sourceelektrode 310 kann einen Sourceanschluss S der Halbleitervorrichtung 500 bilden oder elektrisch mit einem solchen verbunden oder gekoppelt sein.
  • Eine Drainelektrode 330 grenzt direkt an die Drainschicht 130 an und bildet einen ohmschen Kontakt mit der Drainschicht 130 an der zweiten Oberfläche 102. Die Drainelektrode 330 kann einen Drainanschluss D vorsehen oder mit einem solchen elektrisch verbunden sein.
  • Eine Gateelektrode 350 grenzt direkt an den Oberseiten-Gatebereich 150 an und bildet einen ohmschen Kontakt mit dem Oberseiten-Gatebereich 150. Die Gateelektrode 350 kann einen Gateanschluss G bilden oder kann elektrisch mit einem solchen gekoppelt oder verbunden sein.
  • Ein lateraler Querschnitt der JFET-Zelle TCP parallel zu der ersten Oberfläche 101 und/oder die lateralen Querschnitte des Oberseiten-Gatebereiches 150 und/oder der lateralen und vertikalen Kanalbereiche 115, 121 können Streifen, Kreise, Ellipsen, Polygone, beispielsweise Hexagone oder Rechtecke mit oder ohne gerundete Ecken sein. Eine Vielzahl von angenähert identischen JFET-Zellen TC kann unter gleichmäßigen Mitte-zu-Mitte-Abständen (Teilungen) angeordnet sein und kann elektrisch parallel vorgesehen sein.
  • Im Einschaltzustand der JFET-Transistorzelle TC fließt ein durch ein Potential an dem Oberseiten-Gatebereich 150 gesteuerter Laststrom zwischen den Sourcebereichen 110 und der Drainschicht 130 längs der lateralen Richtung in dem lateralen Kanalbereich 115 und im Wesentlichen längs der vertikalen Richtung in dem vertikalen Kanalbereich 121 und der Driftzone 120.
  • Der Oberseiten-Gatebereich 150, der laterale Kanalbereich 115 und der vergrabene Gatebereich 140 sind in dieser Reihenfolge längs der vertikalen Richtung angeordnet.
  • Der laterale Kanalbereich 115 umfasst eine Superübergang- bzw. Superjunctionstruktur (Kompensationsstruktur), die erste Zonen 115a des ersten Leitfähigkeitstyps und zweite Zonen 115b des zweiten Leitfähigkeitstyps aufweist. Die ersten und zweiten Zonen 115a, 115b erstrecken sich von dem Oberseiten-Gatebereich 150 in den lateralen Kanalbereich 115, wobei eine vertikale Ausdehnung der zweiten Zonen 115b kleiner ist als die vertikale Ausdehnung des lateralen Kanalbereiches 115.
  • Die ersten und zweiten Zonen 115a, 115b können sich längs der ersten lateralen Richtung, die durch die Laststromrichtung in dem lateralen Kanalbereich 115 gegeben ist, erstrecken und sich längs einer zweiten lateralen Richtung, die zu der ersten lateralen Richtung geneigt ist, abwechseln. Gemäß einem Ausführungsbeispiel ist die zweite laterale Richtung senkrecht zu der ersten lateralen Richtung. Jede erste Zone 115a ist direkt mit dem Sourcebereich 110 und dem vertikalen Kanalbereich 121, also beiden Bereichen 110, 121, verbunden. Jede zweite Zone 115b kann direkt mit dem Oberseiten-Gatebereich 150 verbunden sein. Die ersten und zweiten Zonen 115a, 115b können Streifen sein. Gemäß einem anderen Ausführungsbeispiel können die ersten und zweiten Zonen 115 Säulen sein, die in Zeilen und Reihen angeordnet sein können. Beispielsweise können die zweiten Zonen 115b Säulen sein, die in eine gitterförmige erste Zone 115a eingebettet sind.
  • Eine vertikale Ausdehnung v des lateralen Kanalbereiches 115 kann in dem Bereich von 200 nm bis 1500 nm, beispielsweise von 300 nm bis 1000 nm sein. Eine Teilung der ersten Zonen 115a kann in dem Bereich von 50 nm bis 50 µm, beispielsweise von 100 nm bis 500 nm sein. Ein Verhältnis einer Breite w1 der ersten Zonen 115a zu einer Breite w2 der zweiten Zonen 115b kann in dem Bereich von 0,5 bis 2, beispielsweise 1, sein. Eine mittlere Fremdstoffkonzentration in den ersten Zonen 115a kann in dem Bereich von 5E15 cm–3 bis 1E18 cm–3, beispielsweise von 5E16 cm–3 bis 1E17 cm–3, sein.
  • Die Breiten der ersten und zweiten Zonen 115a, 115b hängen von dem Halbleitermaterial und den mittleren Nettofremdstoffkonzentrationen ab und sind der Unterscheidung unterworfen, ob die JFET-Zelle TC vom selbstleitenden oder selbstsperrenden Typ ist. Gemäß Ausführungsbeispielen, die sich auf Siliziumcarbidvorrichtungen und eine mittlere Nettofremdstoffkonzentration in den zweiten Zonen 115b vom p-Typ von etwa 1E19 cm–3 beziehen, kann die mittlere Nettofremdstoffkonzentration in den ersten Zonen 115a vom n-Typ zwischen 1E16 cm–3 und 1E18 cm–3 als Beispiel sein, wobei für eine mittlere Nettofremdstoffkonzentration in den ersten Zonen 115a vom n-Typ von 1E16 cm–3 die Breite w1 der ersten Zonen 115a größer als 9,5 µm für selbstleitende Vorrichtungen und höchstens 8,5 µm für selbstsperrende Vorrichtungen sein kann, während bei einer mittleren Nettofremdstoffkonzentration in den ersten Zonen 115a von 1E18 cm–3 die Breite w1 der ersten Zonen 115a gleich wie oder größer als 90 nm für selbstleitende und höchstens 85 nm für selbstsperrende Vorrichtungen sein kann. Die Nettofremdstoffkonzentrationen in den Oberseiten- und vergrabenen Gatebereichen 150, 140 kann angenähert bzw. ungefähr die gleiche sein wie in den zweiten Zonen 115b vom p-Typ.
  • Die zweiten Zonen 115b in dem lateralen Kanalbereich 115 können mit dem Oberseiten-Gatebereich 150 verbunden sein, wobei ein Potential der zweiten Zonen 115b dem Gatepotential folgt. Die ersten Zonen 115a sind strukturell mit den Sourcebereichen 110 verbunden und ein Potential der ersten Zonen 115a folgt dem Sourcepotential.
  • Für die folgenden Überlegungen ist der erste Leitfähigkeitstyp der n-Typ, und der zweite Leitfähigkeitstyp ist der p-Typ. Ähnliche Überlegungen gelten für Ausführungsbeispiele, bei denen der ersten Leitfähigkeitstyp der p-Typ ist, während der zweite Leitfähigkeitstyp der n-Typ ist.
  • Im leitenden Modus der JFET-Zelle TC fließt der Laststrom zwischen den Source- und vertikalen Kanalbereichen 110, 121 durch die ersten Zonen 115a. In herkömmlichen JFET-Zellen stellen eine vertikale Ausdehnung eines lateralen Kanalbereiches und die Fremdstoffkonzentration in dem lateralen Kanalbereich die Pinch-Off-Spannung bzw. Abschnürspannung ein, bei welcher sich die JFET-Zelle von dem leitenden zu dem sperrenden Modus verändert. Die vertikale Ausdehnung des lateralen Kanalbereiches 115 ist eine Funktion einer Wachstumsrate einer epitaktischen Schicht, in welcher der laterale Kanalbereich gebildet wird. Die epitaktische Wachstumsrate hat sich als schwierig zu steuern erwiesen, was in Fluktuationen der Abschnürspannung unter Vorrichtungen resultiert, die von verschiedenen Wafern eines Waferlotes erhalten sind.
  • Bei einer Anordnung der ersten und zweiten Zonen 115a, 115b parallel zu dem Stromfluss in dem lateralen Kanalbereich 121 ist die Abschnürspannung der JFET-Zelle TC nicht länger durch die vertikale Ausdehnung des lateralen Kanalbereiches 115, sondern durch gut steuerbare Parameter, wie die lateralen Abmessungen der ersten und zweiten Zonen 115a, 115b und die Fremdstoffkonzentrationen in den ersten und zweiten Zonen 115a, 115b definiert.
  • Die Superübergangstruktur, die die ersten und zweiten Zonen 115a, 115b umfasst, entkoppelt die Abschnürspannung der JFET-Zelle TC von der vertikalen Ausdehnung v des lateralen Kanalbereiches 115. Zusätzlich ist die Abschnürspannung nicht Veränderungen der vertikalen Ausdehnung v unterworfen und niedrigere Abschnürspannungen als üblich sind möglich. Gemäß einem Ausführungsbeispiel können die ersten und zweiten Zonen 115a, 115b definiert werden, um eine selbstsperrende JFET-Zelle TC vorzusehen. Um weiterhin die gleiche Sperrfähigkeit zu erhalten, können die ersten Zonen 115a vom n-Typ eine höhere Fremdstoffkonzentration als der laterale Kanalbereich vom n-Typ eines Vergleichsbeispiels ohne Superübergangstruktur haben. Die höhere Fremdstoffkonzentration resultiert in einem niedrigeren Einschaltwiderstand und in reduzierten statischen Verlusten.
  • Die JFET-Zelle TC ist ausgeschaltet, solange Verarmungszonen, die sich zwischen den ersten und zweiten Zonen 115a, 115b erstrecken, nicht einen n-Typ-Kanal abschnüren, der durch die parallelen ersten Zonen 115a gebildet ist, wobei die Abschnürspannung durch die Abmessungen von und die Fremdstoffkonzentrationen in den ersten und zweiten Zonen 115a, 115b eingestellt ist.
  • Für selbstsperrende JFETs ist die Breite w1 der ersten Zonen 115a kleiner gewählt als die Ausdehnung der Verarmungszonen längs der pn-Übergänge zwischen angrenzenden ersten und zweiten Zonen 115a, 115b, wenn keine Gatespannung angelegt ist. Ein Anlegen einer Gatespannung unterhalb der Abschnürspannung vermindert die Ausdehnung der Verarmungszonen, und der durch die parallelen ersten Zonen 115a gebildete n-Typ-Kanal öffnet sich. Der Kanal erlaubt einen lateralen Stromfluss durch den lateralen Kanalbereich 115 längs einer Einschaltstromflussrichtung zwischen dem Sourcebereich 110 und dem vertikalen Kanalbereich 121 und einen vertikalen Stromfluss durch die Driftzone 120 zwischen dem vertikalen Kanal 121 und der Drainschicht 130.
  • Ein Einstellen der Breite w1 der ersten Zonen 115a größer als die Breite der Verarmungszonen, die längs der pn-Übergänge zwischen angrenzenden ersten und zweiten Zonen 115a, 115b auftreten, wenn keine Gatespannung angelegt ist, verarmt die ersten und zweiten Zonen 115a, 115b lediglich teilweise, wenn keine Gatespannung angelegt ist, und resultiert in einem selbstleitenden JFET.
  • 1B bezieht sich auf ein Ausführungsbeispiel mit den ersten Zonen 115a, die eine Matrix bilden, und den zweiten Zonen 115b, die in die Matrix eingebettete Säulen bilden. Der laterale Kanalbereich 115 ist längs beiden lateralen Richtungen gemustert.
  • 2 bezieht sich auf ein Ausführungsbeispiel mit den Sourcebereichen 110, die an der Seite des lateralen Kanalbereiches 115, ausgerichtet zu dem Oberseiten-Gatebereich 150, gebildet sind. Die Sourcebereiche 110 können durch Implantationen in eine Schicht, die den lateralen Kanalbereich 115 umfasst, oder in eine Schicht, die den Oberseiten-Gatebereich 150 umfasst, gebildet werden. Eine zweite Gateelektrode 340 kann direkt an die vergrabenen Gatebereiche 140 angrenzen und einen ohmschen Kontakt mit diesen bilden. Die zweite Gateelektrode 340 kann elektrisch mit einem zweiten Gateanschluss BG, mit der Sourceelektrode 310 oder einem anderen elektronischen Element, das in die Halbleitervorrichtung 500 integriert ist, elektrisch gekoppelt oder verbunden sein. Der Sourcebereich 110 kann nach der Superübergangstruktur gebildet sein und ist nicht Implantations- und Ätzprozessen unterworfen, die durchgeführt werden, um die Superübergangstruktur vorzusehen. Für weitere Einzelheiten wird Bezug genommen auf die Beschreibung der 1A.
  • Die 3A bis 3F beziehen sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung mit JFET-Zellen TC einschließlich eines lateralen Kanalbereiches mit einer Superübergangstruktur.
  • Eine erste epitaktische Schicht 120a aus einem einkristallinen Halbleitermaterial wird durch Epitaxie auf einer einkristallinen Sockelschicht 130a aufgewachsen, wobei das Kristallgitter der ersten epitaktischen Schicht 120a in Übereinstimmung mit dem Kristallgitter der Sockelschicht 130a aufwächst. Das einkristalline Halbleitermaterial der ersten epitaktischen Schicht 120a kann einen Bandabstand von 2,0 eV oder höher haben, wie beispielsweise Galliumnitrid GaN oder Siliziumcarbid SiC. Gemäß einem Ausführungsbeispiel ist das einkristalline Halbleitermaterial Siliziumcarbid SiC, beispielsweise 2H-SiC, 4H-Sic, 6H-SiC oder 15R-SiC. Das Halbleitermaterial der Sockelschicht 130a kann das gleiche oder ein anderes Halbleitermaterial sein. Die Sockelschicht 130a sowie die erste epitaktische Schicht 120a haben einen ersten Leitfähigkeitstyp. Die erste epitaktische Schicht 120a kann in-situ mit Fremdstoffen des ersten Leitfähigkeitstyps während der Epitaxie dotiert werden.
  • Gemäß den dargestellten Ausführungsbeispielen ist der erste Leitfähigkeitstyp der n-Typ, und der zweite, entgegengesetzte Leitfähigkeitstyp ist der p-Typ.
  • Eine erste Maskenschicht aus einem Material, das für eine Implantation, die im Folgenden durchgeführt wird, undurchdringlich ist, kann auf eine Prozessoberfläche 101a der ersten epitaktischen Schicht 120a entgegengesetzt zu der Sockelschicht 130a aufgebracht werden. Die erste Maskenschicht wird durch Fotolithographie gemustert, um eine erste Implantationsmaske 401 mit Öffnungen zu erhalten, die erste Abschnitte der Prozessoberfläche 101a freilegen. Mittels der ersten Implantationsmaske 401 werden Fremdstoffe des zweiten Fremdstofftyps in die Prozessoberfläche 101a implantiert.
  • 3A zeigt ein Halbleitersubstrat 500a mit der ersten epitaktischen Schicht 120a, die auf der Sockelschicht 130a gebildet ist. Die erste Implantationsmaske 401 legt einen ersten Abschnitt frei und bedeckt einen zweiten Abschnitt der ersten epitaktischen Schicht 120a in dem Zellbereich der JFET-Zelle TC. In Kombination mit geeigneten Ausheil- und Diffusionsprozessen bildet die erste Implantation Wannen des zweiten Leitfähigkeitstyps, die sich von den ersten Abschnitten der Prozessoberfläche 101a, freigelegt durch die erste Implantationsmaske 401, in die erste epitaktische Schicht 120a erstrecken. Die Wannen sehen vergrabene Gatebereiche 140 vor. Ein Teil der ersten epitaktischen Schicht 120a, bedeckt durch die erste Implantationsmaske 401 und direkt angrenzend an die Prozessoberfläche 101a, bildet einen vertikalen Kanalbereich 121. Der vertikale Kanalbereich 121 kann in der Mitte der JFET-Zelle TC oder längs eines Randes der JFET-Zelle TC gebildet sein.
  • Eine zweite Implantationsmaske 402 kann auf der Prozessoberfläche 101a gebildet werden. Beispielsweise kann die erste Implantationsmaske 401 der 3A entfernt werden, und eine zweite Maskenschicht kann aufgetragen und durch Fotolithographie gemustert werden, um die zweite Implantationsmaske 402 zu bilden. Gemäß einem anderen Ausführungsbeispiel kann die erste Implantationsmaske 401 beibehalten und durch Spacer- bzw. Abstandshalterteile 402 verbessert werden, die sich längs vertikalen Seitenwänden von Teilen der ersten Implantationsmaske 401 erstrecken. Beispielsweise kann eine konforme zweite Maskenschicht aufgetragen werden, die die erste Implantationsmaske 401 und die ersten Abschnitte der Prozessoberfläche 101a, die durch die erste Implantationsmaske 401 freigelegt sind, bedeckt. Die konforme zweite Maskenschicht kann durch ein anisotropes Ätzen gemustert werden, das horizontale Teile der zweiten Maskenschicht über der ersten Implantationsmaske 401 und auf der Prozessoberfläche 101a entfernt.
  • Fremdstoffe des ersten Leitfähigkeitstyps können durch Öffnungen der zweiten Implantationsmaske 402 implantiert werden, um einen oder zwei Sourcebereiche 110 in der JFET-Zelle TC zu bilden. Gemäß einem anderen Ausführungsbeispiel wird zunächst die zweite Maske 402 verwendet, um die Sourcebereiche 110 zu bilden. Dann wird die erste Maske 401 zum Bilden der vergrabenen Gatebereiche 140 von der zweiten Maske 402 durch eine isotrope Aussparung erhalten.
  • 3B zeigt die zweite Implantationsmaske 402, die Teile der vergrabenen Gatebereiche 140, beabstandet von dem vertikalen Kanalbereich 121, freilegt. Die Sourcebereiche 110 werden als Wannen gebildet, die sich von der Prozessoberfläche 101a in die vergrabenen Gatebereiche 140 erstrecken. Eine vertikale Ausdehnung der vergrabenen Gatebereiche 140 ist größer als eine vertikale Ausdehnung der Sourcebereiche 110.
  • Die zweite Implantationsmaske 402 wird entfernt, und eine Kanalschicht 115x wird durch Epitaxie auf der Prozessoberfläche 101a gebildet, wobei die Kanalschicht 115x in-situ mit Fremdstoffen des Leitfähigkeitstyps der ersten epitaktischen Schicht 120a dotiert werden kann.
  • 3C zeigt die Kanalschicht 115x, die auf einer Hilfsebene AP entsprechend der Prozessoberfläche 101a von 3B gebildet ist. Die Kanalschicht 115x kann intrinsisch sein oder den Leitfähigkeitstyp der ersten epitaktischen Schicht 120a haben. Eine freiliegende Oberfläche der Kanalschicht 115x kann eine weitere Prozessoberfläche des Halbleitersubstrats 500a bilden oder kann einer ersten Oberfläche 101 eines Halbleiterkörpers der finalen bzw. fertiggestellten Halbleitervorrichtung entsprechen.
  • Im Folgenden wird die Superübergangstruktur in der Kanalschicht 115x gebildet. Gemäß einem Ausführungsbeispiel kann eine dritte Maskenschicht auf der weiteren Prozessoberfläche oder der ersten Oberfläche 101 aufgetragen und durch Fotolithographie mittels eines Trockenätzmusterprozesses gemustert werden. Die Bildung einer dritten Implantationsmaske 403 aus der dritten Maskenschicht kann weitere Aussparungs- und/oder Abstandshalterprozesse umfassen, um die Breite der Öffnungen in der dritten Implantationsmaske 403 einzustellen.
  • Fremdstoffe des zweiten Leitfähigkeitstyps werden durch die Öffnungen in der dritten Implantationsmaske 403 in die Kanalschicht 115x implantiert. Die Implantationsenergie kann so gewählt sein, dass die implantierten Fremdstoffe zuverlässig nicht die Hilfsebene AP selbst unter ungünstigsten Fallbedingungen hinsichtlich der vertikalen Ausdehnung der Kanalschicht 115x erreichen, die Fluktuationen aufgrund der beschränkten Prozesssteuerung der Epitaxie unterworfen ist. Um die gewünschte vertikale Ausdehnung der zweiten Zonen 115b zu erhalten, kann die Implantation mehrere Implantationen bei verschiedenen Implantationsenergien umfassen oder kann Kanalisierungseffekte der implantierten Fremdstoffe gegebenenfalls in Kombination mit geeigneten Diffusionsprozessen verwenden.
  • 3D zeigt die dritte Implantationsmaske 403, die auf der ersten Oberfläche 101 gelegen ist. Öffnungen in der dritten Implantationsmaske 403 verlaufen parallel zu der Querschnittsebene, wie diese in einem Schnitt I-I angezeigt ist. Die implantierten p-Typ-Fremdstoffe bilden zweite Zonen 115b, die sich von der ersten Oberfläche 101 in die Kanalschicht 115x erstrecken. Die zweiten Zonen 115b sind unter einem Abstand zu der Hilfsebene AP gebildet. Nicht-implantierte Zonen können intrinsisch sein oder können erste Zonen 115a des n-Typs der Superübergangstruktur bilden.
  • Eine vierte Implantationsmaske 404 kann vorgesehen sein, beispielsweise durch Füllen der Öffnungen der dritten Implantationsmaske 403 mit einem zweiten Maskenmaterial, das von dem ersten Maskenmaterial der dritten Implantationsmaske 403 verschieden ist, Entfernen der dritten Implantationsmaske 403 und optional Abstimmen der Öffnungen der vierten Implantationsmaske 404 durch Abstandshalter- und/oder Aussparungsprozesse. Öffnungen in der vierten Implantationsmaske 404 erstrecken sich parallel zu der Querschnittsebene, wie dies im Schnitt I-I angezeigt ist. N-Typ-Fremdstoffe können durch die Öffnungen in der vierten Implantationsmaske 404 implantiert werden.
  • Um die gewünschte vertikale Ausdehnung der ersten Zonen 115a zu erhalten, kann die Implantation verschiedene Implantationen bei verschiedenen Implantationsenergien umfassen oder kann Kanalisierungseffekte der implantierten Fremdstoffe gegebenenfalls in Kombination mit geeigneten Diffusionsprozessen verwenden.
  • 3E zeigt die vierte Implantationsmaske 404, die auf der ersten Oberfläche 101 vorgesehen ist, und die ersten Zonen 115a, die aus dem Implantieren der n-Typ-Fremdstoffe resultieren. Die ersten Zonen 115a können bis zu den Sourcezonen 110 reichen und sich in diese erstrecken.
  • Gemäß anderen Ausführungsbeispielen kann die zweite Implantation, die die vierte Implantationsmaske 404 verwendet, weggelassen werden, und die ersten Zonen 115a werden aus den nicht-implantierten Teilen der in-situ dotierten Kanalschicht 115a von 3D gebildet.
  • Die jeweilige Implantationsmaske 403 oder 404 wird entfernt, und Fremdstoffe des zweiten Leitfähigkeitstyps können über dem gesamten Zellgebiet der JFET-Zelle TC implantiert werden, um einen Oberseiten-Gatebereich 150 zu bilden. Eine Ätzmaske kann vorgesehen werden, die den Oberseiten-Gatebereich 150 in der vertikalen Projektion von Teilen der Sourcebereiche 110 sowie angrenzenden Teilen der vergrabenen Gatebereiche 140 freilegt und die den Rest des Oberseiten-Gatebereiches 150 bedeckt. Ein anisotropes Ätzen kann vorgenommen werden, indem die Ätzmaske verwendet wird, um Teile der Sourcebereiche 110 und der direkt zueinander benachbarten vergrabenen Gatebereiche 140 freizulegen.
  • 3F zeigt Mesas, die die Oberseiten-Gatebereiche 150 und die lateralen Kanalbereiche 115, gebildet aus einem Teil der Kanalschicht 115x von 3E, umfassen, wobei der laterale Kanalbereich 115 erste und zweite Zonen 115a, 115b des entgegengesetzten Leitfähigkeitstyps umfasst, welche eine Superübergangstruktur bilden. Die Oberseiten-Gate-, Source- und vergrabenen Gatebereiche 150, 110, 140 sind freigelegt und für die Bildung von ohmschen Kontakten zugänglich. Die Sockelschicht 130a umfasst die Drainschicht der aus dem Halbleitersubstrat 500a erhaltenen Halbleitervorrichtungen. Der nicht-implantierte Teil der ersten epitaktischen Schicht 120a bildet Driftzonen 120 und vertikale Kanalbereiche 121 der JFET-Zellen TC der vereinzelten Halbleitervorrichtungen.
  • Die 4A bis 4C entsprechen einem Verfahren zum Herstellen der Superübergangstruktur durch Ätzen.
  • Das Halbleitersubstrat 500a von 4A entspricht demjenigen von 3C, wobei die freiliegende Oberfläche der Kanalschicht 115x eine weitere Prozessoberfläche 101b bildet.
  • Eine Ätzmaske 430 ist von einer Ätzmaskenschicht durch Fotolithographie vorgesehen, wobei Öffnungen in der Ätzmaske 430 abgestimmt bzw. verfeinert werden können, indem Aussparungs- und Abstandshalter- bzw. Spacerprozesse verwendet werden. Öffnungen in der Ätzmaske 430 verlaufen parallel zu der Querschnittsebene, wie dies in einem Schnitt I-I angezeigt ist. Ein anisotroper Ätzprozess wird vorgenommen, indem die Ätzmaske 430 verwendet wird, um Hohlräume zu bilden, die sich von der weiteren Prozessoberfläche 101b in die, jedoch nicht durch die Kanalschicht 115x erstrecken.
  • 4B zeigt die Ätzmaske 430 und die geätzten Hohlräume, die sich von der weiteren Prozessoberfläche 101b bis in eine Tiefe geringer als die Hilfsebene AP erstrecken. Die Mesas zwischen den Hohlräumen können die ersten Zonen 115a bilden.
  • Die Ätzmaske 430 wird entfernt, und eine weitere Halbleiterschicht, beispielsweise eine zweite epitaktische Schicht, wird aufgetragen bzw. abgeschieden, welche die Hohlräume füllt. Die zweite epitaktische Schicht wird in-situ dotiert mit Fremdstoffen des zweiten Leitfähigkeitstyps.
  • 4C zeigt die zweite epitaktische Schicht, die die Hohlräume füllt und eine angrenzende Schicht auf der Oberseite der Mesas zwischen den Hohlräumen bildet. Teile der zweiten epitaktischen Schicht in den Hohlräumen bilden die zweiten Zonen 115b der Superübergangsstruktur. Teile der zweiten epitaktischen Schicht außerhalb der Hohlräume können wenigstens einen Teil des Oberseiten-Gatebereiches 150 bilden, welcher mittels weiterer Implantationen, Aussparungen und/oder eines weiteren epitaktischen Wachstums weiter prozessiert werden kann. Der Prozess kann fortfahren, wie dies beispielsweise anhand von 3F beschrieben ist.
  • Obwohl spezifische Ausführungsbeispiele hier veranschaulicht und beschrieben sind, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Gestaltungen für die gezeigten und beschriebenen spezifischen Ausführungsbeispiele herangezogen werden kann, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll daher jegliche Anpassungen oder Veränderungen der hier diskutierten spezifischen Ausführungsbeispiele abdecken.
  • Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt ist.

Claims (19)

  1. Halbleitervorrichtung, umfassend: eine Junction-Feldeffekttransistorzelle (TC), die einen Oberseiten-Gatebereich (150), einen lateralen Kanalbereich (115) und einen vergrabenen Gatebereich (140), angeordnet längs einer vertikalen Richtung, aufweist, wobei der laterale Kanalbereich (115) erste Zonen (115a) eines ersten Leitfähigkeitstyps und zweite Zonen (115b) eines zweiten Leitfähigkeitstyps aufweist, wobei sich die ersten und zweiten Zonen (115a, 115b) längs einer lateralen Richtung senkrecht zu der vertikalen Richtung abwechseln.
  2. Halbleitervorrichtung nach Anspruch 1, bei der die Oberseiten- und vergrabenen Gatebereiche (150, 140) den zweiten Leitfähigkeitstyp haben und die zweiten Zonen (115b) direkt an den Oberseiten-Gatebereich (150) angrenzen.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, weiterhin umfassend: einen Sourcebereich (110) des ersten Leitfähigkeitstyps direkt angrenzend an die ersten Zonen (115a).
  4. Halbleitervorrichtung nach Anspruch 3, bei der der Sourcebereich (110) zwischen dem lateralen Kanalbereich (115) und dem vergrabenen Gatebereich (140) vorgesehen ist.
  5. Halbleitervorrichtung nach Anspruch 3, bei der der Sourcebereich (110) auf einer Seite des lateralen Kanalbereiches (115) entgegengesetzt zu dem vergrabenen Gatebereich (140) vorgesehen ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, weiterhin umfassend: eine Driftzone (10) des ersten Leitfähigkeitstyps, die einen vertikalen Kanalbereich (121) direkt angrenzend an den lateralen Kanalbereich (115) und die ersten Zonen (115a) umfasst.
  7. Halbleitervorrichtung nach Anspruch 6, bei der der vergrabene Gatebereich (140) zwischen dem lateralen Kanalbereich (115) und der Driftzone (120) vorgesehen ist.
  8. Halbleitervorrichtung nach Anspruch 6 oder 7, weiterhin umfassend: eine Drainschicht (130) des ersten Leitfähigkeitstyps direkt angrenzend an die Driftzone (120), wobei die Driftzone (120) den lateralen Kanalbereich (115) und den vergrabenen Gatebereich (140) von der Drainschicht (130) trennt.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, bei der sich die ersten und zweiten Zonen (115a, 115b) längs einer zweiten lateralen Richtung senkrecht zu der ersten lateralen Richtung, die durch eine Einschalt-Stromflussrichtung in dem lateralen Kanalbereich (115) gegeben ist, abwechseln.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, weiterhin umfassend: eine Vielzahl von Junction-Feldeffekttransistorzellen (TC), die in einem regelmäßigen Muster angeordnet sind.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, bei der die ersten Zonen (115a) eine erste Breite und die zweiten Zonen (115b) eine zweite Breite haben, und die ersten und zweiten Breiten und Fremdstoffkonzentrationen in den ersten und zweiten Zonen (115a, 115b) derart eingestellt sind, dass die ersten und zweiten Zonen (115a, 115b) bei Abwesenheit einer an die Oberseiten- und vergrabenen Gatebereiche (150, 140) angelegten externen Spannung vollständig verarmt sind.
  12. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, bei der die ersten Zonen (115a) eine erste Breite und die zweiten Zonen (115b) eine zweite Breite haben, und die ersten und zweiten Breiten und Fremdstoffkonzentrationen in den ersten und zweiten Zonen (115a, 115b) derart eingestellt sind, dass die ersten und zweiten Zonen (115a, 115b) bei Abwesenheit irgendeiner an die Oberseiten- und vergrabenen Gatebereiche (150, 140) angelegten externen Spannung nicht vollständig verarmt sind.
  13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, bei der die ersten Zonen (115a) einen lateralen Mitte-zu-Mitte-Abstand im Bereich von 50 nm bis 1000 nm haben.
  14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, bei der ein Halbleiterkörper (100), der den Oberseiten-Gatebereich (150), den lateralen Kanalbereich (115), den vergrabenen Gatebereich (140), die Driftzone (120) und die Drainschicht (130) aufweist, aus Siliziumcarbid vorgesehen ist.
  15. Junction-Feldeffekttransistor, umfassend: einen Oberseiten-Gatebereich (150), einen lateralen Kanalbereich (115) und einen vergrabenen Gatebereich (140), angeordnet längs einer vertikalen Richtung, wobei der laterale Kanalbereich (115) erste Zonen (115a) eines ersten Leitfähigkeitstyps und zweite Zonen (115b) eines zweiten Leitfähigkeitstyps aufweist und sich die ersten und zweiten Zonen (115a, 115b) längs einer lateralen Richtung senkrecht zu der vertikalen Richtung abwechseln.
  16. Verfahren zum Herstellen einer Halbleitervorrichtung (500), wobei das Verfahren umfasst: Bilden in einem ersten Abschnitt einer Prozessoberfläche (101a) einer ersten epitaktischen Schicht (120a) eines ersten Leitfähigkeitstyps von wenigstens einem vergrabenen Gatebereich (140) eines zweiten Leitfähigkeitstyps, Bilden einer Kanalschicht (115x) auf der Prozessoberfläche, Bilden in der Kanalschicht (115x) von ersten Zonen (115a) eines ersten Leitfähigkeitstyps und zweiten Zonen (115b) eines zweiten Leitfähigkeitstyps, die sich jeweils von einer Oberfläche (101) der Kanalschicht (115x) herab zu dem wenigstens einem vergrabenen Gatebereich (140) erstrecken, und Bilden eines Oberseiten-Gatebereiches (150) direkt angrenzend an die ersten und zweiten Zonen (115a, 115b).
  17. Verfahren nach Anspruch 16, bei dem das Bilden der ersten und zweiten Zonen (11a, 115b) umfasst: Vorsehen einer ersten Implantationsmaske (403), die Gebiete für die ersten Zonen (115a) bedeckt und Öffnungen aufweist, die den zweiten Zonen (115b) zugewiesene Gebiete freilegt, und Implantieren von Fremdstoffen des zweiten Leitfähigkeitstyps durch die Öffnungen in die Kanalschicht (115x).
  18. Verfahren nach Anspruch 17, weiterhin umfassend: Vorsehen einer zweiten Implantationsmaske (404), die die Gebiete für die zweiten Zonen (115b) bedeckt und Öffnungen aufweist, die die den ersten Zonen (115a) zugewiesenen Gebiete freilegt, und Implantieren von Fremdstoffen des ersten Leitfähigkeitstyps durch die Öffnungen in die Kanalschicht (115x).
  19. Verfahren nach Anspruch 18, bei dem die Kanalschicht (115x) Fremdstoffe des ersten Leitfähigkeitstyps enthält und das Bilden der ersten und zweiten Zonen (115a, 115b) aufweist: Bilden von Hohlräumen, die sich in die Kanalschicht (115x) erstrecken, und Auftragen einer in-situ dotierten Schicht eines zweiten Leitfähigkeitstyps, um die Hohlräume zu füllen, wobei die gefüllten Hohlräume die zweiten Zonen (115b) vorsehen und Mesas zwischen den Hohlräumen die ersten Zonen (115a) bilden.
DE102014116628.0A 2013-11-18 2014-11-13 Junction-feldeffekttransistorzelle mit lateralem kanalbereich Pending DE102014116628A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/083,023 2013-11-18
US14/083,023 US9425327B2 (en) 2013-11-18 2013-11-18 Junction field effect transistor cell with lateral channel region

Publications (1)

Publication Number Publication Date
DE102014116628A1 true DE102014116628A1 (de) 2015-05-21

Family

ID=53172381

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102014116628.0A Pending DE102014116628A1 (de) 2013-11-18 2014-11-13 Junction-feldeffekttransistorzelle mit lateralem kanalbereich

Country Status (3)

Country Link
US (1) US9425327B2 (de)
JP (1) JP6246700B2 (de)
DE (1) DE102014116628A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114141920B (zh) * 2021-11-19 2023-08-11 厦门市三安光电科技有限公司 发光二极管及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269518A (ja) 1999-03-18 2000-09-29 Toshiba Corp 電力用半導体素子及び半導体層の形成方法
JP4830213B2 (ja) * 2001-05-08 2011-12-07 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4122880B2 (ja) * 2002-07-24 2008-07-23 住友電気工業株式会社 縦型接合型電界効果トランジスタ
EP1604404B1 (de) * 2003-03-19 2011-06-22 Infineon Technologies AG Halbleiteraufbau mit hoch dotiertem kanalleitungsgebiet und verfahren zur herstellung eines halbleiteraufbaus
US7180105B2 (en) 2004-02-09 2007-02-20 International Rectifier Corporation Normally off JFET
JP2008016747A (ja) 2006-07-10 2008-01-24 Fuji Electric Holdings Co Ltd トレンチｍｏｓ型炭化珪素半導体装置およびその製造方法
US8183666B2 (en) * 2009-10-29 2012-05-22 Infineon Technologies Ag Semiconductor device including semiconductor zones and manufacturing method
US8242584B2 (en) * 2009-12-28 2012-08-14 International Business Machines Corporation Structure and method to create stress trench

Also Published As

Publication number Publication date
US9425327B2 (en) 2016-08-23
JP6246700B2 (ja) 2017-12-13
US20150137143A1 (en) 2015-05-21
JP2015099921A (ja) 2015-05-28

Similar Documents

Publication Publication Date Title
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE112010005443B4 (de) Halbleitervorrichtung mit einem Halbleitersubstrat mit einem Diodenbereich und einem IGBT-Bereich sowie Verfahren zu dessen Herstellung
DE10000754B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102009038731B4 (de) Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements
DE102013022570B4 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE102012206605B4 (de) Transistoranordnung mit einem mosfet und herstellungsverfahren
DE102010040842B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102011085331B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE112013005788B4 (de) Halbleitervorrichtung und Verfahren zu deren Fertigung
DE102014101937A1 (de) Verfahren zum Herstellen einer Superübergang-Halbleitervorrichtung und Halbleitervorrichtung
DE102014104201A1 (de) Eine Siliziumkarbidvorrichtung und ein Verfahren zum Ausbilden einer Siliziumkarbidvorrichtung
DE102008063128A1 (de) SiC-Halbleitervorrichtung mit einer Bodenschicht und Verfahren zu ihrer Herstellung
DE102016118543A1 (de) Halbleiterbauelemente, leistungshalbleiterbauelemente und verfahren zum bilden eines halbleiterbauelements
DE112018003459T5 (de) Halbleitervorrichtung und verfahren zum herstellen derselben
DE102019108062B4 (de) Siliziumcarbid-vorrichtung mit graben-gatestruktur und herstellungsverfahren
DE112014006350T5 (de) Halbleitereinrichtung und Verfahren zum Herstellen einer Halbleitereinrichtung
DE102014114312A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE112016005558B4 (de) Siliciumcarbid-Halbleitereinheit
DE102014101859B4 (de) Superjunction-Halbleitervorrichtung mit Überkompensationszonen und Verfahren zu deren Herstellung
DE102013106795A1 (de) Halbleitervorrichtung mit einem Randgebiet und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112017002379T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE102013105134B4 (de) Transistorvorrichtung, transistorstruktur, verfahren zur herstellung einer transistorstruktur und mosfet
DE102019107294A1 (de) Halbleitervorrichtung und Herstellungsverfahren für eine Halbleitervorrichtung
DE112017000947T5 (de) Verbindungshalbleitervorrichtung und herstellungsverfahren für dieverbindungshalbleitervorrichtung
DE19641838A1 (de) Abschlußstruktur für Halbleiterbauteile sowie Verfahren zur Herstellung derartiger Abschlußstrukturen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication