JP2020035912A - 半導体装置 - Google Patents

Abstract

【課題】 トレンチ内にゲート電極が設けられた半導体装置において、トレンチのピッチを狭くすることが可能な技術を提案する。【解決手段】 半導体装置であって、半導体基板と、前記半導体基板の上面に設けられた複数のトレンチと、前記各トレンチ内に配置されたゲート絶縁膜及びゲート電極を有している。前記半導体基板が、前記半導体基板の前記上面に露出しているとともに前記ゲート絶縁膜に接するｎ型のソース領域と、前記ソース領域の隣で前記半導体基板の前記上面に露出しているｐ型のボディコンタクト領域と、前記ソース領域と前記ボディコンタクト領域の下側に配置されているｐ型のボディ領域と、前記ボディ領域の下側で前記ゲート絶縁膜に接するｎ型のドリフト領域を有している。前記ソース領域の深さにおける前記各トレンチの幅が、前記ソース領域よりも下側の深さにおける前記各トレンチの幅よりも狭い。【選択図】図１

Description

本明細書に開示の技術は、半導体装置に関する。

特許文献１に開示の半導体装置は、半導体基板と、半導体基板の上面に設けられた複数のトレンチを有している。各トレンチ内に、ゲート絶縁膜と、ゲート電極が配置されている。半導体基板は、ｎ型のソース領域と、ｐ型のボディコンタクト領域と、ｐ型のボディ領域と、ｎ型のドリフト領域を有している。ソース領域とボディコンタクト領域は、半導体基板の前記上面に露出している。ソース領域は、ゲート絶縁膜に接している。ボディ領域は、ソース領域とボディコンタクト領域の下側に配置されており、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。

特開２００９−１１７５９３号公報

トレンチ内にゲート電極が設けられた半導体装置においては、トレンチのピッチを狭くすると、チャネル密度が高くなり、オン抵抗が下がる。他方、トレンチの間には、ソース領域とボディコンタクト領域を設ける必要がある。トレンチのピッチを狭くすると、トレンチの間の間隔が狭くなり、その間隔に設けられるソース領域とボディコンタクト領域のパターンが極めて細かくなる。このため、製造工程においてソース領域とボディコンタクト領域を形成することが困難となる。したがって、従来は、トレンチのピッチを狭くすることに限界があった。本明細書では、従来よりもトレンチのピッチを狭くすることが可能な技術を提案する。

本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の上面に設けられた複数のトレンチと、前記各トレンチの内面を覆うゲート絶縁膜と、前記各トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極を有している。前記半導体基板が、前記半導体基板の前記上面に露出しているとともに前記ゲート絶縁膜に接するｎ型のソース領域と、前記ソース領域の隣で前記半導体基板の前記上面に露出しているｐ型のボディコンタクト領域と、前記ソース領域と前記ボディコンタクト領域の下側に配置されているとともに前記ソース領域の下側で前記ゲート絶縁膜に接するｐ型のボディ領域と、前記ボディ領域の下側で前記ゲート絶縁膜に接するｎ型のドリフト領域を有している。前記ソース領域の深さにおける前記各トレンチの幅が、前記ソース領域よりも下側の深さにおける前記各トレンチの幅よりも狭い。

この半導体装置では、ソース領域の深さにおけるトレンチの幅が狭い。したがって、トレンチのピッチを狭くしても、ソース領域の深さにおいてトレンチの間の間隔を確保することができる。したがって、トレンチのピッチを狭くしても、トレンチの間の間隔にソース領域とボディコンタクト領域を形成することができる。また、ソース領域よりも下側の深さでは、トレンチの幅が広いので、トレンチの間の間隔が狭い。しかしながら、ソース領域よりも下側の深さでは、トレンチの間の間隔に設けられるボディ領域及びドリフト領域は複雑なパターンを有する必要がない。したがって、ボディ領域及びドリフト領域を適切に形成することができる。このように、この半導体装置の構造によれば、トレンチのピッチを狭くしても、各半導体領域を適切に形成することができる。したがって、この半導体装置の構造によれば、トレンチのピッチを狭くすることが可能であり、オン抵抗を低減することができる。

本明細書が開示する半導体装置の製造方法は、幅広トレンチ形成工程、第１ゲート絶縁膜形成工程、第１ゲート電極形成工程、半導体層成長工程、幅狭トレンチ形成工程、第２ゲート絶縁膜形成工程、第２ゲート電極形成工程、及び、ソース‐ボディコンタクト領域形成工程を有する。前記幅広トレンチ形成工程では、ｎ型のドリフト領域上にｐ型のボディ領域が設けられた半導体ウエハの上面に、前記ボディ領域を貫通して前記ドリフト領域に達する複数の幅広トレンチを形成する。前記第１ゲート絶縁膜形成工程では、前記各幅広トレンチ内に、前記各幅広トレンチの内面を覆う第１ゲート絶縁膜を形成する。前記第１ゲート電極形成工程では、前記各幅広トレンチ内に、前記第１ゲート絶縁膜によって前記半導体ウエハから絶縁された第１ゲート電極を形成する。前記半導体層成長工程では、前記半導体ウエハ及び前記第１ゲート電極の上部に半導体層をエピタキシャル成長させる。前記幅狭トレンチ形成工程では、前記半導体層の上面に、前記半導体層を貫通して前記第１ゲート電極に達し、前記幅広トレンチよりも幅が狭い複数の幅狭トレンチを形成する。前記第２ゲート絶縁膜形成工程では、前記各幅狭トレンチ内に、前記各幅狭トレンチの内面を覆う第２ゲート絶縁膜を形成する。前記第２ゲート電極形成工程では、前記各幅狭トレンチ内に、前記第２ゲート絶縁膜によって前記半導体ウエハ及び前記半導体層から絶縁されており、前記第１ゲート電極に接続されている第２ゲート電極を形成する。前記ソース‐ボディコンタクト領域形成工程では、前記各幅狭トレンチの間の前記半導体層に、ソース領域とボディコンタクト領域を形成する。前記ソース領域が、前記半導体層の上面に露出し、前記第２ゲート絶縁膜に接し、前記ボディ領域の上面に接するｎ型領域である。前記ボディコンタクト領域が、前記ソース領域の隣で前記半導体層の前記上面に露出し、前記ボディ領域の上面に接するｐ型領域である。

この製造方法では、各幅狭トレンチの幅が狭いので、各幅狭トレンチのピッチを狭くしても、各幅狭トレンチの間の間隔を広く確保することができる。したがって、各幅狭トレンチの間の半導体層に、ソース領域とボディコンタクト領域を好適に形成することができる。したがって、この製造方法によれば、各トレンチのピッチが狭く、オン抵抗が低い半導体装置を好適に製造することができる。

実施形態のＭＯＳＦＥＴの断面図。 実施形態のＭＯＳＦＥＴの製造工程の説明図。 実施形態のＭＯＳＦＥＴの製造工程の説明図。 実施形態のＭＯＳＦＥＴの製造工程の説明図。 実施形態のＭＯＳＦＥＴの製造工程の説明図。 実施形態のＭＯＳＦＥＴの製造工程の説明図。 実施形態のＭＯＳＦＥＴの製造工程の説明図。 実施形態のＭＯＳＦＥＴの製造工程の説明図。 実施形態のＭＯＳＦＥＴの製造工程の説明図。 実施形態のＭＯＳＦＥＴの製造工程の説明図。 実施形態のＭＯＳＦＥＴの製造工程の説明図。 実施形態のＭＯＳＦＥＴの製造工程の説明図。 実施形態のＭＯＳＦＥＴの製造工程の説明図。 変形例のＭＯＳＦＥＴの製造工程の説明図。 変形例のＭＯＳＦＥＴの製造工程の説明図。

図１に示す実施例１のＭＯＳＦＥＴ１０は、ＳｉＣ（炭化ケイ素）により構成された半導体基板１２を有している。半導体基板１２の上面１２ａには、ソース電極８０が配置されている。半導体基板１２の下面１２ｂには、ドレイン電極８４が配置されている。

半導体基板１２の上面１２ａには、互いに平行に伸びる複数のトレンチ３４が設けられている。複数のトレンチ３４は、一定のピッチＰ１で配列されている。各トレンチ３４は、図１の紙面に対して垂直な方向に長く伸びている。各トレンチ３４は、幅広トレンチ３４ａと幅狭トレンチ３４ｂを有している。幅狭トレンチ３４ｂは、半導体基板１２の上面１２ａを含む範囲に設けられている。幅広トレンチ３４ａは、幅狭トレンチ３４ｂの下側に設けられている。幅広トレンチ３４ａは、幅狭トレンチ３４ｂよりも広い幅を有している。したがって、幅広トレンチ３４ａの間の間隔部５０ａの幅は、幅狭トレンチ３４ｂの間の間隔部５０ｂの幅よりも狭い。

各トレンチ３４内には、ゲート絶縁膜３８と、ゲート電極４０が配置されている。ゲート絶縁膜３８は、幅広トレンチ３４ａから幅狭トレンチ３４ｂにわたって、トレンチ３４の内面を覆っている。ゲート電極４０は、幅広トレンチ３４ａから幅狭トレンチ３４ｂにわたって分布している。ゲート電極４０の一部は、半導体基板１２の上面１２ａから上側に突出している。ゲート電極４０は、ゲート絶縁膜３８によって半導体基板１２から絶縁されている。ゲート電極４０の上面は、層間絶縁膜３６によって覆われている。ゲート電極４０は、層間絶縁膜３６によってソース電極８０から絶縁されている。

半導体基板１２は、複数のソース領域２４、複数のボディコンタクト領域２６、ボディ領域２７、ドリフト領域２８、及び、ドレイン領域３０を有している。

複数のソース領域２４と複数のボディコンタクト領域２６は、幅狭トレンチ３４ｂの深さ範囲に配置されている。すなわち、ソース領域２４とボディコンタクト領域２６は、幅狭トレンチ３４ｂの間の間隔部５０ｂ内に配置されている。間隔部５０ｂ内に、ソース領域２４とボディコンタクト領域２６がパターニングされて設けられている。

各ソース領域２４は、ｎ型である。各ソース領域２４は、半導体基板１２の上面１２ａに露出しており、ソース電極８０にオーミック接触している。各ソース領域２４は、幅狭トレンチ３４ｂ内のゲート絶縁膜３８に接している。

各ボディコンタクト領域２６は、ｐ型である。各ボディコンタクト領域２６は、ソース領域２４に隣接する範囲で半導体基板１２の上面１２ａに露出しており、ソース電極８０にオーミック接触している。各ボディコンタクト領域２６は、ゲート絶縁膜３８に接しない範囲に配置されている。

ボディ領域２７は、ボディコンタクト領域２６よりもｐ型不純物濃度が低いｐ型領域である。ボディ領域２７は、ソース領域２４及びボディコンタクト領域２６に対して下側から接している。ボディ領域２７は、幅広トレンチ３４ａの深さ範囲に配置されている。すなわち、ボディ領域２７は、幅広トレンチ３４ａの間の間隔部５０ａ内に配置されている。ボディ領域２７は、幅広トレンチ３４ａ内のゲート絶縁膜３８に接している。ボディ領域２７は、ソース領域２４の下側でゲート絶縁膜３８に接している。

ドリフト領域２８は、ソース領域２４よりもｎ型不純物濃度が低いｎ型領域である。ドリフト領域２８は、ボディ領域２７に対して下側から接している。ドリフト領域２８は、幅広トレンチ３４ａの間の間隔部５０ａからトレンチ３４の下端よりも下側まで分布している。ドリフト領域２８は、ボディ領域２７の下側で、幅広トレンチ３４ａ内のゲート絶縁膜３８に接している。ドリフト領域２８は、ボディ領域２７によってソース領域２４から分離されている。

ドレイン領域３０は、ドリフト領域２８よりもｎ型不純物濃度が高いｎ型領域である。ドレイン領域３０は、ドリフト領域２８に対して下側から接している。ドレイン領域３０は、半導体基板１２の下面１２ｂに露出する範囲に形成されている。ドレイン領域３０は、ドレイン電極８４に対してオーミック接触している。

次に、ＭＯＳＦＥＴ１０の動作について説明する。ドレイン電極８４には、ソース電極８０よりも高い電位が印加される。ゲート電極４０にゲート閾値以上の電位を印加すると、ゲート絶縁膜３８に接する範囲のボディ領域２７にチャネルが形成される。チャネルによって、ソース領域２４とドリフト領域２８が接続される。このため、ソース電極８０から、ソース領域２４、チャネル、ドリフト領域２８、及び、ドレイン領域３０を経由して、ドレイン電極８４に向かって電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。

トレンチ３４のピッチＰ１を狭くすることで、チャネルの密度を高くし、ＭＯＳＦＥＴ１０のオン抵抗を低減することができる。また、このＭＯＳＦＥＴ１０では、ソース領域２４の深さにおけるトレンチ３４の幅（すなわち、幅狭部３４ｂの幅）が、ソース領域２４よりも下側の深さにおけるトレンチ３４の幅（すなわち、幅広部３４ａの幅）よりも狭い。このため、トレンチ３４のピッチＰ１を狭くしても、幅狭トレンチ３４ｂの間の間隔部５０ｂを広く確保することができる。このため、トレンチ３４のピッチＰ１を狭くしても、広い間隔部５０ｂにソース領域２４とボディコンタクト領域２６をパターニングして形成することができる。すなわち、製造工程において、パターニングの加工精度の問題は生じず、ソース領域２４とボディコンタクト領域２６を好適に形成することができる。また、ピッチＰ１を狭くすると、幅広トレンチ３４ａの間の間隔部５０ａは狭くなるが、間隔部５０ａにはボディ領域２７及びドリフト領域２８が横方向全体に分布しており、これらの領域をパターニングして形成する必要はない。このように、ＭＯＳＦＥＴ１０の構造によれば、ピッチＰ１を狭くしても、加工上の問題が生じない。したがって、トレンチ３４のピッチＰ１を狭くして、ＭＯＳＦＥＴ１０のオン抵抗を低減することができる。

次に、ＭＯＳＦＥＴ１０の製造方法について説明する。まず、図２に示すように、エピタキシャル成長によって、ドリフト領域２８上にボディ領域２７が形成される。以下では、ドリフト領域２８とボディ領域２７により構成されたウエハを、半導体ウエハ１４という。

次に、図３に示すように、半導体ウエハ１４の上面が部分的にエッチングされ、半導体ウエハ１４の上面に幅広トレンチ３４ａが形成される。幅広トレンチ３４ａは、ボディ領域２７を貫通してドリフト領域２８に達するように形成される。

次に、図４に示すように、酸化膜の成膜とパターニングによって、幅広トレンチ３４ａの内面にゲート絶縁膜３８ａが形成される。

次に、図５に示すように、半導体ウエハ１４上にポリシリコンを堆積することで、ゲート電極４０ａが形成される。ここでは、幅広トレンチ３４ａの内部にポリシリコンが充填され、幅広トレンチ３４ａ内にゲート電極４０ａが形成される。

次に、図６に示すように、ゲート電極４０ａがエッチングされ、半導体ウエハ１４の上面上のゲート電極４０ａが除去される。幅広トレンチ３４ａ内には、ゲート電極４０ａが残存する。

次に、図７に示すように、酸化膜の成膜とパターニングによって、幅広トレンチ３４ａ内のゲート電極４０ａ上にゲート絶縁膜３８ｃが形成される。

次に、図８に示すように、エピタキシャル成長によって、ボディ領域２７及びゲート絶縁膜３８ｃ上に半導体層２０が形成される。

次に、図９に示すように、半導体層２０の上面が部分的にエッチングされ、半導体層２０の上面に、幅狭トレンチ３４ｂが形成される。幅狭トレンチ３４ｂは、幅広トレンチ３４ａの上部に形成される。幅狭トレンチ３４ｂは、半導体層２０とゲート絶縁膜３８ｃを貫通してゲート電極４０ａに達するように形成される。したがって、幅狭トレンチ３４ｂが幅広トレンチ３４ａに繋がり、トレンチ３４が形成される。

次に、図１０に示すように、酸化膜の成膜によって、半導体層２０の表面にゲート絶縁膜３８ｂが形成される。すなわち、ゲート絶縁膜３８ｂは、幅狭トレンチ３４ｂの側面と半導体層２０の上面に形成される。ゲート絶縁膜３８ａ、３８ｂ、３８ｃが互いに繋がることで、図１に示すゲート絶縁膜３８が形成される。

次に、図１１に示すように、幅狭トレンチ３４ｂの内部と半導体層２０の上部にポリシリコンを堆積することで、ゲート電極４０ｂが形成される。幅狭トレンチ３４ｂの下端においてゲート電極４０ｂがゲート電極４０ａと接続されることで、図１に示すゲート電極４０が形成される。また、図１１に示すように、半導体層２０の上部では、エッチングによってゲート電極４０ｂが部分的に除去される。

次に、図１２に示すように、エッチングによって、半導体層２０の上部のゲート絶縁膜３８ｂが除去される。また、ゲート電極４０ｂの上面を覆うように、層間絶縁膜３６が形成される。

次に、図１３に示すように、イオン注入によって、半導体層２０（すなわち、幅狭トレンチ３４ｂの間の間隔部５０ｂ）に、ソース領域２４とボディコンタクト領域２６が形成される。トレンチ３４のピッチＰ１が狭くても、幅狭トレンチ３４ｂの幅が狭いので、間隔部５０ｂの幅が広い。したがって、間隔部５０ｂにパターニングされたソース領域２４とボディコンタクト領域２６を好適に形成することができる。

次に、半導体層２０の上面と層間絶縁膜３６を覆うように、ソース電極８０を形成する。次に、半導体ウエハ１４の下面にｎ型不純物を注入して、ドレイン領域３０を形成する。次に、半導体ウエハ１４の下面にドレイン電極８４を形成する。これによって、図１のＭＯＳＦＥＴ１０が完成する。

上述した実施形態の製造方法によれば、トレンチ３４のピッチＰ１が狭いＭＯＳＦＥＴ１０を好適に製造することができる。

次に、変形例の製造方法について説明する。変形例の製造方法では、図５の工程まで上述した実施形態の製造方法と同様に加工を行う。次に、図１４に示すように、半導体ウエハ１４の上面上に薄い膜厚でゲート電極４０ａが残存するように、ゲート電極４０ａをエッチングする。次に、図１５に示すように、半導体ウエハ１４の上面上に残存したゲート電極４０ａ（ポリシリコン）を酸化させることで、ゲート絶縁膜３８ｃを形成する。その後、図７に示すように、ゲート絶縁膜３８ｃをパターニングする。その後の工程は、上述した実施形態の製造方法と同様に実施される。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１２ ：半導体基板
２４ ：ソース領域
２６ ：ボディコンタクト領域
２７ ：ボディ領域
２８ ：ドリフト領域
３０ ：ドレイン領域
３４ ：トレンチ
３４ａ ：幅広トレンチ
３４ｂ ：幅狭トレンチ
３６ ：層間絶縁膜
３８ ：ゲート絶縁膜
４０ ：ゲート電極
５０ａ ：間隔部
５０ｂ ：間隔部
８０ ：ソース電極
８４ ：ドレイン電極

Claims (2)

1. 半導体装置であって、
   半導体基板と、
   前記半導体基板の上面に設けられた複数のトレンチと、
   前記各トレンチの内面を覆うゲート絶縁膜と、
   前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極、
   を有しており、
   前記半導体基板が、
   前記半導体基板の前記上面に露出しており、前記ゲート絶縁膜に接するｎ型のソース領域と、
   前記ソース領域の隣で前記半導体基板の前記上面に露出しているｐ型のボディコンタクト領域と、
   前記ソース領域と前記ボディコンタクト領域の下側に配置されており、前記ソース領域の下側で前記ゲート絶縁膜に接するｐ型のボディ領域と、
   前記ボディ領域の下側で前記ゲート絶縁膜に接するｎ型のドリフト領域、
   を有しており、
   前記ソース領域の深さにおける前記各トレンチの幅が、前記ソース領域よりも下側の深さにおける前記各トレンチの幅よりも狭い、
   半導体装置。
2. 半導体装置の製造方法であって、
   ｎ型のドリフト領域上にｐ型のボディ領域が設けられた半導体ウエハの上面に、前記ボディ領域を貫通して前記ドリフト領域に達する複数の幅広トレンチを形成する工程と、
   前記各幅広トレンチ内に、前記各幅広トレンチの内面を覆う第１ゲート絶縁膜を形成する工程と、
   前記各幅広トレンチ内に、前記第１ゲート絶縁膜によって前記半導体ウエハから絶縁された第１ゲート電極を形成する工程と、
   前記半導体ウエハ及び前記第１ゲート電極の上部に半導体層をエピタキシャル成長させる工程と、
   前記半導体層の上面に、前記半導体層を貫通して前記第１ゲート電極に達し、前記幅広トレンチよりも幅が狭い複数の幅狭トレンチを形成する工程と、
   前記各幅狭トレンチ内に、前記各幅狭トレンチの内面を覆う第２ゲート絶縁膜を形成する工程と、
   前記各幅狭トレンチ内に、前記第２ゲート絶縁膜によって前記半導体ウエハ及び前記半導体層から絶縁されており、前記第１ゲート電極に接続されている第２ゲート電極を形成する工程と、
   前記各幅狭トレンチの間の前記半導体層に、ソース領域とボディコンタクト領域を形成する工程、
   を有し、
   前記ソース領域が、前記半導体層の前記上面に露出し、前記第２ゲート絶縁膜に接し、前記ボディ領域の上面に接するｎ型領域であり、
   前記ボディコンタクト領域が、前記ソース領域の隣で前記半導体層の前記上面に露出し、前記ボディ領域の前記上面に接するｐ型領域である、
   製造方法。

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