JP2002343969A - 縦型電界効果トランジスタ及びその製造方法 - Google Patents
縦型電界効果トランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】 アバランシェ破壊耐量を大きくするための製
造が容易な縦型電界効果トランジスタ及びその製造方法
を提供する。 【解決手段】 縦型ＭＯＳＦＥＴは、ｎチャネルが形成
される第１ベース領域３に比して、高濃度で浅い第２ベ
ース領域１０が、多角形のソース領域４の角部分を分割
することにより、アバランシェ破壊耐量が向上する。ま
た、ソース電極９、第２ベース領域１０、及び、ソース
領域４をコンタクトするソース電極コンタクト窓７がソ
ース領域４を貫き、第２ベース領域１０まで達すること
で、第１ベース領域３及び第２ベース領域１０の双方を
予め基板表面に露出させる製造工程が不要になる。
造が容易な縦型電界効果トランジスタ及びその製造方法
を提供する。 【解決手段】 縦型ＭＯＳＦＥＴは、ｎチャネルが形成
される第１ベース領域３に比して、高濃度で浅い第２ベ
ース領域１０が、多角形のソース領域４の角部分を分割
することにより、アバランシェ破壊耐量が向上する。ま
た、ソース電極９、第２ベース領域１０、及び、ソース
領域４をコンタクトするソース電極コンタクト窓７がソ
ース領域４を貫き、第２ベース領域１０まで達すること
で、第１ベース領域３及び第２ベース領域１０の双方を
予め基板表面に露出させる製造工程が不要になる。
Description
【０００１】
【発明の属する技術分野】本発明は、縦型電界効果トラ
ンジスタ及びその製造方法に関し、より詳細には、アバ
ランシェ破壊耐量が改善された縦型電界効果トランジス
タ及びその製造方法に関するものである。
ンジスタ及びその製造方法に関し、より詳細には、アバ
ランシェ破壊耐量が改善された縦型電界効果トランジス
タ及びその製造方法に関するものである。
【０００２】
【従来の技術】一般に電界効果トランジスタは、構造上
の違いにより、電流が基板面と平行な方向に流れる横型
素子と、垂直な方向に流れる縦型素子とに大別できる。
縦型素子は、主電極の一方が半導体素子の底面側にあ
り、横型素子に比して単位面積当たりの通電能力に優れ
るため、主に高電力を取り扱う個別素子として利用され
る。
の違いにより、電流が基板面と平行な方向に流れる横型
素子と、垂直な方向に流れる縦型素子とに大別できる。
縦型素子は、主電極の一方が半導体素子の底面側にあ
り、横型素子に比して単位面積当たりの通電能力に優れ
るため、主に高電力を取り扱う個別素子として利用され
る。
【０００３】縦型の絶縁ゲート電界効果トランジスタ
（以下、縦型ＭＯＳＦＥＴと呼ぶ）は、スイッチング電
源、固体リレー、オーディオ増幅器、ＡＣサーボ、モー
タ制御、無停電電源、インバータ装置、及び、放送用送
信機等の数十Ｖから１０００Ｖ程度までの広い耐圧範囲
で高速スイッチングが必要な応用分野で使用されてい
る。
（以下、縦型ＭＯＳＦＥＴと呼ぶ）は、スイッチング電
源、固体リレー、オーディオ増幅器、ＡＣサーボ、モー
タ制御、無停電電源、インバータ装置、及び、放送用送
信機等の数十Ｖから１０００Ｖ程度までの広い耐圧範囲
で高速スイッチングが必要な応用分野で使用されてい
る。
【０００４】図６は、一般の縦型ＭＯＳＦＥＴがブレー
クダウン電流によって破壊に至る様子を示す。同図
（ａ）に示すように、縦型ＭＯＳＦＥＴは、一般的な構
造であり、寄生抵抗Ｒ、寄生ダイオードＤ、及び、ＮＰ
Ｎ型の寄生バイポーラトランジスタ（以下、寄生ＮＰＮ
トランジスタと呼ぶ）Ｔが存在する。寄生ダイオードＤ
は、ｐ型の第１ベース領域３及びｎ型の半導体基板１で
形成され、寄生ＮＰＮトランジスタＴは、ｎ型のソース
領域４、ｐ型の第１ベース領域３、及び、ｎ型の半導体
基板１で形成される。
クダウン電流によって破壊に至る様子を示す。同図
（ａ）に示すように、縦型ＭＯＳＦＥＴは、一般的な構
造であり、寄生抵抗Ｒ、寄生ダイオードＤ、及び、ＮＰ
Ｎ型の寄生バイポーラトランジスタ（以下、寄生ＮＰＮ
トランジスタと呼ぶ）Ｔが存在する。寄生ダイオードＤ
は、ｐ型の第１ベース領域３及びｎ型の半導体基板１で
形成され、寄生ＮＰＮトランジスタＴは、ｎ型のソース
領域４、ｐ型の第１ベース領域３、及び、ｎ型の半導体
基板１で形成される。
【０００５】同図（ｂ）は、同図（ａ）の等価回路を示
す。縦型ＭＯＳＦＥＴには、ソース電極９とドレイン電
極２との間に印加できる電圧の限界値を示す最大定格が
決められている。縦型ＭＯＳＦＥＴは、ソース・ドレイ
ン間電圧が最大定格を越えると、以下のように動作す
る。
す。縦型ＭＯＳＦＥＴには、ソース電極９とドレイン電
極２との間に印加できる電圧の限界値を示す最大定格が
決められている。縦型ＭＯＳＦＥＴは、ソース・ドレイ
ン間電圧が最大定格を越えると、以下のように動作す
る。
【０００６】逆バイアス状態の寄生ダイオードＤは、電
圧降服し、ブレークダウン電流Ｉ1を流す。寄生抵抗Ｒ
は、ブレークダウン電流Ｉ1に比例する電圧降下を発生
し、寄生ＮＰＮトランジスタＴのエミッタ・ベース間を
約０．７Ｖ以上の電圧にする。寄生ＮＰＮトランジスタ
Ｔは、トランジスタ動作を行い、寄生トランジスタ電流
Ｉ2をコレクタ・エミッタ間に流す。
圧降服し、ブレークダウン電流Ｉ1を流す。寄生抵抗Ｒ
は、ブレークダウン電流Ｉ1に比例する電圧降下を発生
し、寄生ＮＰＮトランジスタＴのエミッタ・ベース間を
約０．７Ｖ以上の電圧にする。寄生ＮＰＮトランジスタ
Ｔは、トランジスタ動作を行い、寄生トランジスタ電流
Ｉ2をコレクタ・エミッタ間に流す。
【０００７】寄生トランジスタ電流Ｉ2による熱の発生
と、温度上昇による寄生トランジスタ電流Ｉ2の電流値
の上昇とが正帰還によって、繰り返されるので、縦型Ｍ
ＯＳＦＥＴは最終的に破壊する。
と、温度上昇による寄生トランジスタ電流Ｉ2の電流値
の上昇とが正帰還によって、繰り返されるので、縦型Ｍ
ＯＳＦＥＴは最終的に破壊する。
【０００８】図７（ａ）〜（ｃ）は、特許第３０２７９
３９号公報に記載の高濃度のｐ型の第２ベース領域１０
を有する縦型ＭＯＳＦＥＴを示す。同図（ｃ）は、半導
体基板１の表面の拡散層を示す平面図である。同図
（ａ）は、同図（ｃ）のＡ1−Ａ2方向の断面図であり、
同図（ｂ）は、同図（ｃ）のＢ1−Ｂ2方向の断面図であ
る。
３９号公報に記載の高濃度のｐ型の第２ベース領域１０
を有する縦型ＭＯＳＦＥＴを示す。同図（ｃ）は、半導
体基板１の表面の拡散層を示す平面図である。同図
（ａ）は、同図（ｃ）のＡ1−Ａ2方向の断面図であり、
同図（ｂ）は、同図（ｃ）のＢ1−Ｂ2方向の断面図であ
る。
【０００９】高濃度のｐ+型の第２ベース領域１０は、
ｐ型の第１ベース領域３の中央部から多角形状の頂部の
夫々に向かって延びる複数の対角状部を有する。ｎ型の
ソース領域４は、第１ベース領域３内に第２ベース領域
１０の対角状部によって分割されて形成され、第２ベー
ス領域１０よりも浅い。
ｐ型の第１ベース領域３の中央部から多角形状の頂部の
夫々に向かって延びる複数の対角状部を有する。ｎ型の
ソース領域４は、第１ベース領域３内に第２ベース領域
１０の対角状部によって分割されて形成され、第２ベー
ス領域１０よりも浅い。
【００１０】図８（ａ）〜（ｆ）は、縦型ＭＯＳＦＥＴ
の製造工程を示し、図７（ａ）と同様にＡ1−Ａ2方向の
断面図である。同図（ａ）に示すように、まず、ｎ型の
半導体基板１の表面に酸化膜であるゲート酸化膜５及び
ポリシリコン電極であるゲート電極６を形成する。
の製造工程を示し、図７（ａ）と同様にＡ1−Ａ2方向の
断面図である。同図（ａ）に示すように、まず、ｎ型の
半導体基板１の表面に酸化膜であるゲート酸化膜５及び
ポリシリコン電極であるゲート電極６を形成する。
【００１１】同図（ｂ）に示すように、フォトリソグラ
フィー（以下、ＰＲと呼ぶ）技術により、ゲート絶縁膜
５及びゲート電極６を選択的にエッチングし、その後残
ったゲート電極６を不純物導入のマスクとして、イオン
注入技術により、ｐ型の第１ベース領域３を形成する。
第１ベース領域３には、縦型ＭＯＳＦＥＴのチャネルが
形成される。
フィー（以下、ＰＲと呼ぶ）技術により、ゲート絶縁膜
５及びゲート電極６を選択的にエッチングし、その後残
ったゲート電極６を不純物導入のマスクとして、イオン
注入技術により、ｐ型の第１ベース領域３を形成する。
第１ベース領域３には、縦型ＭＯＳＦＥＴのチャネルが
形成される。
【００１２】同図（ｃ）に示すように、ＰＲ技術により
フォトレジスト１１を不純物導入のマスクとして、イオ
ン注入技術により第１ベース領域３に比して、不純物濃
度が高いｐ型の第２ベース領域１０を形成する。
フォトレジスト１１を不純物導入のマスクとして、イオ
ン注入技術により第１ベース領域３に比して、不純物濃
度が高いｐ型の第２ベース領域１０を形成する。
【００１３】同図（ｄ）に示すように、第２ベース領域
１０を半導体基板１の表面に残すためにフォトレジスト
１２を用い、ＰＲ技術によりゲート電極６及びフォトレ
ジスト１２を不純物導入のマスクとして、イオン注入技
術によりｎ型のソース領域４を形成する。
１０を半導体基板１の表面に残すためにフォトレジスト
１２を用い、ＰＲ技術によりゲート電極６及びフォトレ
ジスト１２を不純物導入のマスクとして、イオン注入技
術によりｎ型のソース領域４を形成する。
【００１４】同図（ｅ）に示すように、半導体基板１の
表面を覆う層間絶縁膜８を形成し、ＰＲ技術により選択
的にエッチングしてソース電極コンタクト窓７を形成す
る。ソース電極コンタクト窓７は、半導体基板１の表面
まで形成され、第２ベース領域１０、ソース領域４、及
び、ソース電極９をコンタクトさせる。
表面を覆う層間絶縁膜８を形成し、ＰＲ技術により選択
的にエッチングしてソース電極コンタクト窓７を形成す
る。ソース電極コンタクト窓７は、半導体基板１の表面
まで形成され、第２ベース領域１０、ソース領域４、及
び、ソース電極９をコンタクトさせる。
【００１５】同図（ｆ）に示すように、最後に、ゲート
電極６が形成された半導体基板１の主面側にソース電極
９を形成し、半導体基板１の底面側にドレイン電極２を
形成して、Ｎチャネルの縦型ＭＯＳＦＥＴが完成する。
電極６が形成された半導体基板１の主面側にソース電極
９を形成し、半導体基板１の底面側にドレイン電極２を
形成して、Ｎチャネルの縦型ＭＯＳＦＥＴが完成する。
【００１６】
【発明が解決しようとする課題】上記従来の縦型電界効
果トランジスタ及びその製造方法は、第１ベ―ス領域３
内の頂部及びソース領域４の対角状部に第２ベース領域
１０が形成されることにより、ブレークダウンが発生し
やすい第１ベ―ス領域３の頂部付近でブレークダウンの
発生を抑えるので、アバランシェ破壊耐量が向上するも
のである。
果トランジスタ及びその製造方法は、第１ベ―ス領域３
内の頂部及びソース領域４の対角状部に第２ベース領域
１０が形成されることにより、ブレークダウンが発生し
やすい第１ベ―ス領域３の頂部付近でブレークダウンの
発生を抑えるので、アバランシェ破壊耐量が向上するも
のである。
【００１７】しかし、ソース電極９、ソース領域４、及
び、第２ベース領域１０をコンタクトさせるので、半導
体基板１の表面に第２ベース領域１０及びソース領域４
を予め露出させる必要があり、そのために必要な製造工
程が増えるという欠点があった。
び、第２ベース領域１０をコンタクトさせるので、半導
体基板１の表面に第２ベース領域１０及びソース領域４
を予め露出させる必要があり、そのために必要な製造工
程が増えるという欠点があった。
【００１８】本発明は、上記したような従来の技術が有
する欠点を解決するためになされたものであり、アバラ
ンシェ破壊耐量を大きくするための製造が容易な縦型電
界効果トランジスタ及びその製造方法を提供することを
目的とする。
する欠点を解決するためになされたものであり、アバラ
ンシェ破壊耐量を大きくするための製造が容易な縦型電
界効果トランジスタ及びその製造方法を提供することを
目的とする。
【００１９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の縦型電界効果トランジスタ及びその製造方
法は、第１導電型の半導体基板と、該半導体基板の主面
側に形成された略多角形状の第２導電型の第１ベース領
域と、該第１ベース領域内に形成され該第１ベース領域
の中央部から前記多角形状の頂部の夫々に向かって延び
る複数の対角状部を有する、前記第１ベース領域よりも
高濃度の第２導電型の第２ベース領域と、前記第１ベー
ス領域内に前記第２ベース領域の対角状部によって分割
されて形成される、前記第２ベース領域よりも浅い第１
導電型のソース領域と、該ソース領域にコンタクトする
ソース電極と、前記半導体基板の底面側にコンタクト
し、ドレイン領域を構成する半導体基板の領域を隔てて
前記第１ベース領域と対向するドレイン電極とを備える
縦型電界効果トランジスタにおいて、前記ソース電極の
縁部が、前記ソース領域の底部を越えて前記第２ベース
領域の内部に迄延びていることを特徴とする。
め、本発明の縦型電界効果トランジスタ及びその製造方
法は、第１導電型の半導体基板と、該半導体基板の主面
側に形成された略多角形状の第２導電型の第１ベース領
域と、該第１ベース領域内に形成され該第１ベース領域
の中央部から前記多角形状の頂部の夫々に向かって延び
る複数の対角状部を有する、前記第１ベース領域よりも
高濃度の第２導電型の第２ベース領域と、前記第１ベー
ス領域内に前記第２ベース領域の対角状部によって分割
されて形成される、前記第２ベース領域よりも浅い第１
導電型のソース領域と、該ソース領域にコンタクトする
ソース電極と、前記半導体基板の底面側にコンタクト
し、ドレイン領域を構成する半導体基板の領域を隔てて
前記第１ベース領域と対向するドレイン電極とを備える
縦型電界効果トランジスタにおいて、前記ソース電極の
縁部が、前記ソース領域の底部を越えて前記第２ベース
領域の内部に迄延びていることを特徴とする。
【００２０】本発明の縦型電界効果トランジスタの製造
方法は、第１導電型の半導体基板の主面側に多角形状の
第２導電型の第１ベース領域を形成し、前記第１ベース
領域内に第１導電型のソース領域を形成し、前記第１ベ
ース領域の中央部から前記多角形状の頂部の夫々に向か
って延びる複数の対角状部を有し、該対角状部によって
前記ソース領域を分割する、前記第１ベース領域よりも
高濃度の第２導電型の第２ベース領域を前記第１ベース
領域内に形成し、前記第１ベース領域内に、縁部が前記
ソース領域の底部を越えて前記第２ベース領域の内部に
迄延びるコンタクト窓を形成し、前記コンタクト窓内に
ソース電極を形成し、前記半導体基板の底面側にドレイ
ン電極を形成することを特徴とする。
方法は、第１導電型の半導体基板の主面側に多角形状の
第２導電型の第１ベース領域を形成し、前記第１ベース
領域内に第１導電型のソース領域を形成し、前記第１ベ
ース領域の中央部から前記多角形状の頂部の夫々に向か
って延びる複数の対角状部を有し、該対角状部によって
前記ソース領域を分割する、前記第１ベース領域よりも
高濃度の第２導電型の第２ベース領域を前記第１ベース
領域内に形成し、前記第１ベース領域内に、縁部が前記
ソース領域の底部を越えて前記第２ベース領域の内部に
迄延びるコンタクト窓を形成し、前記コンタクト窓内に
ソース電極を形成し、前記半導体基板の底面側にドレイ
ン電極を形成することを特徴とする。
【００２１】本発明の縦型電界効果トランジスタ及びそ
の製造方法は、コンタクト窓の縁部がソース領域の底部
を越えて第２ベース領域の内部に迄延び、ソース電極が
コンタクト窓内に形成される構造を有することにより、
第２ベース領域及びソース領域の双方を半導体基板の表
面に予め露出させる製造工程が不要になるので、縦型Ｍ
ＯＳＦＥＴのアバランシェ破壊耐量を向上する構造の製
造が容易になる。
の製造方法は、コンタクト窓の縁部がソース領域の底部
を越えて第２ベース領域の内部に迄延び、ソース電極が
コンタクト窓内に形成される構造を有することにより、
第２ベース領域及びソース領域の双方を半導体基板の表
面に予め露出させる製造工程が不要になるので、縦型Ｍ
ＯＳＦＥＴのアバランシェ破壊耐量を向上する構造の製
造が容易になる。
【００２２】
【発明の実施の形態】以下、本発明の実施形態例に基づ
いて、本発明の縦型電界効果トランジスタ及びその製造
方法について図面を参照して説明する。図１は、本発明
の一実施形態例の縦型電界効果トランジスタの第１断面
図である。本実施形態例の縦型電界効果トランジスタ
は、複数の素子から成るユニットセルの中の１素子分の
単位セルとして製造され、点線で区切られる範囲であ
る。第１断面図は、２つの単位セル部分を示す。
いて、本発明の縦型電界効果トランジスタ及びその製造
方法について図面を参照して説明する。図１は、本発明
の一実施形態例の縦型電界効果トランジスタの第１断面
図である。本実施形態例の縦型電界効果トランジスタ
は、複数の素子から成るユニットセルの中の１素子分の
単位セルとして製造され、点線で区切られる範囲であ
る。第１断面図は、２つの単位セル部分を示す。
【００２３】図２は、図１と異なる断面方向の第２断面
図である。第２断面図は、１つの単位セル部分を示す。
図３は、図１と垂直な平面方向の平面図である。平面図
は、半導体基板１の表面の拡散層を示す。第１断面図
は、図３のＡ1−Ａ2方向の断面を示し、第２断面図は、
図３のＢ1−Ｂ2方向の断面を示す。
図である。第２断面図は、１つの単位セル部分を示す。
図３は、図１と垂直な平面方向の平面図である。平面図
は、半導体基板１の表面の拡散層を示す。第１断面図
は、図３のＡ1−Ａ2方向の断面を示し、第２断面図は、
図３のＢ1−Ｂ2方向の断面を示す。
【００２４】縦型電界効果トランジスタは、ｎチャネル
ＭＯＳＦＥＴであり、ｎ型の半導体基板１、ドレイン電
極２、ＭＯＳＦＥＴのｎチャネルが形成されるｐ型の第
１ベース領域３、ｎ型のソース領域４、ゲート絶縁膜
５、ポリシリコン電極であるゲート電極６、ＢＰＳＧ膜
である層間絶縁膜８、ソース電極９、及び、第１ベース
領域３より不純物濃度が高いｐ+型の第２ベース領域１
０で構成される。
ＭＯＳＦＥＴであり、ｎ型の半導体基板１、ドレイン電
極２、ＭＯＳＦＥＴのｎチャネルが形成されるｐ型の第
１ベース領域３、ｎ型のソース領域４、ゲート絶縁膜
５、ポリシリコン電極であるゲート電極６、ＢＰＳＧ膜
である層間絶縁膜８、ソース電極９、及び、第１ベース
領域３より不純物濃度が高いｐ+型の第２ベース領域１
０で構成される。
【００２５】第１ベース領域３は、半導体基板１の主面
側に形成され、略多角形状を有する。第２ベース領域１
０は、第１ベース領域３内に形成され、第１ベース領域
３の中央部から多角形状の頂部の夫々に向かって延びる
複数の対角状部を有する。ソース領域４は、第１ベース
領域３内に第２ベース領域１０の対角状部によって分割
されて形成され、第２ベース領域１０よりも浅い。
側に形成され、略多角形状を有する。第２ベース領域１
０は、第１ベース領域３内に形成され、第１ベース領域
３の中央部から多角形状の頂部の夫々に向かって延びる
複数の対角状部を有する。ソース領域４は、第１ベース
領域３内に第２ベース領域１０の対角状部によって分割
されて形成され、第２ベース領域１０よりも浅い。
【００２６】ドレイン電極２は、半導体基板１の底面側
にコンタクトされ、第１ベース領域３とドレイン領域を
構成する半導体基板１の領域を隔てて対向する。
にコンタクトされ、第１ベース領域３とドレイン領域を
構成する半導体基板１の領域を隔てて対向する。
【００２７】ソース電極９は、半導体基板１の主面側に
コンタクトされ、縁部がソース領域４の底部を越えて、
第２ベース領域１０の内部に迄延ばされる。ソース電極
９、ソース領域４、及び、第２ベース領域１０は、ソー
ス電極コンタクト窓７で、コンタクトされる。
コンタクトされ、縁部がソース領域４の底部を越えて、
第２ベース領域１０の内部に迄延ばされる。ソース電極
９、ソース領域４、及び、第２ベース領域１０は、ソー
ス電極コンタクト窓７で、コンタクトされる。
【００２８】ソース電極コンタクト窓７がソース領域４
を突き抜け、第２ベース領域１０に達する深さを有する
ことにより、第２ベース領域１０を半導体基板１の表面
に予め残すための製造工程を省略することができるの
で、縦型ＭＯＳＦＥＴの製造が容易になる。
を突き抜け、第２ベース領域１０に達する深さを有する
ことにより、第２ベース領域１０を半導体基板１の表面
に予め残すための製造工程を省略することができるの
で、縦型ＭＯＳＦＥＴの製造が容易になる。
【００２９】第１ベース領域３は、ゲート電圧が印加さ
れると、ゲート電極６の直下にあり、且つ、ソース領域
４と半導体基板１とに挟まれる範囲で、ｎチャネルを形
成する。ドレイン電流は、ドレイン電極２、半導体基板
１、第１ベース領域３に形成されたｎチャネル、ソース
領域４、及び、ソース電極９を経由して流れる。
れると、ゲート電極６の直下にあり、且つ、ソース領域
４と半導体基板１とに挟まれる範囲で、ｎチャネルを形
成する。ドレイン電流は、ドレイン電極２、半導体基板
１、第１ベース領域３に形成されたｎチャネル、ソース
領域４、及び、ソース電極９を経由して流れる。
【００３０】第１ベース領域３の多角形状の頂部付近
は、ｎチャネルが形成されると、頂部以外の直線部分に
比して、ｎチャネルのチャネル長が短く、低い不純物濃
度のため寄生抵抗Ｒが高いことにより、寄生ＮＰＮトラ
ンジスタＴを小さいブレークダウン電流で容易にオンさ
せるので、ブレークダウンが発生し易い。
は、ｎチャネルが形成されると、頂部以外の直線部分に
比して、ｎチャネルのチャネル長が短く、低い不純物濃
度のため寄生抵抗Ｒが高いことにより、寄生ＮＰＮトラ
ンジスタＴを小さいブレークダウン電流で容易にオンさ
せるので、ブレークダウンが発生し易い。
【００３１】第２ベース領域１０は、ソース領域４より
深く、複数の対角状部を有し、ゲート電極６の直下まで
形成される。
深く、複数の対角状部を有し、ゲート電極６の直下まで
形成される。
【００３２】第１ベース領域３内は、中央部から多角形
状の頂部の夫々に向かう方向に、ソース領域４に代えて
第２ベース領域１０が形成される構造を有することによ
り、ｎチャネルが形成されず、寄生ＮＰＮトランジスタ
Ｔをオンさせる高い寄生抵抗Ｒが無いので、ブレークダ
ウンの発生を抑制する。
状の頂部の夫々に向かう方向に、ソース領域４に代えて
第２ベース領域１０が形成される構造を有することによ
り、ｎチャネルが形成されず、寄生ＮＰＮトランジスタ
Ｔをオンさせる高い寄生抵抗Ｒが無いので、ブレークダ
ウンの発生を抑制する。
【００３３】縦型ＭＯＳＦＥＴは、ブレークダウンの発
生が抑制されるので、ドレイン・ソース間に過電圧が印
可された際のアバランシェ破壊耐量が向上する。
生が抑制されるので、ドレイン・ソース間に過電圧が印
可された際のアバランシェ破壊耐量が向上する。
【００３４】図４（ａ）〜（ｅ）は、本発明の一実施形
態例の縦型電界効果トランジスタの製造工程を夫々示
す。同図（ａ）〜（ｅ）は、図１の縦型ＭＯＳＦＥＴが
製造される工程を順番に示す。図５（ａ）及び（ｂ）
は、図４（ｃ）及び（ｅ）と同一の製造工程を夫々示
す。
態例の縦型電界効果トランジスタの製造工程を夫々示
す。同図（ａ）〜（ｅ）は、図１の縦型ＭＯＳＦＥＴが
製造される工程を順番に示す。図５（ａ）及び（ｂ）
は、図４（ｃ）及び（ｅ）と同一の製造工程を夫々示
す。
【００３５】図４（ａ）に示すように、まず、ｎ型の半
導体基板１の表面に酸化膜であるゲート酸化膜５及びポ
リシリコン電極であるゲート電極６を形成する。
導体基板１の表面に酸化膜であるゲート酸化膜５及びポ
リシリコン電極であるゲート電極６を形成する。
【００３６】同図（ｂ）に示すように、ＰＲ技術により
選択的にゲート絶縁膜５及びゲート電極６をエッチング
し除去する。ＰＲ技術により除去せずに残ったゲート電
極６を不純物導入のマスクとして、イオン注入技術によ
りボロン等のｐ型不純物を導入し、ｐ型の第１ベ―ス領
域３を形成し、その後同じくゲート電極６をマスクとし
て、ｎ型不純物を導入し、第１ベース領域３内にｎ型の
ソース領域４を形成する。
選択的にゲート絶縁膜５及びゲート電極６をエッチング
し除去する。ＰＲ技術により除去せずに残ったゲート電
極６を不純物導入のマスクとして、イオン注入技術によ
りボロン等のｐ型不純物を導入し、ｐ型の第１ベ―ス領
域３を形成し、その後同じくゲート電極６をマスクとし
て、ｎ型不純物を導入し、第１ベース領域３内にｎ型の
ソース領域４を形成する。
【００３７】同図（ｃ）に示すように、ＰＲ技術によ
り、フォトレジスト１１を不純物導入のマスクとして、
イオン注入技術によりｐ型不純物を導入し、第１ベース
領域３よりも高濃度でソース領域４より深いｐ型の第２
型ベース領域１０を形成する。
り、フォトレジスト１１を不純物導入のマスクとして、
イオン注入技術によりｐ型不純物を導入し、第１ベース
領域３よりも高濃度でソース領域４より深いｐ型の第２
型ベース領域１０を形成する。
【００３８】図５（ａ）は、図３（ｃ）のＢ1−Ｂ2方向
の断面図であり、図４（ｃ）と同一の製造工程を示す。
この製造工程では、ソース領域４を分割し、且つ、Ｂ1
−Ｂ2方向の断面付近にソース領域４に代えて第２ベー
ス領域１０を形成する。
の断面図であり、図４（ｃ）と同一の製造工程を示す。
この製造工程では、ソース領域４を分割し、且つ、Ｂ1
−Ｂ2方向の断面付近にソース領域４に代えて第２ベー
ス領域１０を形成する。
【００３９】図４（ｄ）に示すように、半導体基板１の
主面側に層間絶縁膜８を形成する。その後、ＰＲ技術及
びエッチング技術により、層間絶縁膜８、ソース領域
４、及び、第２ベース領域１０の一部を除去し、ソース
電極コンタクト窓７を形成する。
主面側に層間絶縁膜８を形成する。その後、ＰＲ技術及
びエッチング技術により、層間絶縁膜８、ソース領域
４、及び、第２ベース領域１０の一部を除去し、ソース
電極コンタクト窓７を形成する。
【００４０】この製造工程では、ソース電極９の縁部が
ソース領域４の底部を越えて、第２ベース領域１０の内
部に迄延びるように、ソース電極コンタクト窓７を形成
することで、第２ベース領域１０、ソース領域４、及
び、ソース電極９をコンタクトすることができる。
ソース領域４の底部を越えて、第２ベース領域１０の内
部に迄延びるように、ソース電極コンタクト窓７を形成
することで、第２ベース領域１０、ソース領域４、及
び、ソース電極９をコンタクトすることができる。
【００４１】同図（ｅ）に示すように、最後に、ゲート
電極６が形成された半導体基板１の主面側にソース電極
９を形成し、半導体基板１の底面側にドレイン電極２を
形成して、Ｎチャネルの縦型ＭＯＳＦＥＴが完成する。
電極６が形成された半導体基板１の主面側にソース電極
９を形成し、半導体基板１の底面側にドレイン電極２を
形成して、Ｎチャネルの縦型ＭＯＳＦＥＴが完成する。
【００４２】本実施形態例の縦型ＭＯＳＦＥＴは、従来
例に比して、製造工程数が同じであれば、ドレイン・ソ
ース間に過電圧が印可された際に発生するアバランシェ
破壊耐量を向上できる。
例に比して、製造工程数が同じであれば、ドレイン・ソ
ース間に過電圧が印可された際に発生するアバランシェ
破壊耐量を向上できる。
【００４３】例えば、ドレイン・ソース間耐圧５００Ｖ
のｎチャネル縦型ＭＯＳＦＥＴに本実施形態例を適用す
ると、破壊に至るブレークダウン電流値が３〜４倍大き
くなる。
のｎチャネル縦型ＭＯＳＦＥＴに本実施形態例を適用す
ると、破壊に至るブレークダウン電流値が３〜４倍大き
くなる。
【００４４】上記実施形態例によれば、ソース電極コン
タクト窓７の縁部がソース領域４の底部を越えて第２ベ
ース領域１０の内部に迄延び、ソース電極９がソース電
極コンタクト窓７内に形成される構造を有することによ
り、第２ベース領域１０及びソース領域４の双方を半導
体基板１の表面に予め露出させる製造工程が不要になる
ので、縦型ＭＯＳＦＥＴのアバランシェ破壊耐量を向上
する構造の製造が容易になる。
タクト窓７の縁部がソース領域４の底部を越えて第２ベ
ース領域１０の内部に迄延び、ソース電極９がソース電
極コンタクト窓７内に形成される構造を有することによ
り、第２ベース領域１０及びソース領域４の双方を半導
体基板１の表面に予め露出させる製造工程が不要になる
ので、縦型ＭＯＳＦＥＴのアバランシェ破壊耐量を向上
する構造の製造が容易になる。
【００４５】上記実施形態例では、ｎチャネル縦型ＭＯ
ＳＦＥＴについて説明したが、極性を変えれば、ｐチャ
ネル縦型ＭＯＳＦＥＴについて同様な効果が得られる。
ＳＦＥＴについて説明したが、極性を変えれば、ｐチャ
ネル縦型ＭＯＳＦＥＴについて同様な効果が得られる。
【００４６】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の縦型電界効果トランジスタ
及びその製造方法は、上記実施形態例の構成にのみ限定
されるものでなく、上記実施形態例の構成から種々の修
正及び変更を施した縦型電界効果トランジスタ及びその
製造方法も、本発明の範囲に含まれる。
づいて説明したが、本発明の縦型電界効果トランジスタ
及びその製造方法は、上記実施形態例の構成にのみ限定
されるものでなく、上記実施形態例の構成から種々の修
正及び変更を施した縦型電界効果トランジスタ及びその
製造方法も、本発明の範囲に含まれる。
【００４７】
【発明の効果】以上説明したように、本発明の縦型電界
効果トランジスタ及びその製造方法では、第１ベース領
域３内は、中央部から多角形状の頂部の夫々に向かう方
向に、ソース領域４に代えて第２ベース領域１０が形成
される構造を有することにより、ｎチャネルが形成され
ず、寄生ＮＰＮトランジスタＴをオンさせる高い寄生抵
抗Ｒが無いので、ブレークダウンの発生を抑制し、アバ
ランシェ破壊耐量を向上する。
効果トランジスタ及びその製造方法では、第１ベース領
域３内は、中央部から多角形状の頂部の夫々に向かう方
向に、ソース領域４に代えて第２ベース領域１０が形成
される構造を有することにより、ｎチャネルが形成され
ず、寄生ＮＰＮトランジスタＴをオンさせる高い寄生抵
抗Ｒが無いので、ブレークダウンの発生を抑制し、アバ
ランシェ破壊耐量を向上する。
【００４８】また、ソース電極コンタクト窓７の縁部が
ソース領域４の底部を越えて第２ベース領域１０の内部
に迄延び、ソース電極９がソース電極コンタクト窓７内
に形成される構造を有することにより、第２ベース領域
１０及びソース領域４の双方を半導体基板１の表面に予
め露出させる製造工程が不要になるので、縦型ＭＯＳＦ
ＥＴのアバランシェ破壊耐量を向上する構造の製造が容
易になる。
ソース領域４の底部を越えて第２ベース領域１０の内部
に迄延び、ソース電極９がソース電極コンタクト窓７内
に形成される構造を有することにより、第２ベース領域
１０及びソース領域４の双方を半導体基板１の表面に予
め露出させる製造工程が不要になるので、縦型ＭＯＳＦ
ＥＴのアバランシェ破壊耐量を向上する構造の製造が容
易になる。
【図１】本発明の一実施形態例の縦型電界効果トランジ
スタの第１断面図である。
スタの第１断面図である。
【図２】図１と異なる断面方向の第２断面図である。
【図３】図１と垂直な平面方向の平面図である。
【図４】同図（ａ）〜（ｅ）は、本発明の一実施形態例
の縦型電界効果トランジスタの製造工程を夫々示す。
の縦型電界効果トランジスタの製造工程を夫々示す。
【図５】同図（ａ）及び（ｂ）は、図４（ｃ）及び
（ｅ）と同一の製造工程を夫々示す。
（ｅ）と同一の製造工程を夫々示す。
【図６】一般の縦型ＭＯＳＦＥＴがブレークダウン電流
によって破壊に至る様子を示す。
によって破壊に至る様子を示す。
【図７】同図（ａ）〜（ｃ）は、特許第３０２７９３９
号公報に記載の高濃度のｐ型の第２ベース領域１０を有
する縦型ＭＯＳＦＥＴを示す。
号公報に記載の高濃度のｐ型の第２ベース領域１０を有
する縦型ＭＯＳＦＥＴを示す。
【図８】同図（ａ）〜（ｆ）は、縦型ＭＯＳＦＥＴの製
造工程を示す。
造工程を示す。
１ 半導体基板（ｎ型） ２ ドレイン電極 ３ 第１ベース領域（ｐ型） ４ ソース領域（ｎ型） ５ ゲート絶縁膜 ６ ゲート電極 ７ ソース電極コンタクト窓 ８ 層間絶縁膜 ９ ソース電極 １０ 第２ベース領域（ｐ+型） １１、１２ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/41 Ｈ０１Ｌ 21/88 Ｊ
Claims (2)
- 【請求項１】 第１導電型の半導体基板と、該半導体基
板の主面側に形成された略多角形状の第２導電型の第１
ベース領域と、該第１ベース領域内に形成され該第１ベ
ース領域の中央部から前記多角形状の頂部の夫々に向か
って延びる複数の対角状部を有する、前記第１ベース領
域よりも高濃度の第２導電型の第２ベース領域と、前記
第１ベース領域内に前記第２ベース領域の対角状部によ
って分割されて形成される、前記第２ベース領域よりも
浅い第１導電型のソース領域と、該ソース領域にコンタ
クトするソース電極と、前記半導体基板の底面側にコン
タクトし、ドレイン領域を構成する半導体基板の領域を
隔てて前記第１ベース領域と対向するドレイン電極とを
備える縦型電界効果トランジスタにおいて、 前記ソース電極の縁部が、前記ソース領域の底部を越え
て前記第２ベース領域の内部に迄延びていることを特徴
とする縦型電界効果トランジスタ。 - 【請求項２】 第１導電型の半導体基板の主面側に多角
形状の第２導電型の第１ベース領域を形成し、 前記第１ベース領域内に第１導電型のソース領域を形成
し、 前記第１ベース領域の中央部から前記多角形状の頂部の
夫々に向かって延びる複数の対角状部を有し、該対角状
部によって前記ソース領域を分割する、前記第１ベース
領域よりも高濃度の第２導電型の第２ベース領域を前記
第１ベース領域内に形成し、 前記第１ベース領域内に、縁部が前記ソース領域の底部
を越えて前記第２ベース領域の内部に迄延びるコンタク
ト窓を形成し、 前記コンタクト窓内にソース電極を形成し、 前記半導体基板の底面側にドレイン電極を形成すること
を特徴とする縦型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001146052A JP2002343969A (ja) | 2001-05-16 | 2001-05-16 | 縦型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001146052A JP2002343969A (ja) | 2001-05-16 | 2001-05-16 | 縦型電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002343969A true JP2002343969A (ja) | 2002-11-29 |
Family
ID=18991766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001146052A Pending JP2002343969A (ja) | 2001-05-16 | 2001-05-16 | 縦型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002343969A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7576964B2 (en) | 2003-09-30 | 2009-08-18 | Nec Electronics Corporation | Overvoltage protection circuit of output MOS transistor |
| WO2010004715A1 (ja) * | 2008-07-09 | 2010-01-14 | パナソニック株式会社 | 半導体素子およびその製造方法 |
| JP2015008234A (ja) * | 2013-06-25 | 2015-01-15 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2019531598A (ja) * | 2016-08-31 | 2019-10-31 | 無錫華潤上華科技有限公司Ｃｓｍｃｔｅｃｈｎｏｌｏｇｉｅｓ Ｆａｂ２ Ｃｏ．， Ｌｔｄ． | 接合電界効果トランジスタと統合されたデバイス、およびそれを製造するための方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH09115923A (ja) * | 1995-10-23 | 1997-05-02 | Toyota Motor Corp | 半導体装置及びその製造方法 |
| JPH09289314A (ja) * | 1996-04-19 | 1997-11-04 | Nec Corp | 縦型電界効果トランジスタおよびその製造方法 |
| JP2000091575A (ja) * | 1998-09-07 | 2000-03-31 | Sanken Electric Co Ltd | 絶縁ゲ−ト型トランジスタの製造方法 |
-
2001
- 2001-05-16 JP JP2001146052A patent/JP2002343969A/ja active Pending
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| JPWO2010004715A1 (ja) * | 2008-07-09 | 2011-12-22 | パナソニック株式会社 | 半導体素子およびその製造方法 |
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| JP2015008234A (ja) * | 2013-06-25 | 2015-01-15 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2019531598A (ja) * | 2016-08-31 | 2019-10-31 | 無錫華潤上華科技有限公司Ｃｓｍｃｔｅｃｈｎｏｌｏｇｉｅｓ Ｆａｂ２ Ｃｏ．， Ｌｔｄ． | 接合電界効果トランジスタと統合されたデバイス、およびそれを製造するための方法 |
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