JPH1056174A - 半導体装置 - Google Patents
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- JPH1056174A JPH1056174A JP8211625A JP21162596A JPH1056174A JP H1056174 A JPH1056174 A JP H1056174A JP 8211625 A JP8211625 A JP 8211625A JP 21162596 A JP21162596 A JP 21162596A JP H1056174 A JPH1056174 A JP H1056174A
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- impurity diffusion
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- gate electrode
- semiconductor device
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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Abstract
(57)【要約】
【課題】セル形成領域の周辺領域を小面積化してチップ
面積を小さくすることができる半導体装置を提供する。 【解決手段】半導体基板１に溝６を有する縦型ＭＯＳＦ
ＥＴのユニットセルが多数形成されるとともに半導体基
板１の表面にソース電極１１が、半導体基板１の裏面に
ドレイン電極１３が形成され、このセル形成領域Ｚ１の
周囲において半導体基板１のｎ- 型エピタキシャル層３
にディープｐウェル領域１９が延設されている。セル形
成領域Ｚ１の周囲におけるディープｐウェル領域１９の
上に酸化膜１４，１６を介して縦型ＭＯＳＦＥＴのゲー
ト電極のアルミ配線１７がディープｐウェル領域１９よ
りも外側に張り出した状態で延設され、ゲート電極のア
ルミ配線１７をフィールドプレートとして用いている。
面積を小さくすることができる半導体装置を提供する。 【解決手段】半導体基板１に溝６を有する縦型ＭＯＳＦ
ＥＴのユニットセルが多数形成されるとともに半導体基
板１の表面にソース電極１１が、半導体基板１の裏面に
ドレイン電極１３が形成され、このセル形成領域Ｚ１の
周囲において半導体基板１のｎ- 型エピタキシャル層３
にディープｐウェル領域１９が延設されている。セル形
成領域Ｚ１の周囲におけるディープｐウェル領域１９の
上に酸化膜１４，１６を介して縦型ＭＯＳＦＥＴのゲー
ト電極のアルミ配線１７がディープｐウェル領域１９よ
りも外側に張り出した状態で延設され、ゲート電極のア
ルミ配線１７をフィールドプレートとして用いている。
Description
【０００１】
【発明の属する技術分野】この発明は、電力用半導体素
子として用いられる半導体装置、すなわち縦型ＭＯＳＦ
ＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅff
ect Ｔransistor）やＩＧＢＴ（Ｉnsulated Ｇate Ｂi
polar Ｔransistor ）等に係り、その用途としては、
例えば電力用半導体素子を組み込んだＭＯＳＩＣ等があ
る。
子として用いられる半導体装置、すなわち縦型ＭＯＳＦ
ＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅff
ect Ｔransistor）やＩＧＢＴ（Ｉnsulated Ｇate Ｂi
polar Ｔransistor ）等に係り、その用途としては、
例えば電力用半導体素子を組み込んだＭＯＳＩＣ等があ
る。
【０００２】
【従来の技術】縦型パワーＭＯＳＦＥＴは、周波数特性
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。例えば、日経マグロウヒル社発行
“日経エレクトロニクス”の１９８６年５月１９日号，
ｐｐ．１６５−１８８には、パワーＭＯＳＦＥＴの開発
の焦点が低耐圧品および高耐圧品に移行している旨が記
載されている。さらに、この文献には、耐圧１００Ｖ以
下のパワーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩ
レベルまで低くなってきていることが記載されており、
この理由として、パワーＭＯＳＦＥＴの製造にＬＳＩの
微細加工を利用したり、そのセルの形状を工夫したりす
ることにより、面積当たりのチャネル幅が大きくとれる
ようになったことにある旨が述べられている。又、この
文献には主流であるＤＭＯＳ型（二重拡散型）セルを使
用した縦型パワーＭＯＳＦＥＴを中心に述べられてい
る。その理由は、ＤＭＯＳ型はチャネル部分にシリコン
ウエハの平坦な主表面をそのまま使用することを特長と
するプレーナプロセスにより作製されるため、歩留まり
が良くコストが安いという製造上の利点があるからであ
る。
が優れ、スイッチング速度が速く、かつ低電力で駆動で
きる等多くの特長を有することから、近年多くの産業分
野で使用されている。例えば、日経マグロウヒル社発行
“日経エレクトロニクス”の１９８６年５月１９日号，
ｐｐ．１６５−１８８には、パワーＭＯＳＦＥＴの開発
の焦点が低耐圧品および高耐圧品に移行している旨が記
載されている。さらに、この文献には、耐圧１００Ｖ以
下のパワーＭＯＳＦＥＴチップのオン抵抗は、１０ｍΩ
レベルまで低くなってきていることが記載されており、
この理由として、パワーＭＯＳＦＥＴの製造にＬＳＩの
微細加工を利用したり、そのセルの形状を工夫したりす
ることにより、面積当たりのチャネル幅が大きくとれる
ようになったことにある旨が述べられている。又、この
文献には主流であるＤＭＯＳ型（二重拡散型）セルを使
用した縦型パワーＭＯＳＦＥＴを中心に述べられてい
る。その理由は、ＤＭＯＳ型はチャネル部分にシリコン
ウエハの平坦な主表面をそのまま使用することを特長と
するプレーナプロセスにより作製されるため、歩留まり
が良くコストが安いという製造上の利点があるからであ
る。
【０００３】一方、縦型パワーＭＯＳＦＥＴの普及に伴
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。例えば、特開昭６３−２６６８８２号公報
によると、ＤＭＯＳ型においては微細加工によりユニッ
トセルの寸法を小さくしてもオン抵抗がそれ以上減少し
ない極小点があり、その主原因がオン抵抗の成分を成す
ＪＦＥＴ抵抗の増加であることが分かっている。ＤＭＯ
Ｓ型において、特開平２−８６１３６号公報に示されて
いるように、現在の微細加工技術の下ではオン抵抗が極
小点をとるユニットセルの寸法は１５μｍ付近である。
って低損失化、低コスト化がさらに求められているが、
微細加工やセルの形状の工夫によるオン抵抗低減は限界
にきている。例えば、特開昭６３−２６６８８２号公報
によると、ＤＭＯＳ型においては微細加工によりユニッ
トセルの寸法を小さくしてもオン抵抗がそれ以上減少し
ない極小点があり、その主原因がオン抵抗の成分を成す
ＪＦＥＴ抵抗の増加であることが分かっている。ＤＭＯ
Ｓ型において、特開平２−８６１３６号公報に示されて
いるように、現在の微細加工技術の下ではオン抵抗が極
小点をとるユニットセルの寸法は１５μｍ付近である。
【０００４】この限界を突破するために種々の構造が提
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
案されている。それらに共通した特徴は素子表面に溝を
形成し、その溝の側面にチャネル部を形成した構造であ
り、この構造により前述のＪＦＥＴ抵抗を大幅に減少さ
せることができる。さらに、この溝の側面にチャネル部
を形成した構造においては、ユニットセル寸法を小さく
してもＪＦＥＴ抵抗の増大は無視することができるた
め、特開昭６３−２６６８８２号公報に記載されたよう
なユニットセル寸法の縮小に対してオン抵抗が極小点を
とるという限界が無く、１５μｍを切って微細加工の限
界まで小さくすることができる。
【０００５】このように、溝の側面にチャネル部を形成
する構造の従来の製造方法として例えば特開昭６１−１
９９６６６号公報に開示されているようにＲＩＥ（反応
性イオンエッチング）で溝を形成し、その溝の側面にチ
ャネル部を形成した、いわゆるトレンチ構造のものがあ
る。ここで、ＲＩＥはプロセスの制御性の優れた物理的
なエッチングである。すなわちＲＩＥは、ガス雰囲気中
に置かれた半導体基板の上下に電極を配置して前記電極
間に高周波電力を印加すると、ガスが電子とイオンとに
電離する。この電極間での電子とイオンの移動度の大き
な違いによって半導体基板上部に陰極降下が生じる。そ
してこの陰極降下によって電界を生じさせ、この電界に
よって前記イオンを半導体基板方向に加速させ、被エッ
チング面に物理的に衝突させてそのエネルギーで半導体
基板をエッチングするものである。そして、ＲＩＥは電
離したガスを加速させるため、前記半導体基板上に絶対
値にして１０Ｖ〜５００Ｖ程度の陰極降下が発生するよ
うに前記電極間に高周波電力が印加される。ＲＩＥにお
いては電離したガスをある一定方向に加速させるため、
非常に優れた異方性を有しサイドエッチが起こりにくい
という特徴がある。しかしながら、ＲＩＥにおいては、
物理的に電離されたガスを半導体基板に衝突させるた
め、エッチングされた面に格子欠陥が必然的に発生し、
移動度が下がり結果としてオン抵抗が増加してしまうと
いう問題がある。
する構造の従来の製造方法として例えば特開昭６１−１
９９６６６号公報に開示されているようにＲＩＥ（反応
性イオンエッチング）で溝を形成し、その溝の側面にチ
ャネル部を形成した、いわゆるトレンチ構造のものがあ
る。ここで、ＲＩＥはプロセスの制御性の優れた物理的
なエッチングである。すなわちＲＩＥは、ガス雰囲気中
に置かれた半導体基板の上下に電極を配置して前記電極
間に高周波電力を印加すると、ガスが電子とイオンとに
電離する。この電極間での電子とイオンの移動度の大き
な違いによって半導体基板上部に陰極降下が生じる。そ
してこの陰極降下によって電界を生じさせ、この電界に
よって前記イオンを半導体基板方向に加速させ、被エッ
チング面に物理的に衝突させてそのエネルギーで半導体
基板をエッチングするものである。そして、ＲＩＥは電
離したガスを加速させるため、前記半導体基板上に絶対
値にして１０Ｖ〜５００Ｖ程度の陰極降下が発生するよ
うに前記電極間に高周波電力が印加される。ＲＩＥにお
いては電離したガスをある一定方向に加速させるため、
非常に優れた異方性を有しサイドエッチが起こりにくい
という特徴がある。しかしながら、ＲＩＥにおいては、
物理的に電離されたガスを半導体基板に衝突させるた
め、エッチングされた面に格子欠陥が必然的に発生し、
移動度が下がり結果としてオン抵抗が増加してしまうと
いう問題がある。
【０００６】ここで格子欠陥が発生いくい半導体装置と
して、例えば国際公開ＷＯ９３／０３５０２号や特開昭
６２−１２１６７号公報に開示されているようにウエッ
トエッチングを用いて製造した半導体装置がある。これ
らの形状は、トレンチ形状に対してバスタブ形状といわ
れる。
して、例えば国際公開ＷＯ９３／０３５０２号や特開昭
６２−１２１６７号公報に開示されているようにウエッ
トエッチングを用いて製造した半導体装置がある。これ
らの形状は、トレンチ形状に対してバスタブ形状といわ
れる。
【０００７】
【発明が解決しようとする課題】このように、ＪＦＥＴ
抵抗をなくした構造である溝を形成したＤＭＯＳＦＥＴ
では、従来のプレーナＤＭＯＳＦＥＴに対して、１／２
以下に特性オン抵抗を低減することができる。従って、
溝を形成したＤＭＯＳＦＥＴによりチップを作製した場
合、オン抵抗を同一にするには、チップ面積は約１／２
にでき、チップサイズを小さくすることができる。しか
しながら、チップ面積のうちセル面積は１／２以下にな
るものの、セル形成領域の周囲の領域（ゲート電極引出
線領域や耐圧構造領域）の面積は変わらない。従って、
特性オン抵抗が低減するほど、チップ面積を小さくでき
るが、セル形成領域の周囲の領域がチップの面積に占め
る割合が大きくなってくる。このため、セル形成領域の
周囲の領域も面積を低減することが重要な課題になって
くる。
抵抗をなくした構造である溝を形成したＤＭＯＳＦＥＴ
では、従来のプレーナＤＭＯＳＦＥＴに対して、１／２
以下に特性オン抵抗を低減することができる。従って、
溝を形成したＤＭＯＳＦＥＴによりチップを作製した場
合、オン抵抗を同一にするには、チップ面積は約１／２
にでき、チップサイズを小さくすることができる。しか
しながら、チップ面積のうちセル面積は１／２以下にな
るものの、セル形成領域の周囲の領域（ゲート電極引出
線領域や耐圧構造領域）の面積は変わらない。従って、
特性オン抵抗が低減するほど、チップ面積を小さくでき
るが、セル形成領域の周囲の領域がチップの面積に占め
る割合が大きくなってくる。このため、セル形成領域の
周囲の領域も面積を低減することが重要な課題になって
くる。
【０００８】具体例を図９，１０を用いて説明する。チ
ップにおけるセル形成領域Ｚ１の回りには素子分離領域
Ｚ２が形成され、素子分離領域Ｚ２には内側のゲート電
極引出し線領域Ｚ３と外側の耐圧構造領域Ｚ４とを備え
ている。ゲート電極引出線領域Ｚ３にはゲート電極用ア
ルミ配線（引出し線）５１が延設され、アルミ配線５１
がポリシリコンゲート電極５２と接続され、アルミ配線
５１によりゲート信号が時間遅れなく伝搬する。即ち、
配線材としてのポリシリコンは金属（アルミ）に比べて
抵抗が２桁程度高く、このため、アルミ配線５１を周囲
に配置することによってゲート信号の伝搬を速くしてい
る。又、素子分離領域Ｚ２にはディープｐウェル領域５
３が形成され、ディープｐウェル領域５３は耐圧構造領
域Ｚ４に形成されたアルミ配線５４と接続されている。
ップにおけるセル形成領域Ｚ１の回りには素子分離領域
Ｚ２が形成され、素子分離領域Ｚ２には内側のゲート電
極引出し線領域Ｚ３と外側の耐圧構造領域Ｚ４とを備え
ている。ゲート電極引出線領域Ｚ３にはゲート電極用ア
ルミ配線（引出し線）５１が延設され、アルミ配線５１
がポリシリコンゲート電極５２と接続され、アルミ配線
５１によりゲート信号が時間遅れなく伝搬する。即ち、
配線材としてのポリシリコンは金属（アルミ）に比べて
抵抗が２桁程度高く、このため、アルミ配線５１を周囲
に配置することによってゲート信号の伝搬を速くしてい
る。又、素子分離領域Ｚ２にはディープｐウェル領域５
３が形成され、ディープｐウェル領域５３は耐圧構造領
域Ｚ４に形成されたアルミ配線５４と接続されている。
【０００９】又、アルミ配線５４はソース電極５５と接
続されるとともに、ディープｐウェル領域５３から距離
Ｌ１０だけ外側に張り出しており、アルミ配線５４がフ
ィールドプレートとして機能している。これにより１０
０Ｖ程度のドレイン・ソース間耐圧が得られる構造とな
っている。ところが、素子分離領域Ｚ２において、ソー
ス電極５５と接続されたアルミ配線（フィールドプレー
ト）５４とゲート電極用アルミ配線５１が個別に設けら
れているため、素子分離領域Ｚ２が幅２００μｍ程度と
大きくなっていた。
続されるとともに、ディープｐウェル領域５３から距離
Ｌ１０だけ外側に張り出しており、アルミ配線５４がフ
ィールドプレートとして機能している。これにより１０
０Ｖ程度のドレイン・ソース間耐圧が得られる構造とな
っている。ところが、素子分離領域Ｚ２において、ソー
ス電極５５と接続されたアルミ配線（フィールドプレー
ト）５４とゲート電極用アルミ配線５１が個別に設けら
れているため、素子分離領域Ｚ２が幅２００μｍ程度と
大きくなっていた。
【００１０】そこで、この発明の目的は、セル形成領域
の周辺領域を小面積化してチップ面積を小さくすること
ができる半導体装置を提供することにある。
の周辺領域を小面積化してチップ面積を小さくすること
ができる半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】請求項１に記載の発明
は、セル形成領域の周囲における素子分離用不純物拡散
領域の上に酸化膜を介してＭＯＳＦＥＴのゲート電極の
金属配線を不純物拡散領域よりも外側に張り出した状態
で延設し、ゲート電極の金属配線をフィールドプレート
として用いたことを特徴としている。よって、セル形成
領域の周囲において、図１０に示したソース電極と接続
されたアルミ配線（フィールドプレート構成体）５４と
アルミ配線５１とを個別に備えた場合に比べて、セル形
成領域の周囲の素子分離領域の幅を狭くでき、セル形成
領域の周辺領域を小面積化してチップ面積を小さくする
ことができる。
は、セル形成領域の周囲における素子分離用不純物拡散
領域の上に酸化膜を介してＭＯＳＦＥＴのゲート電極の
金属配線を不純物拡散領域よりも外側に張り出した状態
で延設し、ゲート電極の金属配線をフィールドプレート
として用いたことを特徴としている。よって、セル形成
領域の周囲において、図１０に示したソース電極と接続
されたアルミ配線（フィールドプレート構成体）５４と
アルミ配線５１とを個別に備えた場合に比べて、セル形
成領域の周囲の素子分離領域の幅を狭くでき、セル形成
領域の周辺領域を小面積化してチップ面積を小さくする
ことができる。
【００１２】ここで、請求項２に記載のように、ソース
電極をセル形成領域の角部から外方に延設し、当該角部
外方にてソース電極延設部と素子分離用不純物拡散領域
とを電気的に接続すると、角部以外でソース電極延設部
と素子分離用不純物拡散領域とを接続する場合に比べ無
駄なコンタクトスペースが無くなる。
電極をセル形成領域の角部から外方に延設し、当該角部
外方にてソース電極延設部と素子分離用不純物拡散領域
とを電気的に接続すると、角部以外でソース電極延設部
と素子分離用不純物拡散領域とを接続する場合に比べ無
駄なコンタクトスペースが無くなる。
【００１３】請求項３に記載の発明は、セル形成領域の
周囲における素子分離用不純物拡散領域の上に酸化膜を
介してＭＯＳＦＥＴのポリシリコンゲート電極を不純物
拡散領域よりも外側に張り出した状態で延設し、ポリシ
リコンゲート電極延設部をフィールドプレートとして用
いたことを特徴としている。よって、セル形成領域の周
囲において、図１０に示したソース電極と接続されたア
ルミ配線（フィールドプレート構成体）５４とアルミ配
線５１とを備えた場合に比べてセル形成領域の周囲の素
子分離領域の幅を狭くでき、セル形成領域の周辺領域を
小面積化してチップ面積を小さくすることができる。
周囲における素子分離用不純物拡散領域の上に酸化膜を
介してＭＯＳＦＥＴのポリシリコンゲート電極を不純物
拡散領域よりも外側に張り出した状態で延設し、ポリシ
リコンゲート電極延設部をフィールドプレートとして用
いたことを特徴としている。よって、セル形成領域の周
囲において、図１０に示したソース電極と接続されたア
ルミ配線（フィールドプレート構成体）５４とアルミ配
線５１とを備えた場合に比べてセル形成領域の周囲の素
子分離領域の幅を狭くでき、セル形成領域の周辺領域を
小面積化してチップ面積を小さくすることができる。
【００１４】請求項１〜３の半導体装置において、ＭＯ
ＳＦＥＴのユニットセルの平面形状を四角形とすると、
セル形成領域Ｚ１の形状を矩形にでき、セル形成領域Ｚ
１の外周部（境界部）を直線化できる。そのためＭＯＳ
ＦＥＴのユニットセルの平面形状を四角形以外の形状と
した場合に比べ、素子分離領域の面積を小さくできる。
ＳＦＥＴのユニットセルの平面形状を四角形とすると、
セル形成領域Ｚ１の形状を矩形にでき、セル形成領域Ｚ
１の外周部（境界部）を直線化できる。そのためＭＯＳ
ＦＥＴのユニットセルの平面形状を四角形以外の形状と
した場合に比べ、素子分離領域の面積を小さくできる。
【００１５】
（第１の実施の形態）以下、この発明の第１の実施の形
態を図面に従って説明する。
態を図面に従って説明する。
【００１６】図１は、本実施の形態の縦型パワーＭＯＳ
ＦＥＴ（チップ）の平面図である。チップの中央部には
セル形成領域Ｚ１が形成され、セル形成領域Ｚ１にユニ
ットセルが縦横に規則正しく多数配置されている。ユニ
ットセルは、その平面形状が略正方形であり、ピッチ
（寸法）Ｐが１０〜１６μｍ程度である。セル形成領域
Ｚ１はその平面形状が長方形状をなしている。
ＦＥＴ（チップ）の平面図である。チップの中央部には
セル形成領域Ｚ１が形成され、セル形成領域Ｚ１にユニ
ットセルが縦横に規則正しく多数配置されている。ユニ
ットセルは、その平面形状が略正方形であり、ピッチ
（寸法）Ｐが１０〜１６μｍ程度である。セル形成領域
Ｚ１はその平面形状が長方形状をなしている。
【００１７】図２には、図１でのチップ角部の拡大図を
示す。図３には図２のＡ−Ａ断面図を示し、図４には図
２のＢ−Ｂ断面図を示し、図５には図２のＣ−Ｃ断面図
を示す。
示す。図３には図２のＡ−Ａ断面図を示し、図４には図
２のＢ−Ｂ断面図を示し、図５には図２のＣ−Ｃ断面図
を示す。
【００１８】図３〜図５に示すように、チップ（半導体
基板）１において、ｎ+ 型シリコン基板２の上にはｎ-
型エピタキシャル層３が形成されている。ｎ+ 型シリコ
ン基板２は不純物濃度が２×１０19ｃｍ-3程度で厚さが
１００〜４００μｍである。ｎ- 型エピタキシャル層３
は不純物濃度が１０16ｃｍ-3程度で厚さが７μｍ前後で
ある。半導体基板１のセル形成領域Ｚ１の周辺部には素
子分離領域（外周部）Ｚ２が形成され、素子分離領域
（外周部）Ｚ２はその幅が１５０μｍ程度である。図１
０に示した従来の構造では素子分離領域Ｚ２の幅が２０
０μｍ程度であったが、本例では１５０μｍ程度に短く
なっている。セル形成領域Ｚ１を拡大したもの（図３の
Ｘ部拡大図）を図６に示す。この図６を用いてセル形成
領域Ｚ１を説明する。
基板）１において、ｎ+ 型シリコン基板２の上にはｎ-
型エピタキシャル層３が形成されている。ｎ+ 型シリコ
ン基板２は不純物濃度が２×１０19ｃｍ-3程度で厚さが
１００〜４００μｍである。ｎ- 型エピタキシャル層３
は不純物濃度が１０16ｃｍ-3程度で厚さが７μｍ前後で
ある。半導体基板１のセル形成領域Ｚ１の周辺部には素
子分離領域（外周部）Ｚ２が形成され、素子分離領域
（外周部）Ｚ２はその幅が１５０μｍ程度である。図１
０に示した従来の構造では素子分離領域Ｚ２の幅が２０
０μｍ程度であったが、本例では１５０μｍ程度に短く
なっている。セル形成領域Ｚ１を拡大したもの（図３の
Ｘ部拡大図）を図６に示す。この図６を用いてセル形成
領域Ｚ１を説明する。
【００１９】ｎ- 型エピタキシャル層３の表層部におい
ては、深いｐ型のベース領域４および浅いｎ+ 型のソー
ス領域５が形成されている。半導体基板１における上面
（表面）には溝６が形成され、この溝６の側面６ａは斜
状（テーパ状）となっている。又、溝６の底面６ｂはｎ
- 型エピタキシャル層３の配置領域にあり、溝６の側面
６ａにベース領域４およびソース領域５が形成されてい
る。このように溝６の側面６ａにおける上部にソース領
域５が形成されるとともにソース領域５の下にベース領
域４が形成されている。ｐ型ベース領域４は深さが１μ
ｍ程度であり、ｎ+ 型ソース領域５は深さが０．５μｍ
程度である。そして、溝６の側面６ａに０．５μｍ程度
のチャネルが設定される。ベース領域４とソース領域５
とは二重拡散により形成されたものである。
ては、深いｐ型のベース領域４および浅いｎ+ 型のソー
ス領域５が形成されている。半導体基板１における上面
（表面）には溝６が形成され、この溝６の側面６ａは斜
状（テーパ状）となっている。又、溝６の底面６ｂはｎ
- 型エピタキシャル層３の配置領域にあり、溝６の側面
６ａにベース領域４およびソース領域５が形成されてい
る。このように溝６の側面６ａにおける上部にソース領
域５が形成されるとともにソース領域５の下にベース領
域４が形成されている。ｐ型ベース領域４は深さが１μ
ｍ程度であり、ｎ+ 型ソース領域５は深さが０．５μｍ
程度である。そして、溝６の側面６ａに０．５μｍ程度
のチャネルが設定される。ベース領域４とソース領域５
とは二重拡散により形成されたものである。
【００２０】さらに、溝６の底面６ｂと側面６ａとの角
部は丸みを有し、さらに、溝６の側面６ａと半導体基板
１の表面との角部も丸みを有している。この溝形状は、
ＬＯＣＯＳ酸化膜にて溝６を形成することにより得られ
るものである。この溝６をコンケイブ（concave ）と呼
び、本実施の形態のＭＯＳＦＥＴはコンケイブ型ＭＯＳ
ＦＥＴとなっている。この溝６によりオン抵抗の低減が
図られる。
部は丸みを有し、さらに、溝６の側面６ａと半導体基板
１の表面との角部も丸みを有している。この溝形状は、
ＬＯＣＯＳ酸化膜にて溝６を形成することにより得られ
るものである。この溝６をコンケイブ（concave ）と呼
び、本実施の形態のＭＯＳＦＥＴはコンケイブ型ＭＯＳ
ＦＥＴとなっている。この溝６によりオン抵抗の低減が
図られる。
【００２１】溝６の内壁面、および溝６の周辺部におけ
るソース領域５の表面には、ゲート絶縁膜としての薄い
シリコン酸化膜７が形成されている。溝６の内部および
溝６の周辺部におけるシリコン酸化膜７の上にはポリシ
リコンゲート電極８が配置されている。このように、溝
６の側面６ａと半導体基板１の表面との角部に対向して
ゲート絶縁膜としてのシリコン酸化膜７を介してポリシ
リコンゲート電極８が延設されている。溝６の内壁のシ
リコン酸化膜（ゲート酸化膜）７は厚さが４０〜６０ｎ
ｍ程度であり、ポリシリコンゲート電極８の厚さは４０
０ｎｍ程度である。
るソース領域５の表面には、ゲート絶縁膜としての薄い
シリコン酸化膜７が形成されている。溝６の内部および
溝６の周辺部におけるシリコン酸化膜７の上にはポリシ
リコンゲート電極８が配置されている。このように、溝
６の側面６ａと半導体基板１の表面との角部に対向して
ゲート絶縁膜としてのシリコン酸化膜７を介してポリシ
リコンゲート電極８が延設されている。溝６の内壁のシ
リコン酸化膜（ゲート酸化膜）７は厚さが４０〜６０ｎ
ｍ程度であり、ポリシリコンゲート電極８の厚さは４０
０ｎｍ程度である。
【００２２】ｎ- 型エピタキシャル層４におけるｐ型ベ
ース領域４の中央部には周囲よりも深いｐ型ウェル領域
（ディープｐウェル領域）９が形成されている。このｐ
型ウェル領域９によりドレイン・ソース間に高電圧が印
加されたときに、ｐ型ベース領域４の底面の中央部でブ
レークダウンが起こるようになっている。
ース領域４の中央部には周囲よりも深いｐ型ウェル領域
（ディープｐウェル領域）９が形成されている。このｐ
型ウェル領域９によりドレイン・ソース間に高電圧が印
加されたときに、ｐ型ベース領域４の底面の中央部でブ
レークダウンが起こるようになっている。
【００２３】さらに、ポリシリコンゲート電極８の上に
はＢＰＳＧ等の層間絶縁膜１０が配置されている。層間
絶縁膜１０は厚さが１μｍ程度である。層間絶縁膜１０
の上にはアルミ等よりなるソース電極（エミッタ電極、
カソード電極）１１が配置され、ソース電極１１はコン
タクトホール（開口部）１２を通してソース領域５およ
びベース領域４と接している。
はＢＰＳＧ等の層間絶縁膜１０が配置されている。層間
絶縁膜１０は厚さが１μｍ程度である。層間絶縁膜１０
の上にはアルミ等よりなるソース電極（エミッタ電極、
カソード電極）１１が配置され、ソース電極１１はコン
タクトホール（開口部）１２を通してソース領域５およ
びベース領域４と接している。
【００２４】又、半導体基板１の裏面にはドレイン電極
（コレクタ電極、アノード電極）１３が配置されてい
る。図３，４，５に示すように、素子分離領域Ｚ２にお
いて、半導体基板１の表面に厚さ１μｍ程度のＬＯＣＯ
Ｓ酸化膜（フィールド酸化膜）１４が形成されている。
ＬＯＣＯＳ酸化膜１４の上には、ポリシリコンゲート電
極８から延びるポリシリコンゲート電極延設部１５が配
置されている。ポリシリコンゲート電極延設部１５の上
を含むＬＯＣＯＳ酸化膜１４の上にはシリコン酸化膜１
６が配置されている。このシリコン酸化膜１６の上には
金属配線としてのアルミ配線１７が配置され、アルミ配
線１７は図２に示すように素子分離領域Ｚ２の角部以外
の箇所において延設されている。
（コレクタ電極、アノード電極）１３が配置されてい
る。図３，４，５に示すように、素子分離領域Ｚ２にお
いて、半導体基板１の表面に厚さ１μｍ程度のＬＯＣＯ
Ｓ酸化膜（フィールド酸化膜）１４が形成されている。
ＬＯＣＯＳ酸化膜１４の上には、ポリシリコンゲート電
極８から延びるポリシリコンゲート電極延設部１５が配
置されている。ポリシリコンゲート電極延設部１５の上
を含むＬＯＣＯＳ酸化膜１４の上にはシリコン酸化膜１
６が配置されている。このシリコン酸化膜１６の上には
金属配線としてのアルミ配線１７が配置され、アルミ配
線１７は図２に示すように素子分離領域Ｚ２の角部以外
の箇所において延設されている。
【００２５】図３に示すように、ポリシリコンゲート電
極延設部１５はコンタクトホール（開口部）１８を通し
てアルミ配線１７と接続されている。アルミ配線１７は
図１に示すように、ゲートパッド２３と接続されてい
る。
極延設部１５はコンタクトホール（開口部）１８を通し
てアルミ配線１７と接続されている。アルミ配線１７は
図１に示すように、ゲートパッド２３と接続されてい
る。
【００２６】又、図３，４，５に示すように、素子分離
領域Ｚ２において、ｎ- 型エピタキシャル層３には素子
分離用不純物拡散領域としてのディープｐウェル領域１
９が素子分離領域Ｚ２の全域（全周）にわたり延設され
ている。ディープｐウェル領域１９はセル形成領域Ｚ１
のｐ型ウェル領域９と同時に形成される。図２，５に示
すように、シリコン酸化膜１６の上においてソース電極
１１に対しセル形成領域Ｚ１の角部から外方に向かって
アルミ２１が延設され、素子分離領域Ｚ２の角部におい
てコンタクトホール（開口部）２０を通してソース電極
延設部２１とディープｐウェル領域１９とが接続されて
いる。図２に示すように、アルミ配線（ゲート電極引出
し線）１７とソース電極延設部２１とは間隔４０をおい
て離間しており、両者は絶縁されている。
領域Ｚ２において、ｎ- 型エピタキシャル層３には素子
分離用不純物拡散領域としてのディープｐウェル領域１
９が素子分離領域Ｚ２の全域（全周）にわたり延設され
ている。ディープｐウェル領域１９はセル形成領域Ｚ１
のｐ型ウェル領域９と同時に形成される。図２，５に示
すように、シリコン酸化膜１６の上においてソース電極
１１に対しセル形成領域Ｚ１の角部から外方に向かって
アルミ２１が延設され、素子分離領域Ｚ２の角部におい
てコンタクトホール（開口部）２０を通してソース電極
延設部２１とディープｐウェル領域１９とが接続されて
いる。図２に示すように、アルミ配線（ゲート電極引出
し線）１７とソース電極延設部２１とは間隔４０をおい
て離間しており、両者は絶縁されている。
【００２７】さらに、図３，４，５に示すように、ソー
ス電極１１、ソース電極延設部２１およびアルミ配線１
７の上にはパッシベーション膜２２が配置されている。
又、図２，３に示すように、四角形をなす素子分離領域
Ｚ２の辺の部分においては、アルミ配線１７の外側端が
ディープｐウェル領域１９の外周端から距離Ｌ１だけ外
側に位置しており、アルミ配線１７がフィールドプレー
トとして機能している。
ス電極１１、ソース電極延設部２１およびアルミ配線１
７の上にはパッシベーション膜２２が配置されている。
又、図２，３に示すように、四角形をなす素子分離領域
Ｚ２の辺の部分においては、アルミ配線１７の外側端が
ディープｐウェル領域１９の外周端から距離Ｌ１だけ外
側に位置しており、アルミ配線１７がフィールドプレー
トとして機能している。
【００２８】つまり、パワーＭＯＳＦＥＴのドレイン・
ソース間の耐圧が問題となる場合は、モータなどのＬ負
荷の駆動時にデバイスをオン状態からオフ状態にするた
めにゲート電圧をソース電位に変化させた時である。こ
の時、Ｌ負荷により生じる逆起電力、即ち、はねあがり
電圧がドレインに印加される。図３の構造では、アルミ
配線（ゲート電極引出し線）１７がポリシリコンゲート
電極８と接続されている。従って、デバイスのオン状態
ではデバイスを動作させるために必要な数Ｖがアルミ配
線１７に印加されているが、ドレイン電極１３にはチッ
プのオン電圧、即ち、高々数Ｖ程度の電圧が印加されて
いるにすぎず、外周の耐圧構造は、この場合あまり問題
が無い。オフ時には、ドレイン電極１３には数十Ｖのは
ねあがり電圧が印加されるが、アルミ配線１７はソース
電位に固定されているため、アルミ配線１７の代わりに
ソース電極によりフィールドプレートを形成した場合と
全く同一の耐圧を得ることができる。従って、アルミ配
線１７をフィールドプレートとして用いることができ、
耐圧構造領域の耐圧を維持したまま、図１０に示した従
来構造における素子分離領域（外周部）Ｚ２の幅を小さ
くできる。つまり、図１０に示した従来構造において
は、ソース電極５５に接続されたアルミ配線５４とゲー
ト電極引出し線５１とを個別に備えたが、これに対し、
図３に示すように、本実施の形態ではチップの外形のサ
イズを小さくできる（素子分離領域Ｚ２の幅を、１５０
μｍ程度にできる）。
ソース間の耐圧が問題となる場合は、モータなどのＬ負
荷の駆動時にデバイスをオン状態からオフ状態にするた
めにゲート電圧をソース電位に変化させた時である。こ
の時、Ｌ負荷により生じる逆起電力、即ち、はねあがり
電圧がドレインに印加される。図３の構造では、アルミ
配線（ゲート電極引出し線）１７がポリシリコンゲート
電極８と接続されている。従って、デバイスのオン状態
ではデバイスを動作させるために必要な数Ｖがアルミ配
線１７に印加されているが、ドレイン電極１３にはチッ
プのオン電圧、即ち、高々数Ｖ程度の電圧が印加されて
いるにすぎず、外周の耐圧構造は、この場合あまり問題
が無い。オフ時には、ドレイン電極１３には数十Ｖのは
ねあがり電圧が印加されるが、アルミ配線１７はソース
電位に固定されているため、アルミ配線１７の代わりに
ソース電極によりフィールドプレートを形成した場合と
全く同一の耐圧を得ることができる。従って、アルミ配
線１７をフィールドプレートとして用いることができ、
耐圧構造領域の耐圧を維持したまま、図１０に示した従
来構造における素子分離領域（外周部）Ｚ２の幅を小さ
くできる。つまり、図１０に示した従来構造において
は、ソース電極５５に接続されたアルミ配線５４とゲー
ト電極引出し線５１とを個別に備えたが、これに対し、
図３に示すように、本実施の形態ではチップの外形のサ
イズを小さくできる（素子分離領域Ｚ２の幅を、１５０
μｍ程度にできる）。
【００２９】又、図２，５に示すように、四角形をなす
素子分離領域Ｚ２の角の部分においては、ソース電極延
設部２１の外側端がディープｐウェル領域１９の外周端
から距離Ｌ３だけ外側に位置しており、ソース電極延設
部２１がフィールドプレートとして機能している。よっ
て、図１０に示した従来構造におけるゲート電極引出し
線５１が不要となるため、素子分離領域（外周部）Ｚ２
の幅を小さくできる。つまり、角部以外でソース電位に
固定した場合に生じる無駄なディープｐウェル領域１９
とソース電極１１とのコンタクトスペースが無くなるた
めチップサイズを小さくできる。
素子分離領域Ｚ２の角の部分においては、ソース電極延
設部２１の外側端がディープｐウェル領域１９の外周端
から距離Ｌ３だけ外側に位置しており、ソース電極延設
部２１がフィールドプレートとして機能している。よっ
て、図１０に示した従来構造におけるゲート電極引出し
線５１が不要となるため、素子分離領域（外周部）Ｚ２
の幅を小さくできる。つまり、角部以外でソース電位に
固定した場合に生じる無駄なディープｐウェル領域１９
とソース電極１１とのコンタクトスペースが無くなるた
めチップサイズを小さくできる。
【００３０】又、チップ内には複数の角部があるため、
この各角部をコンタクト部としてディープｐウェル領域
１９の電位をソース電位に固定すると、チップ内で均一
に電位を固定することができる。このようにすると、ス
イッチング時にドレイン電極にドレイン・ソース間電圧
以上の電圧が印加された場合に、局所的にアバランシェ
ブレークダウンが発生せずチップ面内で均一にアバラン
シェブレークダウンが発生するため、破壊耐量を高くす
ることができる。
この各角部をコンタクト部としてディープｐウェル領域
１９の電位をソース電位に固定すると、チップ内で均一
に電位を固定することができる。このようにすると、ス
イッチング時にドレイン電極にドレイン・ソース間電圧
以上の電圧が印加された場合に、局所的にアバランシェ
ブレークダウンが発生せずチップ面内で均一にアバラン
シェブレークダウンが発生するため、破壊耐量を高くす
ることができる。
【００３１】尚、角部以外の図３で示す箇所においてセ
ル形成領域Ｚ１とアルミ配線１７（ゲート電極引出し
線）を最短で接続しているため、チップのスイッチング
速度は従来構造の図１０と変わらない（スイッチング速
度の低下は回避される）。
ル形成領域Ｚ１とアルミ配線１７（ゲート電極引出し
線）を最短で接続しているため、チップのスイッチング
速度は従来構造の図１０と変わらない（スイッチング速
度の低下は回避される）。
【００３２】さらに、図２，４に示すように、四角形を
なす素子分離領域Ｚ２の辺の部分と角の部分の境界部分
においては、ポリシリコンゲート電極延設部１５の外側
端はディープｐウェル領域１９の外周端から距離Ｌ２だ
け外側に位置しており、ポリシリコンゲート電極延設部
１５がフィールドプレートとして機能し、この張り出し
部分Ｌ２により耐圧構造を得ている。
なす素子分離領域Ｚ２の辺の部分と角の部分の境界部分
においては、ポリシリコンゲート電極延設部１５の外側
端はディープｐウェル領域１９の外周端から距離Ｌ２だ
け外側に位置しており、ポリシリコンゲート電極延設部
１５がフィールドプレートとして機能し、この張り出し
部分Ｌ２により耐圧構造を得ている。
【００３３】つまり、この箇所（図２の間隔４０を設け
た箇所）においてはソース電極延設部２１とアルミ配線
（ゲート電極引出し線）１７を絶縁しており、この箇所
ではポリシリコンゲート電極延設部１５をフィールドプ
レートとして用いている。厳密に述べると、図４の構造
は、フィールドプレート（１５）の下部の酸化膜の厚み
が図３に比べシリコン酸化膜（層間絶縁膜）１６の分だ
けわずかに薄くなる。従って、ドレイン電極１３に電圧
を印加した場合にシリコン表面の電界強度が図３の構造
より上昇する。そのため、耐圧は、図３の構造よりわず
かに低下する。しかし、この低下は、図４のフィールド
プレート（１５）の張り出し長さＬ２を図３の長さＬ１
より長くすることによりシリコン表面の電界強度を緩和
することができ耐圧を図３と等しくすることができる。
つまり、素子分離領域Ｚ２の全周にわたりフィールドプ
レート張り出し長さＬ１，Ｌ２，Ｌ３を調整することに
より、チップ外周の耐圧を全域で等しくしている。
た箇所）においてはソース電極延設部２１とアルミ配線
（ゲート電極引出し線）１７を絶縁しており、この箇所
ではポリシリコンゲート電極延設部１５をフィールドプ
レートとして用いている。厳密に述べると、図４の構造
は、フィールドプレート（１５）の下部の酸化膜の厚み
が図３に比べシリコン酸化膜（層間絶縁膜）１６の分だ
けわずかに薄くなる。従って、ドレイン電極１３に電圧
を印加した場合にシリコン表面の電界強度が図３の構造
より上昇する。そのため、耐圧は、図３の構造よりわず
かに低下する。しかし、この低下は、図４のフィールド
プレート（１５）の張り出し長さＬ２を図３の長さＬ１
より長くすることによりシリコン表面の電界強度を緩和
することができ耐圧を図３と等しくすることができる。
つまり、素子分離領域Ｚ２の全周にわたりフィールドプ
レート張り出し長さＬ１，Ｌ２，Ｌ３を調整することに
より、チップ外周の耐圧を全域で等しくしている。
【００３４】このようにして図４の断面構造では、図１
０に示した従来構造でのゲート電極用アルミ配線５１、
およびディープｐウェル領域５３とアルミ配線５４のコ
ンタクトスペースが無くなるため、図１０に示した従来
構造における素子分離領域（外周部）Ｚ２の幅を小さく
できる。
０に示した従来構造でのゲート電極用アルミ配線５１、
およびディープｐウェル領域５３とアルミ配線５４のコ
ンタクトスペースが無くなるため、図１０に示した従来
構造における素子分離領域（外周部）Ｚ２の幅を小さく
できる。
【００３５】このように本実施の形態は、下記の特徴を
有する。 （イ） 図３に示すように、セル形成領域Ｚ１の周囲に
おけるディープｐウェル領域（素子分離用不純物拡散領
域）１９の上に酸化膜１４，１６を介して縦型ＭＯＳＦ
ＥＴのポリシリコンゲート電極８のアルミ配線（金属配
線）１７をディープｐウェル領域１９よりも外側に張り
出した状態で延設し、アルミ配線１７をフィールドプレ
ートとして用いたので、セル形成領域Ｚ１の周囲の素子
分離領域Ｚ２において、図１０に示したソース電極と接
続されたアルミ配線（フィールドプレート構成体）５４
とアルミ配線５１とを個別に備えた場合に比べて、素子
分離領域Ｚ２の幅を狭くでき、素子分離領域Ｚ２を小面
積化してチップ面積を小さくすることができる。 （ロ） 図５に示すように、ソース電極１１をセル形成
領域Ｚ１の角部から外方に延設し、角部外方にてソース
電極延設部２１とディープｐウェル領域（素子分離用不
純物拡散領域）１９とを電気的に接続したので、角部以
外でソース電極延設部とディープｐウェル領域１９とを
接続する場合に比べ無駄なコンタクトスペースが無くな
る。 （ハ） 図４に示すように、素子分離領域Ｚ２における
ディープｐウェル領域（不純物拡散領域）１９の上にＬ
ＯＣＯＳ酸化膜１４を介して縦型ＭＯＳＦＥＴのポリシ
リコンゲート電極８をディープｐウェル領域１９よりも
外側に張り出した状態で延設し、ポリシリコンゲート電
極延設部１５をフィールドプレートとして用いたので、
素子分離領域Ｚ２において、図１０に示したソース電極
と接続されたアルミ配線（フィールドプレート構成体）
５４とアルミ配線５１とを備えた場合に比べて素子分離
領域Ｚ２の幅を狭くでき、素子分離領域Ｚ２を小面積化
してチップ面積を小さくすることができる。 （ニ） ＭＯＳＦＥＴのユニットセルの平面形状が四角
形（正方形）となっているので、セル形成領域Ｚ１の形
状を矩形（長方形）にでき、セル形成領域Ｚ１の外周部
（境界部）を直線化できる（凹凸のない形状にでき
る）。そのためＭＯＳＦＥＴのユニットセルの平面形状
を四角形以外の形状とした場合に比べ、素子分離領域
（耐圧構造領域）の面積を小さくできる。
有する。 （イ） 図３に示すように、セル形成領域Ｚ１の周囲に
おけるディープｐウェル領域（素子分離用不純物拡散領
域）１９の上に酸化膜１４，１６を介して縦型ＭＯＳＦ
ＥＴのポリシリコンゲート電極８のアルミ配線（金属配
線）１７をディープｐウェル領域１９よりも外側に張り
出した状態で延設し、アルミ配線１７をフィールドプレ
ートとして用いたので、セル形成領域Ｚ１の周囲の素子
分離領域Ｚ２において、図１０に示したソース電極と接
続されたアルミ配線（フィールドプレート構成体）５４
とアルミ配線５１とを個別に備えた場合に比べて、素子
分離領域Ｚ２の幅を狭くでき、素子分離領域Ｚ２を小面
積化してチップ面積を小さくすることができる。 （ロ） 図５に示すように、ソース電極１１をセル形成
領域Ｚ１の角部から外方に延設し、角部外方にてソース
電極延設部２１とディープｐウェル領域（素子分離用不
純物拡散領域）１９とを電気的に接続したので、角部以
外でソース電極延設部とディープｐウェル領域１９とを
接続する場合に比べ無駄なコンタクトスペースが無くな
る。 （ハ） 図４に示すように、素子分離領域Ｚ２における
ディープｐウェル領域（不純物拡散領域）１９の上にＬ
ＯＣＯＳ酸化膜１４を介して縦型ＭＯＳＦＥＴのポリシ
リコンゲート電極８をディープｐウェル領域１９よりも
外側に張り出した状態で延設し、ポリシリコンゲート電
極延設部１５をフィールドプレートとして用いたので、
素子分離領域Ｚ２において、図１０に示したソース電極
と接続されたアルミ配線（フィールドプレート構成体）
５４とアルミ配線５１とを備えた場合に比べて素子分離
領域Ｚ２の幅を狭くでき、素子分離領域Ｚ２を小面積化
してチップ面積を小さくすることができる。 （ニ） ＭＯＳＦＥＴのユニットセルの平面形状が四角
形（正方形）となっているので、セル形成領域Ｚ１の形
状を矩形（長方形）にでき、セル形成領域Ｚ１の外周部
（境界部）を直線化できる（凹凸のない形状にでき
る）。そのためＭＯＳＦＥＴのユニットセルの平面形状
を四角形以外の形状とした場合に比べ、素子分離領域
（耐圧構造領域）の面積を小さくできる。
【００３６】尚、ユニットセルの形状は略正方形であっ
たが、三角形や五角以上の多角形や円形でもよい。又、
帯状（ストライプ形状）でもよい。 （第２の実施の形態）次に、この発明の第２の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
たが、三角形や五角以上の多角形や円形でもよい。又、
帯状（ストライプ形状）でもよい。 （第２の実施の形態）次に、この発明の第２の実施の形
態を、第１の実施の形態との相違点を中心に説明する。
【００３７】図７は、第１の実施の形態の図２に代わる
本実施の形態の縦型パワーＭＯＳＦＥＴ（チップ）の平
面図である。図８は図７のＤ−Ｄ断面図であり、図７の
Ｅ−Ｅ断面は図３と同じである。
本実施の形態の縦型パワーＭＯＳＦＥＴ（チップ）の平
面図である。図８は図７のＤ−Ｄ断面図であり、図７の
Ｅ−Ｅ断面は図３と同じである。
【００３８】上記第１の実施の形態ではセル形成領域Ｚ
１の角部外方にてソース電極延設部２１とディープｐウ
ェル領域（素子分離用不純物拡散領域）１９とを電気的
に接続したが、本例では図７に示すように、角部以外の
素子分離領域Ｚ２においてポリシリコンゲート電極８の
アルミ配線（金属配線）１７よりもセル側でポリシリコ
ンゲート電極延設部１５の無い領域２４（図８に示す）
を設け、この領域２４においてソース電極延設部２５と
ディープｐウェル領域（素子分離用不純物拡散領域）１
９とをコンタクトホール（開口部）２６を通して電気的
に接続している。この構造においても図１０に示したゲ
ート電極と接続されたアルミ配線５４とアルミ配線５１
とを備えた場合に比べて素子分離領域Ｚ２の幅を狭くで
き、素子分離領域Ｚ２を小面積化してチップ面積を小さ
くすることができる。さらにこの構造を用いると、素子
分離領域Ｚ２の角部においてソース電極延設部（２１）
とディープｐウェル領域（不純物拡散領域）１９とを電
気的に接続していないためポリシリコンゲート電極８の
アルミ配線（金属配線）１７をチップ外周全域につなげ
て形成することができるためチップ全域にゲート信号を
高速に伝えることができる。さらに、フィールドプレー
ト構造はゲート電極と接続されたアルミ配線１７のみに
より形成されるようになり、フィールドプレート構造の
耐圧はチップ面内で完全に等しくなるため、フィールド
プレート構造の耐圧より高い電圧がドレイン・ソース間
に加わった場合においてもチップ面内で均一にアバラン
シェブレークダウンが発生するため破壊耐量を高くする
ことができる。
１の角部外方にてソース電極延設部２１とディープｐウ
ェル領域（素子分離用不純物拡散領域）１９とを電気的
に接続したが、本例では図７に示すように、角部以外の
素子分離領域Ｚ２においてポリシリコンゲート電極８の
アルミ配線（金属配線）１７よりもセル側でポリシリコ
ンゲート電極延設部１５の無い領域２４（図８に示す）
を設け、この領域２４においてソース電極延設部２５と
ディープｐウェル領域（素子分離用不純物拡散領域）１
９とをコンタクトホール（開口部）２６を通して電気的
に接続している。この構造においても図１０に示したゲ
ート電極と接続されたアルミ配線５４とアルミ配線５１
とを備えた場合に比べて素子分離領域Ｚ２の幅を狭くで
き、素子分離領域Ｚ２を小面積化してチップ面積を小さ
くすることができる。さらにこの構造を用いると、素子
分離領域Ｚ２の角部においてソース電極延設部（２１）
とディープｐウェル領域（不純物拡散領域）１９とを電
気的に接続していないためポリシリコンゲート電極８の
アルミ配線（金属配線）１７をチップ外周全域につなげ
て形成することができるためチップ全域にゲート信号を
高速に伝えることができる。さらに、フィールドプレー
ト構造はゲート電極と接続されたアルミ配線１７のみに
より形成されるようになり、フィールドプレート構造の
耐圧はチップ面内で完全に等しくなるため、フィールド
プレート構造の耐圧より高い電圧がドレイン・ソース間
に加わった場合においてもチップ面内で均一にアバラン
シェブレークダウンが発生するため破壊耐量を高くする
ことができる。
【００３９】これまで説明した各実施の形態の他にも次
のように実施してもよい。上記実施の形態では、ｎチャ
ネル型について説明したが、ｎ型とｐ型の半導体の導電
型を入れ換えたｐチャネル型についても同様の効果が得
られることは言うまでもない。
のように実施してもよい。上記実施の形態では、ｎチャ
ネル型について説明したが、ｎ型とｐ型の半導体の導電
型を入れ換えたｐチャネル型についても同様の効果が得
られることは言うまでもない。
【００４０】さらに、溝を有する縦型ＭＯＳＦＥＴ以外
にも、ラテラルＤＭＯＳＦＥＴを含む横型パワーＭＯＳ
ＦＥＴ、あるいは溝のないプレーナ型のＭＯＳＦＥＴに
適用してもよい。
にも、ラテラルＤＭＯＳＦＥＴを含む横型パワーＭＯＳ
ＦＥＴ、あるいは溝のないプレーナ型のＭＯＳＦＥＴに
適用してもよい。
【００４１】さらには、上記実施の形態では、縦型パワ
ーＭＯＳＦＥＴのみを用いたＩＣについて説明したが、
それに限定されるものではなく、このような縦型パワー
ＭＯＳＦＥＴを組み込んだパワーＭＯＳＩＣに適用して
もよい。
ーＭＯＳＦＥＴのみを用いたＩＣについて説明したが、
それに限定されるものではなく、このような縦型パワー
ＭＯＳＦＥＴを組み込んだパワーＭＯＳＩＣに適用して
もよい。
【００４２】又、上記実施の形態では、半導体基板とし
てｎ+ 型半導体基板を用いた縦型パワーＭＯＳＦＥＴに
ついて説明したが、ｐ+ 型半導体基板を用いた絶縁ゲー
ト型バイポーラトランジスタ（ＩＧＢＴ）のゲート構造
にも適用することができる。
てｎ+ 型半導体基板を用いた縦型パワーＭＯＳＦＥＴに
ついて説明したが、ｐ+ 型半導体基板を用いた絶縁ゲー
ト型バイポーラトランジスタ（ＩＧＢＴ）のゲート構造
にも適用することができる。
【図１】 実施の形態の縦型パワーＭＯＳＦＥＴの平面
図。
図。
【図２】 図１でのチップ角部の拡大図。
【図３】 図２のＡ−Ａ断面図。
【図４】 図２のＢ−Ｂ断面図。
【図５】 図２のＣ−Ｃ断面図。
【図６】 図３のＸ部拡大図。
【図７】 第２の実施の形態におけるチップ角部の拡大
平面図。
平面図。
【図８】 図７のＤ−Ｄ断面図。
【図９】 従来の縦型パワーＭＯＳＦＥＴの平面図。
【図１０】 図９のＦ−Ｆ断面図。
１…半導体基板、６…溝、８…ポリシリコンゲート電
極、１１…ソース電極、１３…ドレイン電極、１４…Ｌ
ＯＣＯＳ酸化膜、１５…ポリシリコンゲート電極延設
部、１６…シリコン酸化膜、１７…金属配線としてのア
ルミ配線、１９…素子分離用不純物拡散領域としてのデ
ィープｐウェル領域、２１…ソース電極延設部、Ｚ１…
セル形成領域、Ｚ２…素子分離領域。
極、１１…ソース電極、１３…ドレイン電極、１４…Ｌ
ＯＣＯＳ酸化膜、１５…ポリシリコンゲート電極延設
部、１６…シリコン酸化膜、１７…金属配線としてのア
ルミ配線、１９…素子分離用不純物拡散領域としてのデ
ィープｐウェル領域、２１…ソース電極延設部、Ｚ１…
セル形成領域、Ｚ２…素子分離領域。
Claims (5)
- 【請求項１】 半導体基板にＭＯＳＦＥＴのユニットセ
ルが多数形成されるとともに半導体基板の表面にソース
電極が形成され、さらに、前記セル形成領域の周囲にお
いて半導体基板の表層部に当該表層部の導電型とは逆導
電型の素子分離用不純物拡散領域が延設されるとともに
当該不純物拡散領域の上に酸化膜を介してフィールドプ
レートが不純物拡散領域よりも外側に張り出した状態で
延設された半導体装置において、 前記セル形成領域の周囲における前記不純物拡散領域の
上に酸化膜を介してＭＯＳＦＥＴのゲート電極の金属配
線を不純物拡散領域よりも外側に張り出した状態で延設
し、ゲート電極の金属配線をフィールドプレートとして
用いたことを特徴とする半導体装置。 - 【請求項２】 前記ソース電極を前記セル形成領域の角
部から外方に延設し、当該角部外方にてソース電極延設
部と不純物拡散領域とを電気的に接続した請求項１に記
載の半導体装置。 - 【請求項３】 半導体基板にＭＯＳＦＥＴのユニットセ
ルが多数形成されるとともに半導体基板の表面にソース
電極が形成され、さらに、前記セル形成領域の周囲にお
いて半導体基板の表層部に当該表層部の導電型とは逆導
電型の素子分離用不純物拡散領域が延設されるとともに
当該不純物拡散領域の上に酸化膜を介してフィールドプ
レートが不純物拡散領域よりも外側に張り出した状態で
延設された半導体装置において、 前記セル形成領域の周囲における前記不純物拡散領域の
上に酸化膜を介してＭＯＳＦＥＴのポリシリコンゲート
電極を不純物拡散領域よりも外側に張り出した状態で延
設し、ポリシリコンゲート電極延設部をフィールドプレ
ートとして用いたことを特徴とする半導体装置。 - 【請求項４】 前記ＭＯＳＦＥＴは溝を有するものであ
る請求項１〜３のいずれか１項に記載の半導体装置。 - 【請求項５】 前記ＭＯＳＦＥＴのユニットセルはその
平面形状が四角形である請求項１〜３のいずれか１項に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21162596A JP3525637B2 (ja) | 1996-08-09 | 1996-08-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21162596A JP3525637B2 (ja) | 1996-08-09 | 1996-08-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056174A true JPH1056174A (ja) | 1998-02-24 |
| JP3525637B2 JP3525637B2 (ja) | 2004-05-10 |
Family
ID=16608877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21162596A Expired - Fee Related JP3525637B2 (ja) | 1996-08-09 | 1996-08-09 | 半導体装置 |
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| JP (1) | JP3525637B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086801A (ja) * | 2001-09-13 | 2003-03-20 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
| JP2004303948A (ja) * | 2003-03-31 | 2004-10-28 | Sanyo Electric Co Ltd | Ｍｏｓｆｅｔ |
| JP2004327644A (ja) * | 2003-04-24 | 2004-11-18 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| US6885061B2 (en) | 2003-06-26 | 2005-04-26 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| US7091555B2 (en) | 2003-04-02 | 2006-08-15 | Rohm Co., Ltd. | Semiconductor device for switching |
| US7871888B2 (en) | 2007-10-24 | 2011-01-18 | Fuji Electric Systems Co., Ltd. | Method of manufacturing semiconductor device |
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| JP2014103425A (ja) * | 2008-12-25 | 2014-06-05 | Mitsubishi Electric Corp | 電力用半導体装置 |
| US9006819B2 (en) | 2010-04-06 | 2015-04-14 | Mitsubishi Electric Corporation | Power semiconductor device and method for manufacturing same |
| US9209296B2 (en) | 2011-03-17 | 2015-12-08 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US9293572B2 (en) | 2010-06-24 | 2016-03-22 | Mitsubishi Electric Corporation | Power semiconductor device |
| JP2016187045A (ja) * | 2016-06-16 | 2016-10-27 | ルネサスエレクトロニクス株式会社 | パワーｍｏｓｆｅｔ |
| CN107146812A (zh) * | 2017-03-29 | 2017-09-08 | 西安电子科技大学 | 增强型栅场板GaN基电流孔径异质结场效应器件及其制作方法 |
| JP2018152522A (ja) * | 2017-03-14 | 2018-09-27 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1996
- 1996-08-09 JP JP21162596A patent/JP3525637B2/ja not_active Expired - Fee Related
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| CN107146812B (zh) * | 2017-03-29 | 2019-12-03 | 西安电子科技大学 | 增强型栅场板GaN基电流孔径异质结场效应器件及其制作方法 |
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