JPH10270689A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 トレンチゲート構造のＦＥＴにて、ゲート耐
圧を向上させ、オン抵抗を向上させ高速スイッチング特
性を改善する。 【解決手段】 半導体基板主面に延設した溝部にゲート
となる導体層を設けるトレンチゲート構造のＦＥＴを有
する半導体装置において、前記トレンチゲートの溝部に
よって、半導体基板主面を八角形平面形状に区分し、こ
の八角形の各内角を略１３５度とする。 【効果】 八角形平面形状に区分された半導体基板主面
の側面に形成される角部の角度が緩やかになり、ゲート
絶縁膜不良による耐圧の低下を防止することができる。
また、前記八角形が扁平八角形或は正方形の角を落した
八角形形状とすることにより、トレンチゲートの平面形
状幅の変動を小さくすることができる。このためトレン
チゲートの溝部を良好に埋め込むことができる。
圧を向上させ、オン抵抗を向上させ高速スイッチング特
性を改善する。 【解決手段】 半導体基板主面に延設した溝部にゲート
となる導体層を設けるトレンチゲート構造のＦＥＴを有
する半導体装置において、前記トレンチゲートの溝部に
よって、半導体基板主面を八角形平面形状に区分し、こ
の八角形の各内角を略１３５度とする。 【効果】 八角形平面形状に区分された半導体基板主面
の側面に形成される角部の角度が緩やかになり、ゲート
絶縁膜不良による耐圧の低下を防止することができる。
また、前記八角形が扁平八角形或は正方形の角を落した
八角形形状とすることにより、トレンチゲートの平面形
状幅の変動を小さくすることができる。このためトレン
チゲートの溝部を良好に埋め込むことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、トレンチゲート構造の半導体装置に適用して
有効な技術に関するものである。
し、特に、トレンチゲート構造の半導体装置に適用して
有効な技術に関するものである。
【０００２】
【従来の技術】電力増幅回路、電源回路、コンバータ或
は電源保護回路等にはパワートランジスタが用いられて
いるが、これらのパワートランジスタには大電力を扱う
ために高耐圧化及び大電流化が要求される。
は電源保護回路等にはパワートランジスタが用いられて
いるが、これらのパワートランジスタには大電力を扱う
ために高耐圧化及び大電流化が要求される。
【０００３】ＭＩＳＦＥＴの場合には、大電流化を達成
する方法として、チャネル幅を増大させることによって
容易に達成できる。そして、このようなチャネル幅の増
大を行なうことによってチップ面積が増大するのを回避
するために、ゲート電極の平面配置について、例えばス
トライプ構造或はメッシュゲート構造が用いられてい
る。
する方法として、チャネル幅を増大させることによって
容易に達成できる。そして、このようなチャネル幅の増
大を行なうことによってチップ面積が増大するのを回避
するために、ゲート電極の平面配置について、例えばス
トライプ構造或はメッシュゲート構造が用いられてい
る。
【０００４】ストライプ構造では単位チップ面積当りの
チャネル幅が小さく無効領域が多いが、メッシュゲート
構造では、ゲートが平面的に格子状に配置されており、
このため単位チップ面積当りのチャネル幅を大きくする
ことができる。メッシュゲート構造のＦＥＴについては
オーム社刊「半導体ハンドブック」第４２９頁乃至第４
３０頁に記載されている。
チャネル幅が小さく無効領域が多いが、メッシュゲート
構造では、ゲートが平面的に格子状に配置されており、
このため単位チップ面積当りのチャネル幅を大きくする
ことができる。メッシュゲート構造のＦＥＴについては
オーム社刊「半導体ハンドブック」第４２９頁乃至第４
３０頁に記載されている。
【０００５】従来、このようなパワーＦＥＴには、工程
が簡単でありゲート絶縁膜となる酸化膜の形成が容易な
ことからプレーナ構造のものが用いられてきた。
が簡単でありゲート絶縁膜となる酸化膜の形成が容易な
ことからプレーナ構造のものが用いられてきた。
【０００６】しかしながら、プレーナ構造でセルを約５
μｍ以下まで微細化した場合、単位面積当りのチャネル
幅は増大して低オン抵抗化に寄与するが、逆にＪ‐ＦＥ
Ｔ抵抗が急激に増大してしまうため、トータルのオン抵
抗は増大する。
μｍ以下まで微細化した場合、単位面積当りのチャネル
幅は増大して低オン抵抗化に寄与するが、逆にＪ‐ＦＥ
Ｔ抵抗が急激に増大してしまうため、トータルのオン抵
抗は増大する。
【０００７】このため、Ｊ‐ＦＥＴ抵抗成分のない構造
を有し、かつ、セルの集積度がそのまま低オン抵抗化に
寄与できる等の理由からトレンチゲート構造のＦＥＴが
注目されている。
を有し、かつ、セルの集積度がそのまま低オン抵抗化に
寄与できる等の理由からトレンチゲート構造のＦＥＴが
注目されている。
【０００８】トレンチゲート構造とは、半導体基板主面
のチャネル層に溝部を延設し、この溝部に絶縁膜を介し
てゲートとなる導体層を設け、前記主面の深層部をドレ
イン領域とし、前記主面の表層部をソース領域とし、前
記ドレイン領域及びソース領域間の半導体層をチャネル
領域とするものであり、このようなトレンチゲート構造
のパワーＭＯＳＦＥＴとしては三菱電機社のＦＳ７０Ｔ
Ｍ‐０６、シリコニクス社のＳＵＰ７５Ｎ０６‐０８等
がある。
のチャネル層に溝部を延設し、この溝部に絶縁膜を介し
てゲートとなる導体層を設け、前記主面の深層部をドレ
イン領域とし、前記主面の表層部をソース領域とし、前
記ドレイン領域及びソース領域間の半導体層をチャネル
領域とするものであり、このようなトレンチゲート構造
のパワーＭＯＳＦＥＴとしては三菱電機社のＦＳ７０Ｔ
Ｍ‐０６、シリコニクス社のＳＵＰ７５Ｎ０６‐０８等
がある。
【０００９】
【発明が解決しようとする課題】一般的に、ＭＯＳトラ
ンジスタ低電圧駆動のために、ゲート絶縁膜の薄膜化が
望ましい。しかしながらトレンチゲート構造では、ゲー
ト絶縁膜が三次元的に形成されることから、トレンチゲ
ートの角部にて、拡散異常が生じる、或は絶縁膜の形成
が均一に行なわれないために、この部分の絶縁膜が薄く
なりゲート耐圧が低下する。
ンジスタ低電圧駆動のために、ゲート絶縁膜の薄膜化が
望ましい。しかしながらトレンチゲート構造では、ゲー
ト絶縁膜が三次元的に形成されることから、トレンチゲ
ートの角部にて、拡散異常が生じる、或は絶縁膜の形成
が均一に行なわれないために、この部分の絶縁膜が薄く
なりゲート耐圧が低下する。
【００１０】このようなゲート耐圧の低下を防止するた
め、ゲート絶縁膜を厚くしたのでは相互コンダクタンス
ｇｍが低下し、低電圧作動が困難となる。
め、ゲート絶縁膜を厚くしたのでは相互コンダクタンス
ｇｍが低下し、低電圧作動が困難となる。
【００１１】また、パワーＦＥＴではオン抵抗を低減す
ることが望まれる。このようなオン抵抗の低減には単位
面積当りのチャネル幅（Ｗｃｈ／□）を大きくすること
が有効である。しかしチャネル幅を増大させることによ
ってチップサイズが大きくなったのでは、寄生容量も増
大することによって高速スイッチング特性が劣化するこ
ととなる。
ることが望まれる。このようなオン抵抗の低減には単位
面積当りのチャネル幅（Ｗｃｈ／□）を大きくすること
が有効である。しかしチャネル幅を増大させることによ
ってチップサイズが大きくなったのでは、寄生容量も増
大することによって高速スイッチング特性が劣化するこ
ととなる。
【００１２】従って、単位チップ面積当りの抵抗を低減
させる方法が必要となる。単位チップ面積当りの抵抗を
低減することができれば、よりオン抵抗の小さな半導体
装置を得る或は同一オン抵抗の半導体装置を従来よりも
小さなチップサイズで実現することが可能となる。
させる方法が必要となる。単位チップ面積当りの抵抗を
低減することができれば、よりオン抵抗の小さな半導体
装置を得る或は同一オン抵抗の半導体装置を従来よりも
小さなチップサイズで実現することが可能となる。
【００１３】本発明の課題は、このような問題を解決
し、ゲート耐圧を向上させること、更にオン抵抗を向上
させ高速スイッチング特性を改善する、或はチップサイ
ズを縮小することが可能な技術を提供することにある。
し、ゲート耐圧を向上させること、更にオン抵抗を向上
させ高速スイッチング特性を改善する、或はチップサイ
ズを縮小することが可能な技術を提供することにある。
【００１４】本発明の前記ならびにその他の課題と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１６】半導体基板主面に延設した溝部にゲートと
なる導体層を設けるトレンチゲート構造のＦＥＴを有す
る半導体装置において、前記トレンチゲートの溝部によ
って、半導体基板主面を八角形平面形状に区分し、この
八角形の各内角を略１３５度とする。
なる導体層を設けるトレンチゲート構造のＦＥＴを有す
る半導体装置において、前記トレンチゲートの溝部によ
って、半導体基板主面を八角形平面形状に区分し、この
八角形の各内角を略１３５度とする。
【００１７】また、前記区分された半導体基板主面の側
面を｛１，０，０｝面又は｛１，１，０｝面とする。
面を｛１，０，０｝面又は｛１，１，０｝面とする。
【００１８】更に、前記半導体基板主面の平面形状を扁
平八角形形状、或は正方形の角を落した八角形形状とす
る。
平八角形形状、或は正方形の角を落した八角形形状とす
る。
【００１９】上述した手段によれば、半導体基板主面を
平面形状が八角形状に区分することにより、区分された
半導体基板主面の側面に形成される角部の角度が緩やか
なものとなり、ゲート絶縁膜の形成がより均一に行なわ
れるために、この部分の絶縁膜の不良による耐圧の低下
を防止することができる。
平面形状が八角形状に区分することにより、区分された
半導体基板主面の側面に形成される角部の角度が緩やか
なものとなり、ゲート絶縁膜の形成がより均一に行なわ
れるために、この部分の絶縁膜の不良による耐圧の低下
を防止することができる。
【００２０】また、前記扁平八角形或は正方形の角を落
した八角形形状に区分することにより、トレンチゲート
の平面形状幅の変動を小さくすることができる。このた
めトレンチゲートの溝部を良好に埋め込むことができ
る。
した八角形形状に区分することにより、トレンチゲート
の平面形状幅の変動を小さくすることができる。このた
めトレンチゲートの溝部を良好に埋め込むことができ
る。
【００２１】更に、前記扁平八角形に区分された半導体
基板主面の側面が、移動度の最も大きい｛１，０，０｝
面又は移動度が｛１，０，０｝面に次いで大きな｛１，
１，０｝面となっていることから、単位チップ面積当り
の抵抗を低減させることができる。
基板主面の側面が、移動度の最も大きい｛１，０，０｝
面又は移動度が｛１，０，０｝面に次いで大きな｛１，
１，０｝面となっていることから、単位チップ面積当り
の抵抗を低減させることができる。
【００２２】以下、本発明の実施の形態を説明する。
【００２３】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００２４】
（実施の形態１）図１は、本発明の一実施の形態である
半導体装置のトレンチゲート構造のパワーＭＩＳＦＥＴ
の要部を示す平面図であり、図２は、図１中ａ‐ａ線に
沿った縦断面図であり、図３は、図１中ａ‐ａ線に沿っ
た部分のトレンチゲートの溝部をエッチングした状態を
示す斜視図である。なお図１にては、説明のためにソー
ス取り出し配線及びＢＰＳＧ膜を図示しない。
半導体装置のトレンチゲート構造のパワーＭＩＳＦＥＴ
の要部を示す平面図であり、図２は、図１中ａ‐ａ線に
沿った縦断面図であり、図３は、図１中ａ‐ａ線に沿っ
た部分のトレンチゲートの溝部をエッチングした状態を
示す斜視図である。なお図１にては、説明のためにソー
ス取り出し配線及びＢＰＳＧ膜を図示しない。
【００２５】本実施の形態のＭＩＳＦＥＴは、ＮＰＮ型
であり、半導体基板主面の深層部であるＮ＋型層１上の
Ｎ型層２をドレインとし、Ｎ型層２上に形成されたＰ−
型層３をチャネルとしている。トレンチゲート４は、半
導体基板主面に延設されＮ型層２に達する溝部にゲート
絶縁膜となる酸化珪素膜５を介して設けられている。こ
のトレンチゲート４周辺の半導体基板主面表層部に形成
されるＮ＋型層６がソースとなる。
であり、半導体基板主面の深層部であるＮ＋型層１上の
Ｎ型層２をドレインとし、Ｎ型層２上に形成されたＰ−
型層３をチャネルとしている。トレンチゲート４は、半
導体基板主面に延設されＮ型層２に達する溝部にゲート
絶縁膜となる酸化珪素膜５を介して設けられている。こ
のトレンチゲート４周辺の半導体基板主面表層部に形成
されるＮ＋型層６がソースとなる。
【００２６】ソースとなるＮ＋型層６には、半導体基板
主面上に設けたソース取り出し配線７が接続しており、
このソース取り出し配線７は、ベース電位を一定とする
ためにソースとなるＮ＋層６とチャネルとなるＰ−層３
のコンタクト領域となるＰ＋層８の双方に接続されてい
る。ソース取り出し配線７とトレンチゲート４とはＢＰ
ＳＧ膜９によって絶縁分離されている。
主面上に設けたソース取り出し配線７が接続しており、
このソース取り出し配線７は、ベース電位を一定とする
ためにソースとなるＮ＋層６とチャネルとなるＰ−層３
のコンタクト領域となるＰ＋層８の双方に接続されてい
る。ソース取り出し配線７とトレンチゲート４とはＢＰ
ＳＧ膜９によって絶縁分離されている。
【００２７】また、半導体基板裏面の全面には、ドレイ
ンとなるＮ型層２と導通するドレイン電極１０が形成さ
れており、各トレンチゲート４は、半導体チップの外周
部近傍にて終端しており、この終端部分にて半導体基板
主面上に設けたゲート取り出し配線（図示せず）と接続
している。
ンとなるＮ型層２と導通するドレイン電極１０が形成さ
れており、各トレンチゲート４は、半導体チップの外周
部近傍にて終端しており、この終端部分にて半導体基板
主面上に設けたゲート取り出し配線（図示せず）と接続
している。
【００２８】本実施の形態の半導体装置では、半導体基
板主面は、トレンチゲート４の溝部によって、その平面
形状が扁平八角形に区分されており、この八角形の各内
角は略１３５度となっており、前記扁平八角形に区分さ
れた半導体基板主面の側面は｛１，０，０｝面又は
｛１，１，０｝面となっている。
板主面は、トレンチゲート４の溝部によって、その平面
形状が扁平八角形に区分されており、この八角形の各内
角は略１３５度となっており、前記扁平八角形に区分さ
れた半導体基板主面の側面は｛１，０，０｝面又は
｛１，１，０｝面となっている。
【００２９】このように、半導体基板主面を平面形状が
扁平八角形に区分することにより、区分された半導体基
板主面の側面に形成される角部の角度が緩やかなものと
なり、ゲート絶縁膜となる酸化珪素膜５の形成がより均
一に行なわれるために、この部分の絶縁膜の不良による
耐圧が低下を防止することができる。
扁平八角形に区分することにより、区分された半導体基
板主面の側面に形成される角部の角度が緩やかなものと
なり、ゲート絶縁膜となる酸化珪素膜５の形成がより均
一に行なわれるために、この部分の絶縁膜の不良による
耐圧が低下を防止することができる。
【００３０】また、前記扁平八角形に区分することによ
り、トレンチゲート４の平面形状幅の変動を小さくする
ことができる。前記平面形状を例えば正八角形とした場
合には、各メッシュの交点に相当する部分のトレンチゲ
ート４の平面形状幅が大きくなり、この部分のトレンチ
ゲート４の溝部が充分に埋め込まれない場合も生じてし
まう。
り、トレンチゲート４の平面形状幅の変動を小さくする
ことができる。前記平面形状を例えば正八角形とした場
合には、各メッシュの交点に相当する部分のトレンチゲ
ート４の平面形状幅が大きくなり、この部分のトレンチ
ゲート４の溝部が充分に埋め込まれない場合も生じてし
まう。
【００３１】更に、前記扁平八角形に区分された半導体
基板主面の側面が、移動度の最も大きい｛１，０，０｝
面又は移動度が｛１，０，０｝面に次いで大きな｛１，
１，０｝面となっていることから、単位チップ面積当り
の抵抗を低減させることができる。
基板主面の側面が、移動度の最も大きい｛１，０，０｝
面又は移動度が｛１，０，０｝面に次いで大きな｛１，
１，０｝面となっていることから、単位チップ面積当り
の抵抗を低減させることができる。
【００３２】次に、本実施の形態の半導体装置の製造方
法を図４乃至図１０を用いて説明する。
法を図４乃至図１０を用いて説明する。
【００３３】先ず、厚さ５００μｍ程度のＮ＋型半導体
基板１の主面にエピタキシャル成長によって、Ｎ型層２
を約５μｍ程度形成する。この状態を図４に示す。
基板１の主面にエピタキシャル成長によって、Ｎ型層２
を約５μｍ程度形成する。この状態を図４に示す。
【００３４】次に、このＮ型層２に例えばボロンのイオ
ン打込み及びアニールによりチャネル層となるＰ−型層
３を約２μｍ程度形成する。この状態を図５に示す。
ン打込み及びアニールによりチャネル層となるＰ−型層
３を約２μｍ程度形成する。この状態を図５に示す。
【００３５】次に、半導体基板主面のトレンチゲート４
の形成される領域に、ＨＬＤ膜１１をマスクとしたエッ
チングを行ないＮ型層２に達する溝部を形成する。この
状態を図６に示す。
の形成される領域に、ＨＬＤ膜１１をマスクとしたエッ
チングを行ないＮ型層２に達する溝部を形成する。この
状態を図６に示す。
【００３６】次に、溝部の表面を含む全面にゲート絶縁
膜となる酸化珪素膜５を熱酸化によって形成する。この
状態を図７に示す。
膜となる酸化珪素膜５を熱酸化によって形成する。この
状態を図７に示す。
【００３７】次に、半導体基板全面にトレンチゲート４
となる多結晶シリコンを堆積させ、エッチバックによっ
てこの多結晶シリコンを平坦化し、前記溝部を多結晶シ
リコンによって埋め込んで、トレンチゲート４を形成す
る。この状態を図８に示す。
となる多結晶シリコンを堆積させ、エッチバックによっ
てこの多結晶シリコンを平坦化し、前記溝部を多結晶シ
リコンによって埋め込んで、トレンチゲート４を形成す
る。この状態を図８に示す。
【００３８】次に、この半導体チップ外周部に沿って延
在するトレンチゲート４終端と接続する半導体基板主面
上にＮ型多結晶シリコンからなるゲート取り出し配線７
を形成する。この状態を図６に示す。
在するトレンチゲート４終端と接続する半導体基板主面
上にＮ型多結晶シリコンからなるゲート取り出し配線７
を形成する。この状態を図６に示す。
【００３９】次に、例えばヒ素のイオン打込みによりソ
ースとなるＮ＋層６を約１μｍ程度形成し、チャネルと
なるＰ−層３と接続するＰ＋層８をイオン打込みにより
形成し、アニールを行なう。この状態を図９に示す。
ースとなるＮ＋層６を約１μｍ程度形成し、チャネルと
なるＰ−層３と接続するＰ＋層８をイオン打込みにより
形成し、アニールを行なう。この状態を図９に示す。
【００４０】次に、全面に保護絶縁のためのＢＰＳＧ膜
９を堆積させる。この状態を図１０に示す。
９を堆積させる。この状態を図１０に示す。
【００４１】次に、所定位置のＢＰＳＧ膜９及び酸化珪
素膜５をドライエッチングにより除去しソース取り出し
配線７の開口を形成し、アルミニュウム等の導体からな
る配線７をスパッタ法によって形成してソースとなるＮ
＋層６に接続し、半導体基板裏面にドレイン電極１０を
形成して、図２に示す状態となる。
素膜５をドライエッチングにより除去しソース取り出し
配線７の開口を形成し、アルミニュウム等の導体からな
る配線７をスパッタ法によって形成してソースとなるＮ
＋層６に接続し、半導体基板裏面にドレイン電極１０を
形成して、図２に示す状態となる。
【００４２】（実施の形態２）図１１に示すのは、本発
明の他の実施の形態である半導体装置のトレンチゲート
構造のパワーＭＩＳＦＥＴの要部を表す平面図である。
なお、図１１にては説明のために、ソース取り出し配線
及びＢＰＳＧ膜を図示しない。
明の他の実施の形態である半導体装置のトレンチゲート
構造のパワーＭＩＳＦＥＴの要部を表す平面図である。
なお、図１１にては説明のために、ソース取り出し配線
及びＢＰＳＧ膜を図示しない。
【００４３】本実施の形態の半導体装置では、半導体基
板主面は、トレンチゲート４の溝部によって、その平面
形状が正方形の角を落した八角形に区分されており、こ
の八角形の各内角は略１３５度となっており、前記平面
形状が正方形の角を落した八角形に区分された半導体基
板主面の側面は｛１，０，０｝面又は｛１，１，０｝面
となっている。
板主面は、トレンチゲート４の溝部によって、その平面
形状が正方形の角を落した八角形に区分されており、こ
の八角形の各内角は略１３５度となっており、前記平面
形状が正方形の角を落した八角形に区分された半導体基
板主面の側面は｛１，０，０｝面又は｛１，１，０｝面
となっている。
【００４４】このように、半導体基板主面を平面形状が
正方形の角を落した八角形に区分することにより、区分
された半導体基板主面の側面に形成される角部の角度が
緩やかなものとなり、ゲート絶縁膜となる酸化珪素膜５
の形成がより均一に行なわれるために、この部分の絶縁
膜の不良による耐圧が低下を防止することができる。
正方形の角を落した八角形に区分することにより、区分
された半導体基板主面の側面に形成される角部の角度が
緩やかなものとなり、ゲート絶縁膜となる酸化珪素膜５
の形成がより均一に行なわれるために、この部分の絶縁
膜の不良による耐圧が低下を防止することができる。
【００４５】また、前記平面形状が正方形の角を落した
八角形に区分することにより、トレンチゲート４の平面
形状幅の変動を小さくすることができる。前記平面形状
を例えば正八角形とした場合には、各メッシュの交点に
相当する部分のトレンチゲート４の平面形状幅が大きく
なり、この部分のトレンチゲート４の溝部が充分に埋め
込まれない場合も生じてしまう。
八角形に区分することにより、トレンチゲート４の平面
形状幅の変動を小さくすることができる。前記平面形状
を例えば正八角形とした場合には、各メッシュの交点に
相当する部分のトレンチゲート４の平面形状幅が大きく
なり、この部分のトレンチゲート４の溝部が充分に埋め
込まれない場合も生じてしまう。
【００４６】更に、前記平面形状が正方形の角を落した
八角形に区分された半導体基板主面の側面が、移動度の
最も大きい｛１，０，０｝面又は移動度が｛１，０，
０｝面に次いで大きな｛１，１，０｝面となっているこ
とから、単位チップ面積当りの抵抗を低減させることが
できる。
八角形に区分された半導体基板主面の側面が、移動度の
最も大きい｛１，０，０｝面又は移動度が｛１，０，
０｝面に次いで大きな｛１，１，０｝面となっているこ
とから、単位チップ面積当りの抵抗を低減させることが
できる。
【００４７】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００４８】例えば本発明は、パワーＭＩＳＦＥＴ以外
にも、ＩＧＢＴ（Integrated GateBipolar Transisto
r）等にも適用が可能である。
にも、ＩＧＢＴ（Integrated GateBipolar Transisto
r）等にも適用が可能である。
【００４９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５０】（１）本発明によれば、半導体基板主面を
平面形状が八角形状に区分することにより、区分された
半導体基板主面の側面に形成される角部の角度が緩やか
なものとなり、ゲート絶縁膜の形成がより均一に行なわ
れるために、この部分の絶縁膜の不良による耐圧の低下
を防止することができるという効果がある。
平面形状が八角形状に区分することにより、区分された
半導体基板主面の側面に形成される角部の角度が緩やか
なものとなり、ゲート絶縁膜の形成がより均一に行なわ
れるために、この部分の絶縁膜の不良による耐圧の低下
を防止することができるという効果がある。
【００５１】（２）本発明によれば、上記効果（１）に
より、ゲート耐圧を低下させることなくゲート絶縁膜を
薄くすることが可能となるという効果がある。
より、ゲート耐圧を低下させることなくゲート絶縁膜を
薄くすることが可能となるという効果がある。
【００５２】（３）本発明によれば、上記効果（１）に
より、ゲート絶縁膜を厚くせずにゲート耐圧を向上させ
ることが可能となるという効果がある。
より、ゲート絶縁膜を厚くせずにゲート耐圧を向上させ
ることが可能となるという効果がある。
【００５３】（４）本発明によれば、半導体基板主面を
平面形状が扁平八角形或は正方形の角を落した八角形形
状に区分することにより、トレンチゲートの平面形状幅
の変動を小さくすることができるので、トレンチゲート
の溝部を良好に埋め込むことができるという効果があ
る。
平面形状が扁平八角形或は正方形の角を落した八角形形
状に区分することにより、トレンチゲートの平面形状幅
の変動を小さくすることができるので、トレンチゲート
の溝部を良好に埋め込むことができるという効果があ
る。
【００５４】（５）本発明によれば、八角形に区分され
た半導体基板主面の側面が、移動度の最も大きい｛１，
０，０｝面又は移動度が｛１，０，０｝面に次いで大き
な｛１，１，０｝面となっていることから、単位チップ
面積当りの抵抗を低減させることができるという効果が
ある。
た半導体基板主面の側面が、移動度の最も大きい｛１，
０，０｝面又は移動度が｛１，０，０｝面に次いで大き
な｛１，１，０｝面となっていることから、単位チップ
面積当りの抵抗を低減させることができるという効果が
ある。
【００５５】（６）本発明によれば、上記効果（５）に
より、オン抵抗の小さな半導体装置を得ることが可能と
なるという効果がある。
より、オン抵抗の小さな半導体装置を得ることが可能と
なるという効果がある。
【００５６】（７）本発明によれば、上記効果（５）に
より、同一オン抵抗の半導体装置を従来よりも小さなチ
ップサイズで実現することが可能となるという効果があ
る。
より、同一オン抵抗の半導体装置を従来よりも小さなチ
ップサイズで実現することが可能となるという効果があ
る。
【図１】本発明の一実施の形態である半導体装置の要部
を示す平面図である。
を示す平面図である。
【図２】図１中のａ‐ａ線に沿った部分縦断面図であ
る。
る。
【図３】図１中のａ‐ａ線に沿った部分のトレンチゲー
トの溝部をエッチングした状態を示す斜視図である。
トの溝部をエッチングした状態を示す斜視図である。
【図４】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図５】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図６】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図７】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図８】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置の要部
を製造工程毎に示す縦断面図である。
を製造工程毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置の要
部を製造工程毎に示す縦断面図である。
部を製造工程毎に示す縦断面図である。
【図１１】本発明の他の実施の形態である半導体装置の
要部を示す平面図である。
要部を示す平面図である。
１…Ｎ＋層、２…Ｎ層（ドレイン）、３…Ｐ−層（チャ
ネル）、４…トレンチゲート、５…酸化珪素膜、６…Ｎ
＋層（ソース）、７…ソース取り出し配線、８…Ｐ＋
層、９…ＢＰＳＧ膜、１０…ドレイン電極、１１…ＨＬ
Ｄ膜。
ネル）、４…トレンチゲート、５…酸化珪素膜、６…Ｎ
＋層（ソース）、７…ソース取り出し配線、８…Ｐ＋
層、９…ＢＰＳＧ膜、１０…ドレイン電極、１１…ＨＬ
Ｄ膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 矢ノ倉 栄二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 鈴木 啓功 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 大高 成雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 飯島 哲郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 工藤 聡 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 町田 信夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小林 正義 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 沼沢 澄人 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 坂本 光造 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 金澤 孝光 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内
Claims (4)
- 【請求項１】 半導体基板主面に延設した溝部にゲート
となる導体層を設けるトレンチゲート構造のＦＥＴを有
する半導体装置において、 前記トレンチゲートの溝部によって、半導体基板主面を
八角形平面形状に区分し、この八角形の各内角を略１３
５度としたことを特徴とする半導体装置。 - 【請求項２】 半導体基板主面に延設した溝部にゲート
となる導体層を設けるトレンチゲート構造のＦＥＴを有
する半導体装置において、 前記トレンチゲートの溝部によって、半導体基板主面を
八角形平面形状に区分し、この八角形の各内角を略１３
５度とし、 前記区分された半導体基板主面の側面が｛１，０，０｝
面又は｛１，１，０｝面からなることを特徴とする半導
体装置。 - 【請求項３】 前記半導体基板主面の平面形状が扁平八
角形形状であることを特徴とする請求項１又は請求項２
に記載の半導体装置。 - 【請求項４】 前記半導体基板主面の平面形状が正方形
の角を落した八角形形状であることを特徴とする請求項
１又は請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9077068A JPH10270689A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9077068A JPH10270689A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270689A true JPH10270689A (ja) | 1998-10-09 |
Family
ID=13623493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9077068A Pending JPH10270689A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270689A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243962A (ja) * | 1999-02-22 | 2000-09-08 | Intersil Corp | 向上した半導体トレンチｍｏｓ装置 |
| EP1483791A1 (en) * | 2002-03-11 | 2004-12-08 | GENERAL SEMICONDUCTOR, Inc. | Trench dmos transistor having improved trench structure |
| KR100564531B1 (ko) * | 1998-10-19 | 2006-05-25 | 페어차일드코리아반도체 주식회사 | 트랜치게이트구조를갖는전력모스펫및그제조방법 |
| WO2007015500A1 (ja) * | 2005-08-03 | 2007-02-08 | Sharp Kabushiki Kaisha | トレンチ型ｍｉｓｆｅｔ |
| JP2007258465A (ja) * | 2006-03-23 | 2007-10-04 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| US7361952B2 (en) | 2004-11-17 | 2008-04-22 | Nec Electronics Corporation | Semiconductor apparatus and method of manufacturing the same |
| WO2013001949A1 (ja) * | 2011-06-27 | 2013-01-03 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| JP2016502762A (ja) * | 2012-11-26 | 2016-01-28 | ディー スリー セミコンダクター エルエルシー | 縦型電界効果素子の実装を改善するための素子アーキテクチャおよび方法 |
| CN105990407A (zh) * | 2015-01-30 | 2016-10-05 | 张家港意发功率半导体有限公司 | Igbt元胞结构及其制造工艺 |
-
1997
- 1997-03-28 JP JP9077068A patent/JPH10270689A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564531B1 (ko) * | 1998-10-19 | 2006-05-25 | 페어차일드코리아반도체 주식회사 | 트랜치게이트구조를갖는전력모스펫및그제조방법 |
| JP2000243962A (ja) * | 1999-02-22 | 2000-09-08 | Intersil Corp | 向上した半導体トレンチｍｏｓ装置 |
| EP1483791A1 (en) * | 2002-03-11 | 2004-12-08 | GENERAL SEMICONDUCTOR, Inc. | Trench dmos transistor having improved trench structure |
| JP2005520343A (ja) * | 2002-03-11 | 2005-07-07 | ゼネラル セミコンダクター，インク． | 改良されたトレンチ構造を有するトレンチｄｍｏｓトランジスタ |
| EP1483791A4 (en) * | 2002-03-11 | 2009-11-11 | Gen Semiconductor Inc | TRIANGLE DEMOS TRANSISTOR WITH IMPROVED TRIANGULAR STRUCTURE |
| US7361952B2 (en) | 2004-11-17 | 2008-04-22 | Nec Electronics Corporation | Semiconductor apparatus and method of manufacturing the same |
| WO2007015500A1 (ja) * | 2005-08-03 | 2007-02-08 | Sharp Kabushiki Kaisha | トレンチ型ｍｉｓｆｅｔ |
| JP2007258465A (ja) * | 2006-03-23 | 2007-10-04 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| WO2013001949A1 (ja) * | 2011-06-27 | 2013-01-03 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| JP2013008890A (ja) * | 2011-06-27 | 2013-01-10 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| CN103582950A (zh) * | 2011-06-27 | 2014-02-12 | 住友电气工业株式会社 | 半导体器件和用于制造半导体器件的方法 |
| US8803294B2 (en) | 2011-06-27 | 2014-08-12 | Sumitomo Electric Industries, Ltd. | Semiconductor device and method for manufacturing same |
| JP2016502762A (ja) * | 2012-11-26 | 2016-01-28 | ディー スリー セミコンダクター エルエルシー | 縦型電界効果素子の実装を改善するための素子アーキテクチャおよび方法 |
| US9865727B2 (en) | 2012-11-26 | 2018-01-09 | D3 Semiconductor LLC | Device architecture and method for improved packing of vertical field effect devices |
| CN105990407A (zh) * | 2015-01-30 | 2016-10-05 | 张家港意发功率半导体有限公司 | Igbt元胞结构及其制造工艺 |
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