JPH07321315A

JPH07321315A - 半導体装置

Info

Publication number: JPH07321315A
Application number: JP11262994A
Authority: JP
Inventors: Yasuo Maruyama; 泰男丸山; Eiji Yanokura; 栄二矢ノ倉; Tatsuhiro Seki; 達弘関; Yuzuru Fujita; 譲藤田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-05-26
Filing date: 1994-05-26
Publication date: 1995-12-08

Abstract

(57)【要約】【目的】横型ＭＩＳＦＥＴＱのオン抵抗を低減し、半
導体装置の電力利得を高める。また、横型ＭＩＳＦＥＴ
Ｑのオフセット領域７の抵抗の変動を抑え、半導体装置
の電気的信頼性を高める。【構成】ゲート電極４とドレイン配線１１Ａとの間の
半導体基体１の主面にオフセット領域(高耐圧領域)７が
配置された横型ＭＩＳＦＥＴＱを有する半導体装置にお
いて、前記横型ＭＩＳＦＥＴＱのオフセット領域７を、
前記半導体基体１の主面に形成され、かつ前記半導体基
体１の主面から深さ方向に向かってその主面よりも深い
位置に不純物濃度分布のピーク値が設定された第１半導
体領域５と、前記第１半導体領域５の主面に形成され、
かつ前記第１半導体領域５の不純物濃度分布のピーク値
よりも浅い位置に不純物濃度分布のピーク値が設定され
た第２半導体領域６とで構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
に、ゲート電極とドレイン配線との間の半導体基体の主
面にオフセット領域を配置した横型ＭＩＳＦＥＴ（Ｍet
al Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔrans
istor)を有する半導体装置に適用して有効な技術に関す
るものである。

【０００２】

【従来の技術】衛星通信等の高周波電力用として使用さ
れる単体構造の半導体装置（パワートランジスタ）は複
数個の横型ＭＯＳＦＥＴ(Ｍetal Ｏxide Ｓemiconducto
r ＦＥＴ）を塔載する。この複数個の横型ＭＯＳＦＥＴ
の夫々は、半導体基体の主面に構成され、例えばｎチャ
ネル導電型で構成される。

【０００３】前記横型ＭＯＳＦＥＴのドレイン領域は、
ドレイン配線が接続されるコンタクト領域及びオフセッ
ト領域(高耐圧領域)で構成される。コンタクト領域はコ
ンタクト抵抗を低減する目的として高不純濃度のｎ型半
導体領域で構成され、オフセット領域はドレイン領域の
耐圧を高める目的として低不純物濃度のｎ型半導体領域
で構成される。低不純物濃度のｎ半導体領域は、ゲート
電極とドレイン配線との間に配置され、その一端側が高
不純物濃度のｎ型半導体領域に接触される。つまり、横
型ＭＯＳＦＥＴは、ゲート電極とドレイン配線との間に
低不純物濃度のｎ型半導体領域からなるオフセット領域
を配置したオフセットゲート構造で構成される。

【０００４】なお、前記横型ＭＯＳＦＥＴを塔載する半
導体装置については、例えば、１９８９年、電子情報通
信学会春季全国大会予稿集、Ｃ−２６０［宇宙通信用パ
ワーＭＯＳＦＥＴ］に記載されている。

【０００５】

【発明が解決しようとする課題】本発明者は、前述の横
型ＭＯＳＦＥＴを塔載する半導体装置について以下の問
題点を見出した。

【０００６】前記横型ＭＯＳＦＥＴのオフセット領域
(高耐圧領域)はイオン打込み法で形成される。このオフ
セット領域は、ドレイン領域の耐圧を高める目的として
半導体基体の主面から深さ方向に向かってその主面より
も深い位置に不純物濃度分布のピーク値が設定される。
このため、オフセット領域の表面領域における不純物濃
度が低下し、オフセット領域の抵抗が増大する。この結
果、横型ＭＯＳＦＥＴのオン抵抗が増大し、半導体装置
の電力利得が低下するという問題があった。

【０００７】また、オフセット領域の主面上にはソース
配線やドレイン配線と半導体基体とを絶縁分離する層間
絶縁膜が形成される。この層間絶縁膜の主面にはソース
配線から放出された負イオン(ｐチャネル導電型の場合
は正イオン)が存在し、この負イオンの存在によって層
間絶縁膜下のオフセット領域の表面領域に正イオン（ｐ
チャネル導電型の場合は負イオン）が引き寄せられる。
このため、オフセット領域の表面領域における不純物濃
度が低下する。この結果、動作時にオフセット領域の抵
抗が変動し、半導体装置の電気的信頼性が低下するとい
う問題があった。

【０００８】本発明の目的は、横型ＭＩＳＦＥＴを有す
る半導体装置において、前記横型ＭＩＳＦＥＴのオン抵
抗を低減し、半導体装置の電力利得を高めることが可能
な技術を提供することにある。

【０００９】また、本発明の他の目的は、前記半導体装
置において、前記横型ＭＩＳＦＥＴのオフセット領域の
抵抗の変動を抑え、半導体装置の電気的信頼性を高める
ことが可能な技術を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１２】ゲート電極とドレイン配線との間の半導体
基体の主面にオフセット領域を配置した横型ＭＩＳＦＥ
Ｔを有する半導体装置において、前記横型ＭＩＳＦＥＴ
のオフセット領域を、前記半導体基体の主面に形成さ
れ、かつ前記半導体基体の主面から深さ方向に向かって
その主面よりも深い位置に不純物濃度分布のピーク値が
設定された第１半導体領域と、前記第１半導体領域の主
面に形成され、かつ前記第１半導体領域の不純物濃度分
布のピーク値よりも浅い位置に不純物濃度分布のピーク
値が設定された第２半導体領域とで構成する。

【００１３】

【作用】上述した手段によれば、ドレイン領域の耐圧を
第１半導体領域で高め、この第１半導体領域の表面領域
における不純物濃度の低下を第２半導体領域で補ってい
るので、ドレイン領域の耐圧を高めることができると共
に、オフセット領域（高耐圧領域）の抵抗を低減するこ
とができる。この結果、横型ＭＩＳＦＥＴのオン抵抗を
低減することができ、半導体装置の電力利得を高めるこ
とができる。

【００１４】また、オフセット領域の表面領域における
不純物濃度を第２半導体領域で高めているので、ソース
配線から放出された負イオン(又は正イオン)によるオフ
セット領域の表面領域の不純物濃度の低下を防止でき
る。この結果、オフセット領域の抵抗の変動を抑えるこ
とができ、半導体装置の電気的信頼性を高めることがで
きる。

【００１５】

【実施例】以下、本発明の構成について、オフセットゲ
ート構造の横型ＭＩＳＦＥＴを有する半導体装置に本発
明を適用した実施例とともに説明する。

【００１６】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００１７】本発明の一実施例である半導体装置の概略
構成を図１(平面レイアウト図)に示す。

【００１８】図１に示すように、半導体装置は平面が方
形状に形成された半導体ペレット１５で構成される。こ
の半導体ペレット１５の中央領域(有効領域又は活性領
域)には横型ＭＩＳＦＥＴＱが複数個配置される。複数
個の横型ＭＩＳＦＥＴＱの夫々は、列方向(Ｘ方向)に規
則的に配置され、電気的に並列に接続される。

【００１９】前記半導体ペレット１５の中央領域には、
ドレイン配線１３Ａ、ソース配線１３Ｂ、ゲート配線１
３Ｃの夫々が配置される。ドレイン配線１３Ａは外部端
子(ボンディングパッド）１３Ｄに電気的に接続され、
ソース配線１３Ｂは外部端子(ボンディングパッド)１３
Ｓに電気的に接続され、ゲート配線１３Ｃは外部端子
(ボンディングパッド)１３Ｇに電気的に接続される。こ
れらのドレイン配線１３Ａ、ソース配線１３Ｂ、ゲート
配線１３Ｃ、外部端子１３Ｄ、１３Ｓ、１３Ｇの夫々は
例えば第２層目の配線層に形成される。つまり、本実施
例の半導体装置は２層配線構造で構成される。

【００２０】前記ゲート配線１３Ｃは、複数個の横型Ｍ
ＩＳＦＥＴＱの夫々のゲート電極４に電気的に接続され
る。

【００２１】前記半導体チップ１５は、図２(図１に示
すＡ−Ａ切断線で切った断面図)に示すように、例えば
単結晶珪素からなるp+型半導体基板１Ａの主面上にエピ
タキシャル成長法でp-型エピタキシャル層１Ｂを成長さ
せた半導体基体１を主体に構成される。

【００２２】前記半導体基体１の主面には横型ＭＩＳＦ
ＥＴＱが構成される。この縦型ＭＩＳＦＥＴＱは、主
に、チャネル形成領域として使用されるｐ型ウエル領域
２、ゲート絶縁膜３、ゲート電極４、ソース領域及びド
レイン領域で構成される。つまり、本実施例の半導体装
置に塔載される横型ＭＩＳＦＥＴＱはｎチャネル導電型
で構成される。

【００２３】前記ｐ型ウエル領域２はp-型エピタキシャ
ル層１Ｂの主面に形成される。ゲート絶縁膜３は、ｐ型
ウエル領域２の主面上に形成され、例えば熱酸化処理で
形成した酸化珪素膜で形成される。ゲート電極４は、ゲ
ート絶縁膜３の主面上に形成され、例えばＣＶＤ法で堆
積した多結晶珪素膜で形成される。この多結晶珪素膜に
は、抵抗値を低減する不純物がその堆積中又は堆積後に
導入される。

【００２４】前記横型ＭＩＳＦＥＴＱのソース領域は、
高不純物濃度のn+型半導体領域８及びこのn+型半導体領
域８に比べて高不純物濃度に設定されたn+型半導体領域
（コンタクト領域）１０で構成される。このn+型半導体
領域８、n+型半導体領域１０の夫々はｐ型ウエル領域２
の主面に形成される。n+型半導体領域８の一端側は、n+
型半導体領域１０に接触され、互いに電気的に接続され
る。

【００２５】前記ソース領域であるn+型半導体領域１０
には層間絶縁膜８に形成された接続孔９Ｂを通して第１
層目の配線層に形成されたソース配線１１Ｂが電気的に
接続され、このソース配線１１Ｂには層間絶縁膜１２に
形成された接続孔１２Ｂを通してソース配線１３Ｂが電
気的に接続される。ソース配線１１Ｂ、ソース配線１３
Ｂの夫々は例えばアルミニウム膜又はアルミニウム合金
膜で形成される。

【００２６】前記横型ＭＩＳＦＥＴＱのドレイン領域
は、高不純物濃度のn+型半導体領域(コンタクト領域）
１０及びこのn+型半導体領域１０に比べて低不純物濃度
に設定されたオフセット領域(高耐圧領域)７で構成され
る。

【００２７】前記ドレイン領域であるn+型半導体領域１
０はp-型エピタキシャル層１Ｂの主面に形成される。こ
のn+型半導体領域１０には層間絶縁膜９に形成された接
続孔９Ａを通して第１層目の配線層に形成されたドレイ
ン配線１１Ａが電気的に接続され、このドレイン配線１
１Ａには層間絶縁膜１２に形成された接続孔１２Ａを通
してドレイン配線１３Ａが電気的に接続される。

【００２８】前記ドレイン領域であるオフセット領域７
は、ゲート電極４とドレイン配線１１Ａとの間に配置さ
れ、その一端側がp-型エピタキシャル層１Ｂの主面に形
成され、その他端側がｐ型ウエル領域２の主面に形成さ
れる。このオフセット領域７の一端側は、ドレイン配線
１１Ａが接続されるn+型半導体領域１０に接触され、互
いに電気的に接続される。つまり、横型ＭＩＳＦＥＴＱ
は、ゲート電極４とドレイン配線１１Ａとの間の半導体
基体１の主面にオフセット領域７を配置したオフセット
ゲート構造で構成される。

【００２９】前記ドレイン領域であるオフセット領域７
は、ｐ型ウエル領域２、p-型エピタキシャル層１Ｂの夫
々の主面に形成された低不純物濃度のｎ型半導体領域５
及びこのｎ型半導体領域５の主面に形成された低不純物
濃度のｎ型半導体領域６で構成される。このｎ型半導体
領域５、ｎ型半導体領域６の夫々の不純物濃度分布を図
３(オフセット領域の不純物濃度分布図)に示す。図３に
おいて、横軸はp-型エピタキシャル層(半導体基体１)１
Ｂの主面(表面)からの深さ［μｍ］を示し、縦軸は不純
物濃度［atoms／cm³］を示す。

【００３０】図３に示すように、ｎ型半導体領域５は１
０¹⁷〜１０¹⁸［atoms／cm³］程度の不純物濃度で構成さ
れる。このｎ型半導体領域５は、p-型エピタキシャル層
１Ｂの主面から深さ方向に向かってその主面よりも深い
位置に不純物濃度分布のピーク値が設定され、ドレイン
領域の耐圧を高めている。ｎ型半導体領域６は１０¹⁷〜
１０¹⁸［atoms／cm³］程度の不純物濃度で構成される。
このｎ型半導体領域６は、p-型エピタキシャル層１Ｂの
主面から深さ方向に向かってｎ型半導体領域５の不純物
濃度分布のピーク値の位置よりも浅い位置に不純物濃度
分布のピーク値が設定され、ｎ型半導体領域５の表面領
域における不純物濃度の低下を補っている。つまり、オ
フセット領域７は、ドレイン領域の耐圧をｎ型半導体領
域５で高め、このｎ型半導体領域５の表面領域における
不純物濃度の低下をｎ型半導体領域６で補っている。

【００３１】前記ドレイン配線１３Ａ、ソース配線１３
Ｂ、ゲート配線１３Ｃの夫々の主面上には最終保護膜
(図示せず)が形成される。この最終保護膜は例えばポリ
イミド系樹脂膜で形成される。

【００３２】このように構成される半導体装置は、衛星
通信等の高周波電力用として使用される。

【００３３】次に、前記横型ＭＩＳＦＥＴＱを有する半
導体装置の製造方法について、図４乃至図７(各製造工
程毎に示す断面図)を用いて説明する。

【００３４】まず、単結晶珪素からなるp+型半導体基板
１Ａの主面上にn-型エピタキシャル層１Ｂを成長させた
半導体基体１を用意する。

【００３５】次に、n-型エピタキシャル層１Ｂの主面に
ｐ型ウエル領域２を選択的に形成する。

【００３６】次に、熱酸化処理を施し、n-型エピタキシ
ャル層１Ｂの主面上に酸化珪素膜からなるゲート絶縁膜
３を形成する。

【００３７】次に、前記ゲート絶縁膜３の主面上の全面
に例えばＣＶＤ法で堆積した多結晶珪素膜を形成する。
この多結晶珪素膜には、抵抗値を低減する不純物がその
堆積中又は堆積後に導入される。

【００３８】次に、前記多結晶珪素膜にパターンニング
を施し、ｐ型ウエル領域２のゲート絶縁膜３の主面上に
ゲート電極４を形成する。ゲート電極４のパターンニン
グは例えば異方性エッチングで行う。このパターンニン
グ工程において、ゲート電極４下のゲート絶縁膜３を除
く周囲の絶縁膜３はオーバーエッチングにより若干エッ
チングされる。

【００３９】次に、前記ゲート電極４を不純物導入用マ
スクとして使用し、絶縁膜３を通して、ｐ型ウエル領域
２、p-型エピタキシャル層１Ｂの夫々の主面にイオン打
込み法でｎ型不純物５Ａを導入し、図４に示すように、
ｐ型ウエル領域２、p-型エピタキシャル層１Ｂの夫々の
主面にｎ型半導体領域５を形成する。ｎ型不純物５Ａと
しては、例えばＰ(燐)を使用する。このｎ型不純物５Ａ
は、最終的な導入量が２〜３×１０¹²［atoms／cm²］程
度に設定され、導入時のエネルギ量が１００〜１３０
［ＫｅＶ］に設定された条件下において導入される。つ
まり、ｎ型半導体領域５は、半導体基体１の主面の主面
からその深さ方向に向かってその主面よりも深い位置に
不純物濃度分布のピーク値が設定される。

【００４０】次に、前記ゲート電極４を不純物の導入マ
スクとして使用し、絶縁膜３を通して、ｎ型半導体領域
５の主面にイオン打込み法でｎ型不純物６Ａを導入し、
図５に示すように、ｎ型半導体領域５の主面にｎ型半導
体領域６を形成する。ｎ型不純物６Ａとしては前記ｎ型
不純物５Ａの拡散速度に比べて遅い拡散速度をもつ例え
ばＡｓ(砒素)を使用する。このｎ型不純物６Ａは、最終
的な導入量が０．８〜２．０×１０¹²［atoms／cm²］程
度に設定され、導入時のエネルギ量が４０〜８０［Ｋｅ
Ｖ］に設定された条件下において導入される。つまり、
ｎ型半導体領域６は、半導体基体１の主面から深さ方向
に向かってｎ型半導体領域５の不純物濃度分布のピーク
値よりも浅い位置に不純物濃度のピーク値が設定され
る。この工程において、ｎ型半導体領域６は、ｎ型不純
物５Ａの拡散速度に比べて遅い拡散速度をもつｎ型不純
物６Ａで形成されるので、p-型エピタキシャル層１Ｂの
主面から深さ方向に向かって浅く形成される。

【００４１】次に、前記絶縁膜３のうち、ドレイン領域
として使用されるｎ型半導体領域６上の絶縁膜３を覆う
マスク１４を形成する。このマスク１４は例えばフォト
レジスト膜で形成される。

【００４２】次に、前記マスク１４及びゲート電極４を
不純物導入用マスクとして使用し、絶縁膜３を通して、
ｐ型ウエル領域２の主面にｎ型不純物を導入し、図６に
示すように、ｐ型ウエル領域２の主面にn+型半導体領域
８を形成する。

【００４３】次に、前記マスク１４を除去する。

【００４４】次に、ゲート電極４の主面上を含む絶縁膜
３の主面上の全面に層間絶縁膜９を形成する。この層間
絶縁膜９は、例えばＣＶＤ法で堆積した酸化珪素膜で形
成される。

【００４５】次に、前記層間絶縁膜９に、ｎ型半導体領
域６の一部の主面を露出した接続孔９Ａ、n+型半導体領
域８の一部の主面を露出した接続孔９Ｂの夫々を形成す
る。この後、前記層間絶縁膜９を不純物導入用マスクと
して使用し、接続孔９Ａ内のｎ型半導体領域６の主面部
及び接続孔９Ｂ内のn+型半導体領域８の主面部にｎ型不
純物を導入し、n-型エピタキシャル層１Ｂの主面にn+型
半導体領域１０を形成すると共に、ｐ型ウエル領域２の
主面にn+型半導体領域１０を形成する。この工程によ
り、ｎ型半導体領域５とｎ型半導体領域６とからなる低
不純物濃度のオフセット領域７が形成され、このオフセ
ット領域７とn+型半導体領域１０とからなるドレイン領
域が形成され、n+型半導体領域８とn+型半導体領域１０
とからなるソース領域が形成される。つまり、横型ＭＩ
ＳＦＥＴＱが形成される。

【００４６】次に、前記n+型半導体領域１０の主面上を
含む層間絶縁膜９の主面上の全面に第１層目の配線材を
形成する。この第１層目の配線材は例えばスパッタ法で
堆積したアルミニウム膜又はアルミニウム合金膜で形成
される。

【００４７】次に、前記第１層目の配線材にパターンニ
ングを施し、ドレイン領域であるn+型半導体領域１０に
接続されたドレイン配線１１Ａを形成すると共に、ソー
ス領域であるn+型半導体領域１０に接続されたソース配
線１１Ｂを形成する。

【００４８】次に、ドレイン配線１１Ａ上及びソース配
線１１Ｂ上を含む層間絶縁膜９上の全面に層間絶縁膜１
２を形成する。この層間絶縁膜１２は例えばＣＶＤ法で
堆積した酸化珪素膜で形成される。

【００４９】次に、前記層間絶縁膜１２に、ドレイン配
線１１Ａの一部の主面を露出した接続孔１２Ａ、ソース
配線１１Ｂの一部の主面を露出した接続孔１２Ｂ、ゲー
ト電極４の一部の主面を露出した接続孔(図示せず)の夫
々を形成する。

【００５０】次に、前記配線１１Ａの一部の主面上、ソ
ース配線１１Ｂの一部の主面上及びゲート電極４の一部
の主面上を含む層間絶縁膜１２の主面上の全面に第２層
目の配線材を形成する。この第２層目の配線材は例えば
スパッタ法で堆積したアルミニウム膜又はアルミニウム
合金膜で形成される。

【００５１】次に、前記第２層目の配線材にパターンニ
ングを施し、ドレイン配線１１Ａに接続されたドレイン
配線１３Ａ、ソース配線１１Ｂに接続されたソース配線
１３Ｂ及びゲート電極４に接続されたゲート配線１３Ｃ
を形成すると共に、ドレイン配線１３Ａ、ソース配線１
３Ｂ、ゲート配線１３Ｃの夫々に接続された外部端子１
４Ｄ、１４Ｓ、１４Ｇの夫々を形成する。この後、ドレ
イン配線１３Ａ、ソース配線１３Ｂ、ゲート配線１３Ｃ
の夫々の主面上を覆う最終保護膜を形成することによ
り、本実施例の横型ＭＩＳＦＥＴＱを有する半導体装置
がほぼ完成する。

【００５２】このように、本実施例によれば以下の作用
効果が得られる。

【００５３】ゲート電極４とドレイン配線１１Ａとの間
の半導体基体１の主面にオフセット領域(高耐圧領域)７
を配置した横型ＭＩＳＦＥＴＱを有する半導体装置にお
いて、前記横型ＭＩＳＦＥＴＱのオフセット領域７を、
前記半導体基体１の主面に形成され、かつ前記半導体基
体１の主面から深さ方向に向かってその主面よりも深い
位置に不純物濃度分布のピーク値が設定されたｎ型半導
体領域５と、前記ｎ型半導体領域５の主面に形成され、
かつ前記ｎ型半導体領域５の不純物濃度分布のピーク値
よりも浅い位置に不純物濃度分布のピーク値が設定され
たｎ型半導体領域６とで構成する。この構成により、ド
レイン領域の耐圧をｎ型半導体領域５で高め、このｎ型
半導体領域５の表面領域における不純物濃度の低下をｎ
型半導体領域６で補っているので、ドレイン領域の耐圧
を高めることができると共に、オフセット領域７の抵抗
を低減することができる。この結果、横型ＭＩＳＦＥＴ
Ｑのオン抵抗を低減することができ、半導体装置の電力
利得を高めることができる。

【００５４】また、オフセット領域７の表面領域におけ
る不純物濃度をｎ型半導体領域６で高めているので、ソ
ース配線１１Ｂから放出された負イオンによるオフセッ
ト領域７の表面領域の不純物濃度の低下を防止できる。
この結果、オフセット領域７の抵抗の変動を抑えること
ができ、半導体装置の電気的信頼性を高めることができ
る。

【００５５】また、前記ｎ型半導体領域５をｎ型不純物
５Ａで形成し、前記ｎ型不純物６をｎ型不純物５Ａの拡
散速度に比べて遅い拡散速度をもつｎ型不純物６Ａで形
成する。この構成により、半導体基体１の主面から深さ
方向に向かってｎ型半導体領域６を浅く形成することが
できるので、横型ＭＩＳＦＥＴＱのドレイン領域の耐圧
を更に高めることができる。

【００５６】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００５７】例えば、本発明は、ｐチャネル導電型の横
型ＭＩＳＦＥＴを有する半導体装置に適用できる。

【００５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００５９】ゲート電極とドレイン配線との間の半導体
基体の主面にオフセット領域を配置した横型ＭＩＳＦＥ
Ｔを有する半導体装置において、横型ＭＩＳＦＥＴのオ
ン抵抗を低減でき、半導体装置の電力利得を高めること
ができる。

【００６０】また、前記半導体装置において、横型ＭＩ
ＳＦＥＴのオフセット領域の抵抗の変動を抑え、半導体
装置の電気的信頼性を高めることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体装置の平面レイ
アウト図。

【図２】図２に示すＡ−Ａ切断線で切った断面図。

【図３】前記半導体装置に塔載されるＭＩＳＦＥＴのオ
フセット領域の不純物濃度分布図。

【図４】前記半導体装置の製造方法を説明するための断
面図。

【図５】前記半導体装置の製造方法を説明するための断
面図。

【図６】前記半導体装置の製造方法を説明するための断
面図。

【図７】前記半導体装置の製造方法を説明するための断
面図。

【符号の説明】

１…半導体基体、１Ａ…p+型半導体基板、１Ｂ…p-型エ
ピタキシャル層、２…ｐ型ウエル領域、３…ゲート絶縁
膜、４…ゲート電極、５…ｎ型半導体領域、６…ｎ型半
導体領域、７…オフセット領域、８…n+型半導体領域、
９…層間絶縁膜、１０…n+型半導体領域(コンタクト領
域)、１１Ａ…第１層目のドレイン配線、１１Ｂ…第１
層目のソース配線、１２…層間絶縁膜、１３Ａ…第２層
目のドレイン配線、１３Ｂ…第１層目のソース配線、１
３Ｃ…ゲート配線、１４Ｄ，１４Ｓ，１４Ｇ…外部端子
(ボンディングパッド)、１５…半導体チップ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤田譲東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】ゲート電極とドレイン配線との間の半導
体基体の主面にオフセット領域を配置した横型ＭＩＳＦ
ＥＴを有する半導体装置において、前記横型ＭＩＳＦＥ
Ｔのオフセット領域を、前記半導体基体の主面に形成さ
れ、かつ前記半導体基体の主面から深さ方向に向かって
その主面よりも深い位置に不純物濃度分布のピーク値が
設定された第１半導体領域と、前記第１半導体領域の主
面に形成され、かつ前記第１半導体領域の不純物濃度分
布のピーク値よりも浅い位置に不純物濃度分布のピーク
値が設定された第２半導体領域とで構成したことを特徴
とする半導体装置。
【請求項２】前記第１半導体領域、第２半導体領域の
夫々はイオン打込み法で形成されることを特徴とする請
求項１に記載の半導体装置。
【請求項３】前記第１半導体領域は第１不純物で形成
され、前記第２半導体領域は第１不純物の拡散速度に比
べて遅い拡散速度をもつ第２不純物で形成されることを
特徴とする請求項１又は請求項２に記載の半導体装置。