JPH09289314A - 縦型電界効果トランジスタおよびその製造方法 - Google Patents
縦型電界効果トランジスタおよびその製造方法Info
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- JPH09289314A JPH09289314A JP8098342A JP9834296A JPH09289314A JP H09289314 A JPH09289314 A JP H09289314A JP 8098342 A JP8098342 A JP 8098342A JP 9834296 A JP9834296 A JP 9834296A JP H09289314 A JPH09289314 A JP H09289314A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 ドレイン−ソース間の降伏電圧が向上される
とともに破壊耐量が向上された縦型電界効果トランジス
タおよびその製造方法を実現すること。 【解決手段】 表面にソースおよび格子状のゲート、裏
面にドレインを有しチャネル部が環状で多角形をなす縦
型電界効果トランジスタにおいて、多角形チャネルの頂
点の部分にベース領域と同一導電型の高濃度ベース領域
を有し、チャネルを形成するベース領域が平坦であるこ
とを特徴とする。
とともに破壊耐量が向上された縦型電界効果トランジス
タおよびその製造方法を実現すること。 【解決手段】 表面にソースおよび格子状のゲート、裏
面にドレインを有しチャネル部が環状で多角形をなす縦
型電界効果トランジスタにおいて、多角形チャネルの頂
点の部分にベース領域と同一導電型の高濃度ベース領域
を有し、チャネルを形成するベース領域が平坦であるこ
とを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は縦型電界効果トラン
ジスタおよびその製造方法に関し、特に、絶対最大定格
および破壊耐量が改善された縦型電界効果トランジスタ
およびその製造方法に関する。
ジスタおよびその製造方法に関し、特に、絶対最大定格
および破壊耐量が改善された縦型電界効果トランジスタ
およびその製造方法に関する。
【０００２】
【従来の技術】従来の絶縁ゲート縦型電界効果トランジ
スタは図９の断面図に示すように、第１導電型の高濃度
半導体基板１０１と、高濃度半導体基板１０１と同一導
電型の半導体層である低濃度領域１０２と、低濃度領域
１０２の表面に形成されたゲート絶縁膜１０３と、低濃
度領域１０２をドレイン領域としてドレイン領域の表面
にゲート絶縁膜１０３を介して設けられるゲート電極１
０４と、ゲート電極１０４をマスクとしてセルフラアラ
インで自己整合的に形成されるドレイン領域とは逆導電
型のベース領域１０５と、ベース領域１０５と同じく、
ゲート電極１０４をマスクとしてセルフラアラインで自
己整合的に形成されるドレイン領域と同一導電型のソー
ス領域１０６と、表面でベース領域１０５・ソース領域
１０６と接続されるソース電極１０７と、ゲート電極１
０４とソース電極１０７とを絶縁するための層間絶縁膜
１０８と、ソース領域１０６間に形成される高濃度ベー
ス領域１０９と、低濃度領域１０２とともにドレイン領
域となる高濃度半導体基板１０１と接続されるドレイン
電極１１０から構成されていた。
スタは図９の断面図に示すように、第１導電型の高濃度
半導体基板１０１と、高濃度半導体基板１０１と同一導
電型の半導体層である低濃度領域１０２と、低濃度領域
１０２の表面に形成されたゲート絶縁膜１０３と、低濃
度領域１０２をドレイン領域としてドレイン領域の表面
にゲート絶縁膜１０３を介して設けられるゲート電極１
０４と、ゲート電極１０４をマスクとしてセルフラアラ
インで自己整合的に形成されるドレイン領域とは逆導電
型のベース領域１０５と、ベース領域１０５と同じく、
ゲート電極１０４をマスクとしてセルフラアラインで自
己整合的に形成されるドレイン領域と同一導電型のソー
ス領域１０６と、表面でベース領域１０５・ソース領域
１０６と接続されるソース電極１０７と、ゲート電極１
０４とソース電極１０７とを絶縁するための層間絶縁膜
１０８と、ソース領域１０６間に形成される高濃度ベー
ス領域１０９と、低濃度領域１０２とともにドレイン領
域となる高濃度半導体基板１０１と接続されるドレイン
電極１１０から構成されていた。
【０００３】図１０および図１１のそれぞれは絶縁ゲー
ト縦型電界効果トランジスタの他の従来例の構成を示す
断面図および平面図である。
ト縦型電界効果トランジスタの他の従来例の構成を示す
断面図および平面図である。
【０００４】図１０および図１１に示す従来例は、電界
効果トランジスタのドレイン−ソース間に絶対最大定格
を超える電圧がかかり、ドレイン−ソース間に電流が流
れた際に電界効果トランジスタに寄生して存在するバイ
ポーラトランジスタを動作しにくくするためにベース領
域中央に局所的に深いウェル領域１１１を形成したもの
である。図１１に示した従来例の上記以外の構成は図９
に示した従来例と同様である。
効果トランジスタのドレイン−ソース間に絶対最大定格
を超える電圧がかかり、ドレイン−ソース間に電流が流
れた際に電界効果トランジスタに寄生して存在するバイ
ポーラトランジスタを動作しにくくするためにベース領
域中央に局所的に深いウェル領域１１１を形成したもの
である。図１１に示した従来例の上記以外の構成は図９
に示した従来例と同様である。
【０００５】図１２（ｉ）は図１０および図１１に示し
たウェル領域を有するＮチャネル絶縁ゲート縦型電界効
果トランジスタの平面図であり、図１２（ａ）〜（ｈ）
のそれぞれは、その製造方法を段階的に示す図１２
（ｉ）のＡ−Ａ’線断面図であり、以下各図を参照して
その製造方法について説明する。
たウェル領域を有するＮチャネル絶縁ゲート縦型電界効
果トランジスタの平面図であり、図１２（ａ）〜（ｈ）
のそれぞれは、その製造方法を段階的に示す図１２
（ｉ）のＡ−Ａ’線断面図であり、以下各図を参照して
その製造方法について説明する。
【０００６】まず、図１２（ａ）に示すように、高濃度
（Ｎ型）半導体基板１０１上にエピタキシャル成長によ
り低濃度（Ｎ型）領域１０２を形成する。
（Ｎ型）半導体基板１０１上にエピタキシャル成長によ
り低濃度（Ｎ型）領域１０２を形成する。
【０００７】次に、図１２（ｂ）に示すように、低濃度
（Ｎ型）領域１０２の表面にフォトリソグラフィ技術に
よりフォトレジスト１１２を用いて不純物導入のための
開口部を設け、フォトレジスト１１２を不純物導入のマ
スクとして、イオン注入技術や不純物拡散により（Ｐ
型）ウェル領域１１１を形成する。
（Ｎ型）領域１０２の表面にフォトリソグラフィ技術に
よりフォトレジスト１１２を用いて不純物導入のための
開口部を設け、フォトレジスト１１２を不純物導入のマ
スクとして、イオン注入技術や不純物拡散により（Ｐ
型）ウェル領域１１１を形成する。
【０００８】次に、図１２（ｃ）に示すように、低濃度
（Ｎ型）領域１０２の表面に酸化膜であるゲート絶縁膜
１０３、ポリシリコン電極であるゲート電極１０４を形
成する。
（Ｎ型）領域１０２の表面に酸化膜であるゲート絶縁膜
１０３、ポリシリコン電極であるゲート電極１０４を形
成する。
【０００９】次に、図１２（ｄ）に示すように、フォト
リソグラフィ技術によりゲート絶縁膜１０３、ゲート電
極１０４を選択的にエッチングした後、残ったゲート電
極１０４を不純物導入のマスクとしてイオン注入技術や
不純物拡散により（Ｐ型）ベース領域１０５を形成す
る。
リソグラフィ技術によりゲート絶縁膜１０３、ゲート電
極１０４を選択的にエッチングした後、残ったゲート電
極１０４を不純物導入のマスクとしてイオン注入技術や
不純物拡散により（Ｐ型）ベース領域１０５を形成す
る。
【００１０】次に、図１２（ｅ）に示すように、図１２
（ｂ）で形成した、Ｐ型ウェル領域１１１と同様のフォ
トリソグラフィ技術により（Ｐ型）ベース領域１０５の
内側に（Ｐ型）ベース領域より高い濃度の不純物を導入
してＰ型高濃度ベース領域１０９を形成する。
（ｂ）で形成した、Ｐ型ウェル領域１１１と同様のフォ
トリソグラフィ技術により（Ｐ型）ベース領域１０５の
内側に（Ｐ型）ベース領域より高い濃度の不純物を導入
してＰ型高濃度ベース領域１０９を形成する。
【００１１】次に、図１２（ｆ）に示すように、フォト
リソグラフィ技術により、フォトレジスト１１２および
ゲート電極１０４を不純物導入のマスクとしてイオン注
入技術や不純物拡散により（Ｎ型）ソース領域１０６を
形成する。
リソグラフィ技術により、フォトレジスト１１２および
ゲート電極１０４を不純物導入のマスクとしてイオン注
入技術や不純物拡散により（Ｎ型）ソース領域１０６を
形成する。
【００１２】次に、図１２（ｇ）に示すように、層間絶
縁膜１０８となるＢＰＳＧを成長させ、ベース領域１０
５とソース領域１０６をソース電極１０７と接続させる
ためにフォトリソグラフィ技術によりコンタクト窓を形
成する。
縁膜１０８となるＢＰＳＧを成長させ、ベース領域１０
５とソース領域１０６をソース電極１０７と接続させる
ためにフォトリソグラフィ技術によりコンタクト窓を形
成する。
【００１３】最後に、図１２（ｈ）に示すように、表面
および裏面にソース電極１０７、ドレイン電極１１１を
形成する。
および裏面にソース電極１０７、ドレイン電極１１１を
形成する。
【００１４】以上の各図に示した工程により縦型電界効
果型トランジスタが形成される。
果型トランジスタが形成される。
【００１５】
【発明が解決しようとする課題】従来の縦型電界効果ト
ランジスタの断面図を図１３に示す。図１３からわかる
様に縦型電界効果トランジスタには構造的に寄生ダイオ
ード・寄生バイポーラトランジスタが存在し、その等価
回路は、図１４のように表される。
ランジスタの断面図を図１３に示す。図１３からわかる
様に縦型電界効果トランジスタには構造的に寄生ダイオ
ード・寄生バイポーラトランジスタが存在し、その等価
回路は、図１４のように表される。
【００１６】このとき、寄生ダイオードは、ベース領域
とドレイン領域のＰＮ接合によるものであり、この寄生
ダイオードの降伏電圧（ＶZ）が縦型電界効果トランジ
スタのドレイン−ソース間降伏電圧（ＢＶDSS）とな
る。
とドレイン領域のＰＮ接合によるものであり、この寄生
ダイオードの降伏電圧（ＶZ）が縦型電界効果トランジ
スタのドレイン−ソース間降伏電圧（ＢＶDSS）とな
る。
【００１７】また、縦型電界効果トランジスタのドレイ
ン−ソース間に絶対最大定格を超える電圧が印加され、
ドレイン−ソース間に寄生するダイオードの降伏電圧
（ＶZ）を超えると、ブレークダウンが発生し、ダイオ
ードと寄生バイポーランジスタのベース抵抗ＲBにブレ
ークダウン電流ＩBが流れる。
ン−ソース間に絶対最大定格を超える電圧が印加され、
ドレイン−ソース間に寄生するダイオードの降伏電圧
（ＶZ）を超えると、ブレークダウンが発生し、ダイオ
ードと寄生バイポーランジスタのベース抵抗ＲBにブレ
ークダウン電流ＩBが流れる。
【００１８】ブレークダウン電流ＩBとベース抵抗ＲBの
積が約０．７を超え、寄生バイポーラトランジスタがＯ
Ｎ状態となると、発生する熱による温度上昇と電流値上
昇の正帰還が繰り返され、縦型電界効果トランジスタは
最終的には破壊に到る。
積が約０．７を超え、寄生バイポーラトランジスタがＯ
Ｎ状態となると、発生する熱による温度上昇と電流値上
昇の正帰還が繰り返され、縦型電界効果トランジスタは
最終的には破壊に到る。
【００１９】図１５は、ベース領域１０５の中央部にウ
ェル領域１１１がある場合、ドレイン−ソース間がブレ
ークダウンしたときのブレークダウンの発生ポイントお
よびブレークダウン電流を示す図であり、これらはそれ
ぞれは図１５（ａ），（ｂ）の様に表わされる。ブレー
クダウン電流はウェル領域１１１からバックゲート部と
呼ばれるベース領域１０５とソース電極１０６との接触
点に向って流れるため、ベース抵抗ＲBは低く、デバイ
スの破壊耐量は大きい。また、ウェル領域１１１とベー
ス領域１０５の深さが異なるために、ドレイン−ソース
間に逆方向に電圧を印加した場合、ウェル領域下部の電
界強度が高く寄生ダイオードの降伏電圧（ＶZ）＝縦型
電界効果トランジスタのドレイン−ソース間降伏電圧
（ＢＶDSS）は低い。
ェル領域１１１がある場合、ドレイン−ソース間がブレ
ークダウンしたときのブレークダウンの発生ポイントお
よびブレークダウン電流を示す図であり、これらはそれ
ぞれは図１５（ａ），（ｂ）の様に表わされる。ブレー
クダウン電流はウェル領域１１１からバックゲート部と
呼ばれるベース領域１０５とソース電極１０６との接触
点に向って流れるため、ベース抵抗ＲBは低く、デバイ
スの破壊耐量は大きい。また、ウェル領域１１１とベー
ス領域１０５の深さが異なるために、ドレイン−ソース
間に逆方向に電圧を印加した場合、ウェル領域下部の電
界強度が高く寄生ダイオードの降伏電圧（ＶZ）＝縦型
電界効果トランジスタのドレイン−ソース間降伏電圧
（ＢＶDSS）は低い。
【００２０】一方で、ウェル領域がなく平坦なベース構
造の場合には図１６（ａ），（ｂ）に示すように、ウェ
ル領域下部でのブレークダウン発生による耐圧低下はな
いものの、隣接するベース領域の間隔が最も広くなる四
角セルの四隅の部分でブレークダウンが発生する。
造の場合には図１６（ａ），（ｂ）に示すように、ウェ
ル領域下部でのブレークダウン発生による耐圧低下はな
いものの、隣接するベース領域の間隔が最も広くなる四
角セルの四隅の部分でブレークダウンが発生する。
【００２１】平坦なベース構造はウェル構造に比べて耐
圧は上昇するものの平面のＰＮ接合の降伏電圧に比べる
と低い。
圧は上昇するものの平面のＰＮ接合の降伏電圧に比べる
と低い。
【００２２】また、ベース領域の四隅でブレークダウン
が始まるためブレークダウン電流の経路が長く、ベース
抵抗ＲBが大きくて寄生バイポーラトランジスタがＯＮ
し易いデバイスの破壊耐量は低いものとなる。
が始まるためブレークダウン電流の経路が長く、ベース
抵抗ＲBが大きくて寄生バイポーラトランジスタがＯＮ
し易いデバイスの破壊耐量は低いものとなる。
【００２３】デバイスの破壊耐量を向上するため、ソー
ス領域より深く、ベース領域より浅いベース領域と同一
導電型の高濃度ベース領域を形成する構造も従来より提
案されてきたが、破壊耐量の向上は充分ではなかった。
ス領域より深く、ベース領域より浅いベース領域と同一
導電型の高濃度ベース領域を形成する構造も従来より提
案されてきたが、破壊耐量の向上は充分ではなかった。
【００２４】上述のように従来構造の縦型電界効果トラ
ンジスタは素子のドレイン−ソース間の降伏電圧向上と
ドレイン−ソース間がブレークダウンした時の破壊耐量
向上に限界があった。
ンジスタは素子のドレイン−ソース間の降伏電圧向上と
ドレイン−ソース間がブレークダウンした時の破壊耐量
向上に限界があった。
【００２５】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、ドレイン−ソ
ース間の降伏電圧が向上されるとともに破壊耐量が向上
された縦型電界効果トランジスタおよびその製造方法を
実現することを目的とする。
る問題点に鑑みてなされたものであって、ドレイン−ソ
ース間の降伏電圧が向上されるとともに破壊耐量が向上
された縦型電界効果トランジスタおよびその製造方法を
実現することを目的とする。
【００２６】
【課題を解決するための手段】本発明の縦型電界効果ト
ランジスタは、表面にソースおよび格子状のゲート、裏
面にドレインを有しチャネル部が環状で多角形をなす縦
型電界効果トランジスタにおいて、多角形チャネルの頂
点の部分にベース領域と同一導電型の高濃度ベース領域
を有し、チャネルを形成するベース領域が平坦であるこ
とを特徴とする。
ランジスタは、表面にソースおよび格子状のゲート、裏
面にドレインを有しチャネル部が環状で多角形をなす縦
型電界効果トランジスタにおいて、多角形チャネルの頂
点の部分にベース領域と同一導電型の高濃度ベース領域
を有し、チャネルを形成するベース領域が平坦であるこ
とを特徴とする。
【００２７】本発明の縦型電界効果トランジスタの製造
方法は、多角形チャネルの頂点の部分に形成する高濃度
ベース領域を、ベース領域およびソース領域を形成する
場合と同様にゲート電極をマスクとして形成することを
特徴とする。
方法は、多角形チャネルの頂点の部分に形成する高濃度
ベース領域を、ベース領域およびソース領域を形成する
場合と同様にゲート電極をマスクとして形成することを
特徴とする。
【００２８】「作用」本発明の縦型電界効果トランジス
タは環状で多角形をなすチャネル部の頂点の部分にベー
ス領域と同一導電型の高濃度ベース領域を形成すること
で、レイン−ソース間降伏電圧を決定するベース領域が
最も広い部分における空乏層がドレイン領域に延びたも
のとなるので、縦型電界効果トランジスタのドレイン−
ソース間耐圧の向上する。同時に、ベース抵抗が低くさ
れているので、ドレイン−ソース間に過電圧が印加され
た時の破壊耐量の向上が同時に満足できる。
タは環状で多角形をなすチャネル部の頂点の部分にベー
ス領域と同一導電型の高濃度ベース領域を形成すること
で、レイン−ソース間降伏電圧を決定するベース領域が
最も広い部分における空乏層がドレイン領域に延びたも
のとなるので、縦型電界効果トランジスタのドレイン−
ソース間耐圧の向上する。同時に、ベース抵抗が低くさ
れているので、ドレイン−ソース間に過電圧が印加され
た時の破壊耐量の向上が同時に満足できる。
【００２９】また、多角形チャネル部の頂点の部分に形
成する高濃度ベース領域をベース領域と同じようにゲー
ト電極を不純物導入のマスクとすることで、ベース領域
と自己整合的に形成することでドレイン−ソース間降伏
電圧の向上とドレイン−ソース間の過電圧印加時の破壊
耐量の向上が同時に満足できる。
成する高濃度ベース領域をベース領域と同じようにゲー
ト電極を不純物導入のマスクとすることで、ベース領域
と自己整合的に形成することでドレイン−ソース間降伏
電圧の向上とドレイン−ソース間の過電圧印加時の破壊
耐量の向上が同時に満足できる。
【００３０】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１（ｃ）は本発明の絶縁ゲー
ト電界効果トランジスタの一実施例の構成を示す平面図
であり、その内部構造を透視図的に示している、また、
図１（ａ）および図１（ｂ）のそれぞれは図１（ｃ）中
のＡ−Ａ’線断面図およびＢ−Ｂ’線断面図である。
面を参照して説明する。図１（ｃ）は本発明の絶縁ゲー
ト電界効果トランジスタの一実施例の構成を示す平面図
であり、その内部構造を透視図的に示している、また、
図１（ａ）および図１（ｂ）のそれぞれは図１（ｃ）中
のＡ−Ａ’線断面図およびＢ−Ｂ’線断面図である。
【００３１】本実施例は、第１導電型の高濃度半導体基
板１と、高濃度半導体基板１と同一導電型の半導体層で
ある低濃度領域２と、低濃度領域２の表面に形成された
ゲート絶縁膜３と、低濃度領域２をドレイン領域として
ドレイン領域の表面にゲート絶縁膜３を介して設けられ
るゲート電極４と、ゲート電極４をマスクとしてセルフ
ラアラインで自己整合的に形成されるドレイン領域とは
逆導電型のベース領域５と、ベース領域５より浅く形成
されるドレイン領域と同一導電型のソース領域６と、表
面でベース領域５・ソース領域６と接続されるソース電
極７と、ゲート電極４とソース電極７とを絶縁するため
の層間絶縁膜８と、ソース領域６間に形成される高濃度
ベース領域９と、低濃度領域２とともにドレイン領域と
なる高濃度半導体基板１と接続されるドレイン電極１か
ら構成されている。なお、高濃度ベース領域９はベース
領域５と同一導電型で、ベース領域５よりも不純物濃度
が高いものであり、多角形セルの四隅のチャネル部に形
成されている。
板１と、高濃度半導体基板１と同一導電型の半導体層で
ある低濃度領域２と、低濃度領域２の表面に形成された
ゲート絶縁膜３と、低濃度領域２をドレイン領域として
ドレイン領域の表面にゲート絶縁膜３を介して設けられ
るゲート電極４と、ゲート電極４をマスクとしてセルフ
ラアラインで自己整合的に形成されるドレイン領域とは
逆導電型のベース領域５と、ベース領域５より浅く形成
されるドレイン領域と同一導電型のソース領域６と、表
面でベース領域５・ソース領域６と接続されるソース電
極７と、ゲート電極４とソース電極７とを絶縁するため
の層間絶縁膜８と、ソース領域６間に形成される高濃度
ベース領域９と、低濃度領域２とともにドレイン領域と
なる高濃度半導体基板１と接続されるドレイン電極１か
ら構成されている。なお、高濃度ベース領域９はベース
領域５と同一導電型で、ベース領域５よりも不純物濃度
が高いものであり、多角形セルの四隅のチャネル部に形
成されている。
【００３２】図２（ｉ）は図１に示した実施例のウェル
領域を有するＮチャネル絶縁ゲート縦型電界効果トラン
ジスタの平面図であり、図２（ａ）〜（ｄ），（ｆ）〜
（ｈ）および図２（ｅ）のそれぞれは、その製造方法を
段階的に示す図２（ｉ）のＡ−Ａ’線断面図およびＢ−
Ｂ’線断面図である。以下、各図を参照してその製造方
法について説明する。
領域を有するＮチャネル絶縁ゲート縦型電界効果トラン
ジスタの平面図であり、図２（ａ）〜（ｄ），（ｆ）〜
（ｈ）および図２（ｅ）のそれぞれは、その製造方法を
段階的に示す図２（ｉ）のＡ−Ａ’線断面図およびＢ−
Ｂ’線断面図である。以下、各図を参照してその製造方
法について説明する。
【００３３】まず、図２（ａ）に示すように、高濃度
（Ｎ型）半導体基板１上にエピタキシャル成長により低
濃度（Ｎ型）領域２を形成する。
（Ｎ型）半導体基板１上にエピタキシャル成長により低
濃度（Ｎ型）領域２を形成する。
【００３４】次に、図２（ｂ）に示すように、低濃度
（Ｎ型）領域２の表面に酸化膜であるゲート絶縁膜３お
よびポリシリコン電極であるゲート電極４を形成する。
（Ｎ型）領域２の表面に酸化膜であるゲート絶縁膜３お
よびポリシリコン電極であるゲート電極４を形成する。
【００３５】次に、図２（ｃ）に示すように、フォトリ
ソグラフィ技術によりゲート絶縁膜３およびゲート電極
４を選択的にエッチングした後、残ったゲート電極４を
不純物導入のマスクとして、イオン注入技術や不純物拡
散により（Ｐ型）ベース領域５を形成する。
ソグラフィ技術によりゲート絶縁膜３およびゲート電極
４を選択的にエッチングした後、残ったゲート電極４を
不純物導入のマスクとして、イオン注入技術や不純物拡
散により（Ｐ型）ベース領域５を形成する。
【００３６】次に、図２（ｄ）に示すように、フォトリ
ソグラフィ技術によりフォトレジスト１２を不純物導入
のマスクとして高濃度（Ｐ型）ベース領域９をイオン注
入技術や不純物拡散により形成する。
ソグラフィ技術によりフォトレジスト１２を不純物導入
のマスクとして高濃度（Ｐ型）ベース領域９をイオン注
入技術や不純物拡散により形成する。
【００３７】次に、図２（ｅ）に示すように、図２
（ｄ）に示した工程との同一工程であるが、四隅のチャ
ネルとなる部分のみは、ゲート電極４を不純物導入のマ
スクとしてＰ型ベース領域と同じように高濃度Ｐ型ベー
ス領域を形成する。
（ｄ）に示した工程との同一工程であるが、四隅のチャ
ネルとなる部分のみは、ゲート電極４を不純物導入のマ
スクとしてＰ型ベース領域と同じように高濃度Ｐ型ベー
ス領域を形成する。
【００３８】次に、図２（ｆ）に示すようにフォトリソ
グラフィ技術によりフォトレジスト１２およびゲート電
極４を不純物導入のマスクとしてイオン注入技術や不純
物拡散によりＮ型ソース領域６を形成する。
グラフィ技術によりフォトレジスト１２およびゲート電
極４を不純物導入のマスクとしてイオン注入技術や不純
物拡散によりＮ型ソース領域６を形成する。
【００３９】次に、図２（ｇ）に示すように、層間絶縁
膜８となるＢＰＳＧを成長させてベース領域５とソース
領域６をソース電極７と接続させるためにフォトリソグ
ラフィ技術によりコンタクト窓を形成する。
膜８となるＢＰＳＧを成長させてベース領域５とソース
領域６をソース電極７と接続させるためにフォトリソグ
ラフィ技術によりコンタクト窓を形成する。
【００４０】最後に図２（ｈ）に示すように、表面およ
び裏面にソース電極７、ドレイン電極１を形成する。
び裏面にソース電極７、ドレイン電極１を形成する。
【００４１】以上説明した各工程により本発明の縦型電
界効果トランジスタが形成される。
界効果トランジスタが形成される。
【００４２】図２（ｉ）中の斜線は図２（ｄ），図２
（ｅ）で説明した高濃度（Ｐ型）ベース領域９を形成す
る際のフォトレジスト１２の平面図を示している。
（ｅ）で説明した高濃度（Ｐ型）ベース領域９を形成す
る際のフォトレジスト１２の平面図を示している。
【００４３】ベース領域の四隅となるゲート電極４の角
はベース領域と同じ様にフォトレジスト１２が無く、ゲ
ート電極４をマスクとして高濃度（Ｐ型）ベース領域９
が形成される。
はベース領域と同じ様にフォトレジスト１２が無く、ゲ
ート電極４をマスクとして高濃度（Ｐ型）ベース領域９
が形成される。
【００４４】なお以上説明した実施例においてはＮチャ
ネル縦型電界効果トランジスタを例として述べたが、Ｐ
チャネル縦型電界効果トランジスタにも同様に使用でき
る。
ネル縦型電界効果トランジスタを例として述べたが、Ｐ
チャネル縦型電界効果トランジスタにも同様に使用でき
る。
【００４５】また、図３に示す他の実施例のように、ソ
ース領域６をゲート電極４の四隅から抜く構造としても
同様の効果が得られる。
ース領域６をゲート電極４の四隅から抜く構造としても
同様の効果が得られる。
【００４６】平坦なベース構造を持つ縦型電界効果トラ
ンジスタのドレイン−ソース間降伏電圧はベース領域の
間隔が最も広い部分で決定される。
ンジスタのドレイン−ソース間降伏電圧はベース領域の
間隔が最も広い部分で決定される。
【００４７】図４乃至図６のそれぞれは上記のように構
成される本実施例の耐圧特性を説明するための図であ
り、図４は比較例としての一般的な縦型電界効果トラン
ジスタの空乏層の拡がりを説明するための図、図５は上
記実施例の空乏層の拡がりを説明するための図、図６は
降伏電圧を最も高くできる平面接合における空乏層の拡
がりを説明するための図である。
成される本実施例の耐圧特性を説明するための図であ
り、図４は比較例としての一般的な縦型電界効果トラン
ジスタの空乏層の拡がりを説明するための図、図５は上
記実施例の空乏層の拡がりを説明するための図、図６は
降伏電圧を最も高くできる平面接合における空乏層の拡
がりを説明するための図である。
【００４８】図４および図５のそれぞれにおいて、
（ａ）は平面図、（ｂ）は（ａ）中のＩ−Ｉ’線断面に
おける空乏層の拡がりを示し、（ｃ）は（ａ）中のII−
II’線断面における空乏層の拡がりを示し、（ｄ）は
（ｃ）中のIII−III’線断面における空乏層の拡がりを
示している。
（ａ）は平面図、（ｂ）は（ａ）中のＩ−Ｉ’線断面に
おける空乏層の拡がりを示し、（ｃ）は（ａ）中のII−
II’線断面における空乏層の拡がりを示し、（ｄ）は
（ｃ）中のIII−III’線断面における空乏層の拡がりを
示している。
【００４９】図４に示すように、一般的な縦型電界効果
トランジスタではドレイン−ソース間降伏電圧を決定す
るベース領域の間隔が最も広い部分において、空乏層の
延びが小さな曲率を持った形状となり、耐圧を出すのに
最も有利な構造である平面接合とは大きく違っている。
トランジスタではドレイン−ソース間降伏電圧を決定す
るベース領域の間隔が最も広い部分において、空乏層の
延びが小さな曲率を持った形状となり、耐圧を出すのに
最も有利な構造である平面接合とは大きく違っている。
【００５０】これに対し、本実施例の縦型電界効果トラ
ンジスタでは、耐圧の決定点である多角形チャネル頂点
の部分に高濃度領域が形成されることにより、図５
（ｄ）に示すようにベース領域とドレイン領域の不純物
濃度の比が変わり、ドレイン領域側に空乏層が延びてい
る。この結果、耐圧決定点における空乏層の曲率は大き
く、その拡がりが平面接合に近いものとなり、耐圧が向
上したものとなっている。
ンジスタでは、耐圧の決定点である多角形チャネル頂点
の部分に高濃度領域が形成されることにより、図５
（ｄ）に示すようにベース領域とドレイン領域の不純物
濃度の比が変わり、ドレイン領域側に空乏層が延びてい
る。この結果、耐圧決定点における空乏層の曲率は大き
く、その拡がりが平面接合に近いものとなり、耐圧が向
上したものとなっている。
【００５１】図７および図８は本実施例の破壊耐量につ
いて説明するための図であり、図７は比較例としての一
般的な縦型電界効果トランジスタにおけるベース抵抗を
説明するための図、図８は上記実施例におけるベース抵
抗を説明するための図である。各図において、（ａ）は
平面図、（ｂ）は（ａ）におけるＡ−Ｂ線断面図、
（ｃ）は（ａ）におけるＡ−Ｃ線断面図である。
いて説明するための図であり、図７は比較例としての一
般的な縦型電界効果トランジスタにおけるベース抵抗を
説明するための図、図８は上記実施例におけるベース抵
抗を説明するための図である。各図において、（ａ）は
平面図、（ｂ）は（ａ）におけるＡ−Ｂ線断面図、
（ｃ）は（ａ）におけるＡ−Ｃ線断面図である。
【００５２】図７、図８に示すとおり、ベース抵抗が大
きく、ブレークダウンが最初に発生する多角形チャネル
の頂点部分に高濃度層を形成することにより、ベース抵
抗を下げることができ、ドレイン−ソース間の過電圧印
加時に流れるブレークダウン電流による破壊耐量を向上
することができる。
きく、ブレークダウンが最初に発生する多角形チャネル
の頂点部分に高濃度層を形成することにより、ベース抵
抗を下げることができ、ドレイン−ソース間の過電圧印
加時に流れるブレークダウン電流による破壊耐量を向上
することができる。
【００５３】本構造の具体的な例を、低濃度領域の抵抗
値が２０〜２５Ωｃｍ程度でドレイン−ソース間の耐圧
が約６００Ｖの縦型電界効果トランジスタで示す。
値が２０〜２５Ωｃｍ程度でドレイン−ソース間の耐圧
が約６００Ｖの縦型電界効果トランジスタで示す。
【００５４】本構造を用いることで、図９に示したよう
なウェル領域を持つ縦型電界効果トランジスタの降伏電
圧が約６００Ｖなのに比べてドレイン−ソース間の降伏
電圧は約５０Ｖ、又、図１０に示したような四隅のチャ
ネル部に高濃度のベース領域を持たない縦型電界効果ト
ランジスタに比べて約２０Ｖ向上することができた。
なウェル領域を持つ縦型電界効果トランジスタの降伏電
圧が約６００Ｖなのに比べてドレイン−ソース間の降伏
電圧は約５０Ｖ、又、図１０に示したような四隅のチャ
ネル部に高濃度のベース領域を持たない縦型電界効果ト
ランジスタに比べて約２０Ｖ向上することができた。
【００５５】同時にドレイン−ソース間に過電圧が印加
され、素子がブレークダウンしたとき素子が破壊到る電
流値も、ウェル領域を持つトランジスタに比べて約２０
％四隅のチャネル部に高濃度のベース領域を持たない縦
型電界効果トランジスタに比べて約５０％向上すること
ができた。
され、素子がブレークダウンしたとき素子が破壊到る電
流値も、ウェル領域を持つトランジスタに比べて約２０
％四隅のチャネル部に高濃度のベース領域を持たない縦
型電界効果トランジスタに比べて約５０％向上すること
ができた。
【００５６】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００５７】以上説明したように本発明は、平坦なベー
ス領域をもつ縦型電界効果トランジスタの多角形セルの
四隅のチャネル部にベース領域と同一導電型の高濃度ベ
ース領域を形成することで、縦型電界効果トランジスタ
のドレイン−ソース間の降伏電圧の向上とドレイン−ソ
ース間に過電圧が印加された時の破壊耐量の向上が同時
に達成できるという効果を有する。
ス領域をもつ縦型電界効果トランジスタの多角形セルの
四隅のチャネル部にベース領域と同一導電型の高濃度ベ
ース領域を形成することで、縦型電界効果トランジスタ
のドレイン−ソース間の降伏電圧の向上とドレイン−ソ
ース間に過電圧が印加された時の破壊耐量の向上が同時
に達成できるという効果を有する。
【図１】本発明の縦型電界効果トランジスタの一実施例
の断面および平面図であり、（ｃ）は平面図、（ａ）お
よび（ｂ）のそれぞれは（ｃ）中のＡ−Ａ’線断面図お
よびＢ−Ｂ’線断面図である。
の断面および平面図であり、（ｃ）は平面図、（ａ）お
よび（ｂ）のそれぞれは（ｃ）中のＡ−Ａ’線断面図お
よびＢ−Ｂ’線断面図である。
【図２】（ｉ）は図１に示した実施例のウェル領域を有
するＮチャネル絶縁ゲート縦型電界効果トランジスタの
平面図であり、（ａ）〜（ｄ），（ｆ）〜（ｈ）および
（ｅ）のそれぞれは、その製造方法を段階的に示す
（ｉ）のＡ−Ａ’線断面図およびＢ−Ｂ’線断面図であ
る。
するＮチャネル絶縁ゲート縦型電界効果トランジスタの
平面図であり、（ａ）〜（ｄ），（ｆ）〜（ｈ）および
（ｅ）のそれぞれは、その製造方法を段階的に示す
（ｉ）のＡ−Ａ’線断面図およびＢ−Ｂ’線断面図であ
る。
【図３】本発明の縦型電界効果トランジスタの他の実施
例の断面および平面図であり、（ｃ）は平面図、（ａ）
および（ｂ）のそれぞれは（ｃ）中のＡ−Ａ’線断面図
およびＢ−Ｂ’線断面図である。
例の断面および平面図であり、（ｃ）は平面図、（ａ）
および（ｂ）のそれぞれは（ｃ）中のＡ−Ａ’線断面図
およびＢ−Ｂ’線断面図である。
【図４】比較例としての一般的な縦型電界効果トランジ
スタの空乏層の拡がりを説明するための図である。
スタの空乏層の拡がりを説明するための図である。
【図５】実施例の空乏層の拡がりを説明するための図で
ある。
ある。
【図６】降伏電圧を最も高くできる平面接合における空
乏層の拡がりを説明するための図である。
乏層の拡がりを説明するための図である。
【図７】比較例としての一般的な縦型電界効果トランジ
スタにおけるベース抵抗を説明するための図である。
スタにおけるベース抵抗を説明するための図である。
【図８】実施例におけるベース抵抗を説明するための図
である。
である。
【図９】従来の縦型電界効果トランジスタの断面図であ
る。
る。
【図１０】従来の縦型電界効果トランジスタの断面図で
ある。
ある。
【図１１】従来の縦型電界効果トランジスタの平面図
【図１２】（ｉ）は従来の縦型電界効果トランジスタの
平面図であり、（ａ）〜（ｄ），（ｆ）〜（ｈ）および
（ｅ）のそれぞれは、その製造方法を段階的に示す
（ｉ）のＡ−Ａ’線断面図およびＢ−Ｂ’線断面図であ
る。
平面図であり、（ａ）〜（ｄ），（ｆ）〜（ｈ）および
（ｅ）のそれぞれは、その製造方法を段階的に示す
（ｉ）のＡ−Ａ’線断面図およびＢ−Ｂ’線断面図であ
る。
【図１３】従来の縦型電界効果トランジスタの断面図で
ある。
ある。
【図１４】従来の縦型電界効果トランジスタの透過回路
図である。
図である。
【図１５】（ａ），（ｂ）のそれぞれは、深いベース構
造を持つ電界効果トランジスタのブレークダウン箇所と
ブレークダウン電流の経路を示す断面図である。
造を持つ電界効果トランジスタのブレークダウン箇所と
ブレークダウン電流の経路を示す断面図である。
【図１６】（ａ），（ｂ）のそれぞれは、平坦なベース
構造を持つ電界効果トランジスタのブレークダウン箇所
とブレークダウン電流の経路を示す断面図である。
構造を持つ電界効果トランジスタのブレークダウン箇所
とブレークダウン電流の経路を示す断面図である。
１ 高濃度半導体基板 ２ 低濃度領域（ドレイン領域） ３ ゲート絶縁膜 ４ ゲート電極 ５ ベース領域 ６ ソース領域 ７ ソース電極 ８ 層間絶縁膜 ９ 高濃度ベース領域 １０ ドレイン電極 １１ ウェル領域 １２ フォトレジスト
Claims (2)
- 【請求項１】 表面にソースおよび格子状のゲート、裏
面にドレインを有しチャネル部が環状で多角形をなす縦
型電界効果トランジスタにおいて、 多角形チャネルの頂点の部分にベース領域と同一導電型
の高濃度ベース領域を有し、チャネルを形成するベース
領域が平坦であることを特徴とする縦型電界効果トラン
ジスタ。 - 【請求項２】 多角形チャネルの頂点の部分に形成する
高濃度ベース領域を、ベース領域およびソース領域を形
成する場合と同様にゲート電極をマスクとして形成する
ことを特徴とする縦型電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8098342A JP3027939B2 (ja) | 1996-04-19 | 1996-04-19 | 縦型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8098342A JP3027939B2 (ja) | 1996-04-19 | 1996-04-19 | 縦型電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09289314A true JPH09289314A (ja) | 1997-11-04 |
| JP3027939B2 JP3027939B2 (ja) | 2000-04-04 |
Family
ID=14217240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8098342A Expired - Fee Related JP3027939B2 (ja) | 1996-04-19 | 1996-04-19 | 縦型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3027939B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343969A (ja) * | 2001-05-16 | 2002-11-29 | Nec Corp | 縦型電界効果トランジスタ及びその製造方法 |
| JP2009130244A (ja) * | 2007-11-27 | 2009-06-11 | Mitsubishi Electric Corp | 半導体装置 |
| US9985124B2 (en) | 2014-06-27 | 2018-05-29 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
-
1996
- 1996-04-19 JP JP8098342A patent/JP3027939B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343969A (ja) * | 2001-05-16 | 2002-11-29 | Nec Corp | 縦型電界効果トランジスタ及びその製造方法 |
| JP2009130244A (ja) * | 2007-11-27 | 2009-06-11 | Mitsubishi Electric Corp | 半導体装置 |
| US9985124B2 (en) | 2014-06-27 | 2018-05-29 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
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|---|---|
| JP3027939B2 (ja) | 2000-04-04 |
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