JP2000183338A - Ｍｉｓ型半導体装置及びその製造方法 - Google Patents
Ｍｉｓ型半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 横型ＤＭＩＳＦＥＴにおいて、ドレイン電極
に印加された過電圧に対する破壊耐量を向上させる。 【解決手段】 開示されているＭＩＳ型半導体装置は、
Ｐ型ベース領域４にはＰ ＋型ベース領域５の側縁部に隣
接するように選択的に平面形状の外形が八角形のＮ＋型
ソース領域７が形成されている。但し、このＮ＋型ソー
ス領域７は、Ｎ＋型ドレイン領域６の中心とＰ型ベース
領域４の中心とを結んだ中心線Ｌ上には存在しないよう
な外形に形成されている。
に印加された過電圧に対する破壊耐量を向上させる。 【解決手段】 開示されているＭＩＳ型半導体装置は、
Ｐ型ベース領域４にはＰ ＋型ベース領域５の側縁部に隣
接するように選択的に平面形状の外形が八角形のＮ＋型
ソース領域７が形成されている。但し、このＮ＋型ソー
ス領域７は、Ｎ＋型ドレイン領域６の中心とＰ型ベース
領域４の中心とを結んだ中心線Ｌ上には存在しないよう
な外形に形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＩＳ（Metal
Insulator Semiconductor）型半導体装置及びその製造
方法に係り、詳しくは、横型ＤＭＩＳＦＥＴ（Double-d
iffused MIS Field Effect Transistor:二重拡散ＭＩＳ
電界効果型トランジスタ）に関する。
Insulator Semiconductor）型半導体装置及びその製造
方法に係り、詳しくは、横型ＤＭＩＳＦＥＴ（Double-d
iffused MIS Field Effect Transistor:二重拡散ＭＩＳ
電界効果型トランジスタ）に関する。
【０００２】
【従来の技術】比較的大電流、大電圧を扱うパワーデバ
イスとして、ＤＭＯＳＦＥＴ(Double-diffused Metal O
xide Semiconductor FET)が知られているが、このＭＯ
ＳＦＥＴの一種としてドレイン電極を表面に配置した横
型ＤＭＯＳＦＥＴが用いられている。横型ＤＭＯＳＦＥ
Ｔは、ＦＥＴの原理により電子あるいはホールのいずれ
か一種のみを多数キャリアとして利用して動作するの
で、キャリア蓄積効果がないためスイッチング特性や対
パンチスルー性に優れており、スイッチングレギュレー
タ等の誘導性負荷に適用されることが多くなっている。
イスとして、ＤＭＯＳＦＥＴ(Double-diffused Metal O
xide Semiconductor FET)が知られているが、このＭＯ
ＳＦＥＴの一種としてドレイン電極を表面に配置した横
型ＤＭＯＳＦＥＴが用いられている。横型ＤＭＯＳＦＥ
Ｔは、ＦＥＴの原理により電子あるいはホールのいずれ
か一種のみを多数キャリアとして利用して動作するの
で、キャリア蓄積効果がないためスイッチング特性や対
パンチスルー性に優れており、スイッチングレギュレー
タ等の誘導性負荷に適用されることが多くなっている。
【０００３】図１５は、従来の横型ＤＭＯＳＦＥＴを示
す平面図、図１６は図１５のＸ−Ｘ矢視断面図である。
なお、図１６は、ドレイン領域の中心とベース領域の中
心とを結んだ中心線Ｌに沿った断面を示している。以
下、図１５及び図１６を参照して、同横型ＤＭＯＳＦＥ
Ｔについて説明する。予め、例えばＰ−型領域５２がエ
ピタキシャル成長されたＰ＋型シリコン基板５１が用い
られて、そのＰ−型領域５２内には選択的にＮ型ウエル
領域５３が形成されている。Ｎ型ウエル領域５３の一主
面には選択的にＰ型ベース領域５４が形成され、このＰ
型ベース領域５４には選択的にＰ＋型ベース領域５５が
形成されている。そして、Ｎ型ウエル領域５３には選択
的にＮ＋型ドレイン領域５６が形成されると共に、Ｐ型
ベース領域５４にはＰ＋型ベース領域５５の側縁部に隣
接するように選択的に環状のＮ＋型ソース領域５７が形
成されている。Ｎ＋型ドレイン領域５６とＮ＋型ソース
領域５７とは対向して配置されて、両領域５６、５７間
にはゲート酸化膜５８を介してゲート電極５９が形成さ
れている。なお、符号６０は素子分離用絶縁膜を示して
いる。
す平面図、図１６は図１５のＸ−Ｘ矢視断面図である。
なお、図１６は、ドレイン領域の中心とベース領域の中
心とを結んだ中心線Ｌに沿った断面を示している。以
下、図１５及び図１６を参照して、同横型ＤＭＯＳＦＥ
Ｔについて説明する。予め、例えばＰ−型領域５２がエ
ピタキシャル成長されたＰ＋型シリコン基板５１が用い
られて、そのＰ−型領域５２内には選択的にＮ型ウエル
領域５３が形成されている。Ｎ型ウエル領域５３の一主
面には選択的にＰ型ベース領域５４が形成され、このＰ
型ベース領域５４には選択的にＰ＋型ベース領域５５が
形成されている。そして、Ｎ型ウエル領域５３には選択
的にＮ＋型ドレイン領域５６が形成されると共に、Ｐ型
ベース領域５４にはＰ＋型ベース領域５５の側縁部に隣
接するように選択的に環状のＮ＋型ソース領域５７が形
成されている。Ｎ＋型ドレイン領域５６とＮ＋型ソース
領域５７とは対向して配置されて、両領域５６、５７間
にはゲート酸化膜５８を介してゲート電極５９が形成さ
れている。なお、符号６０は素子分離用絶縁膜を示して
いる。
【０００４】ゲート電極５９を含む全面には第１層間絶
縁膜６１が形成され、この第１層間絶縁膜６１のＮ＋型
ドレイン領域５６上にはコンタクト窓６２が形成され
て、このコンタクト窓６２を通じて第１層ドレイン電極
６３が引き出されている。一方、第１層間絶縁膜６１の
Ｐ＋型ベース領域５５及びＮ＋型ソース領域５７上には
コンタクト窓６４が形成されて、このコンタクト窓６４
を通じてソース電極６５が引き出されている。第１層ド
レイン電極６３及びソース電極６５を含む全面には第２
層間絶縁膜６６が形成され、この第２層間絶縁膜６６の
第１層ドレイン電極６３上にはコンタクト窓６７が形成
され、このコンタクト窓６７を通じて、第２層ドレイン
電極６８が形成されている。そして、第１層及び第２層
ドレイン電極６３、６８によりドレイン電極が構成され
る。また、全面にはカバー絶縁膜６９が形成されてい
る。ここで、Ｐ型ベース領域５４は平面形状が多角形に
形成されて、単位面積当りの密度が大きくなるように図
られている。
縁膜６１が形成され、この第１層間絶縁膜６１のＮ＋型
ドレイン領域５６上にはコンタクト窓６２が形成され
て、このコンタクト窓６２を通じて第１層ドレイン電極
６３が引き出されている。一方、第１層間絶縁膜６１の
Ｐ＋型ベース領域５５及びＮ＋型ソース領域５７上には
コンタクト窓６４が形成されて、このコンタクト窓６４
を通じてソース電極６５が引き出されている。第１層ド
レイン電極６３及びソース電極６５を含む全面には第２
層間絶縁膜６６が形成され、この第２層間絶縁膜６６の
第１層ドレイン電極６３上にはコンタクト窓６７が形成
され、このコンタクト窓６７を通じて、第２層ドレイン
電極６８が形成されている。そして、第１層及び第２層
ドレイン電極６３、６８によりドレイン電極が構成され
る。また、全面にはカバー絶縁膜６９が形成されてい
る。ここで、Ｐ型ベース領域５４は平面形状が多角形に
形成されて、単位面積当りの密度が大きくなるように図
られている。
【０００５】ところで、上述した従来の横型ＤＭＯＳＦ
ＥＴでは、サージ電圧や、誘導性負荷が接続された場合
のターンオフ時に逆起電力などの過電圧がドレイン電極
に印加されると、偏位電流及びブレークダウン電流が流
れるので、破壊耐量が低くなるという欠点が生ずる。す
なわち、偏位電流は、Ｎ＋型ドレイン領域５６とそれに
対向して配置されているＮ＋型ソース領域５７との最短
距離である図１５の中心線Ｌ上の位置において、抵抗成
分が小さいため集中して流れるようになる。一方、ブレ
ークダウン電流は、多角形のＰ型ベース領域５４の角部
において電界強度が高いため集中して流れるようにな
る。
ＥＴでは、サージ電圧や、誘導性負荷が接続された場合
のターンオフ時に逆起電力などの過電圧がドレイン電極
に印加されると、偏位電流及びブレークダウン電流が流
れるので、破壊耐量が低くなるという欠点が生ずる。す
なわち、偏位電流は、Ｎ＋型ドレイン領域５６とそれに
対向して配置されているＮ＋型ソース領域５７との最短
距離である図１５の中心線Ｌ上の位置において、抵抗成
分が小さいため集中して流れるようになる。一方、ブレ
ークダウン電流は、多角形のＰ型ベース領域５４の角部
において電界強度が高いため集中して流れるようにな
る。
【０００６】このように偏位電流及びブレークダウン電
流が流れると、Ｎ型ウエル領域５３をコレクタ、Ｐ型ベ
ース領域５４をベース、Ｎ＋型ソース領域５７をエミッ
タとして形成される寄生ＮＰＮトランジスタの、ベース
・エミッタ間であるＰ型ベース領域５４とＮ型ソース領
域５７との間のＰＮ接合が順バイアスされるようになっ
て、上述の寄生ＮＰＮトランジスタが容易にターンオン
するようになる。この結果、電流集中が生じて過電流破
壊が起きるので、横型ＤＭＯＳＦＥＴの破壊耐量が低く
なる。
流が流れると、Ｎ型ウエル領域５３をコレクタ、Ｐ型ベ
ース領域５４をベース、Ｎ＋型ソース領域５７をエミッ
タとして形成される寄生ＮＰＮトランジスタの、ベース
・エミッタ間であるＰ型ベース領域５４とＮ型ソース領
域５７との間のＰＮ接合が順バイアスされるようになっ
て、上述の寄生ＮＰＮトランジスタが容易にターンオン
するようになる。この結果、電流集中が生じて過電流破
壊が起きるので、横型ＤＭＯＳＦＥＴの破壊耐量が低く
なる。
【０００７】ドレイン電極に過電圧が印加されたときの
破壊耐量を高めるようにした横型ＤＭＯＳＦＥＴが、例
えば特開平９−１３９４３８号公報に開示されている。
同公報に示されている横型ＤＭＯＳＦＥＴは、Ｐ型ベー
ス領域にこれよりも深いＰ型領域を形成することによ
り、寄生ＮＰＮトランジスタのベース抵抗を下げてこの
寄生ＮＰＮトランジスタをターンオンしにくくなるよう
にして、目的を達成するようにしている。
破壊耐量を高めるようにした横型ＤＭＯＳＦＥＴが、例
えば特開平９−１３９４３８号公報に開示されている。
同公報に示されている横型ＤＭＯＳＦＥＴは、Ｐ型ベー
ス領域にこれよりも深いＰ型領域を形成することによ
り、寄生ＮＰＮトランジスタのベース抵抗を下げてこの
寄生ＮＰＮトランジスタをターンオンしにくくなるよう
にして、目的を達成するようにしている。
【０００８】また、ドレイン電極に過電圧が印加された
ときの破壊耐量を高めるようにした縦型ＤＭＯＳＦＥＴ
が、例えば特開平６−９７４４８号公報に開示されてい
る。同公報に示されている縦型ＤＭＯＳＦＥＴは、Ｐ型
ベース領域のコーナー部にＮ ＋型ソース領域を形成しな
い部分を設けて、そのコーナー部におけるｈＦＥを低下
及び、寄生ＮＰＮトランジスタのベース抵抗を下げ、こ
の寄生ＮＰＮトランジスタをターンオンにくくしてい
る。
ときの破壊耐量を高めるようにした縦型ＤＭＯＳＦＥＴ
が、例えば特開平６−９７４４８号公報に開示されてい
る。同公報に示されている縦型ＤＭＯＳＦＥＴは、Ｐ型
ベース領域のコーナー部にＮ ＋型ソース領域を形成しな
い部分を設けて、そのコーナー部におけるｈＦＥを低下
及び、寄生ＮＰＮトランジスタのベース抵抗を下げ、こ
の寄生ＮＰＮトランジスタをターンオンにくくしてい
る。
【０００９】
【発明が解決しようとする課題】ところで、特開平９−
１３９４３８号公報記載の横型ＤＭＯＳＦＥＴでは、寄
生ＮＰＮトランジスタのベース抵抗を下げるためにＰ型
ベース領域にこれよりも深いＰ型領域を形成しているの
で、工程数が増えまた微細加工が困難になるため高集積
化に適さない、という問題がある。また、特開平６−９
７４４８号公報記載の縦型ＤＭＯＳＦＥＴは、ブレーク
ダウン電流に対しては効果的であるが、偏位電流に関し
ては考慮されていないので、依然として偏位電流が集中
して流れる欠点は解消されない、という問題がある。
１３９４３８号公報記載の横型ＤＭＯＳＦＥＴでは、寄
生ＮＰＮトランジスタのベース抵抗を下げるためにＰ型
ベース領域にこれよりも深いＰ型領域を形成しているの
で、工程数が増えまた微細加工が困難になるため高集積
化に適さない、という問題がある。また、特開平６−９
７４４８号公報記載の縦型ＤＭＯＳＦＥＴは、ブレーク
ダウン電流に対しては効果的であるが、偏位電流に関し
ては考慮されていないので、依然として偏位電流が集中
して流れる欠点は解消されない、という問題がある。
【００１０】この発明は、上述の事情に鑑みてなされた
もので、横型ＤＭＩＳＦＥＴにおいて、ドレイン電極に
印加された過電圧に対する破壊耐量を向上させることが
できるようにしたＭＩＳ型半導体装置をを提供すること
を目的としている。
もので、横型ＤＭＩＳＦＥＴにおいて、ドレイン電極に
印加された過電圧に対する破壊耐量を向上させることが
できるようにしたＭＩＳ型半導体装置をを提供すること
を目的としている。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体基板の一主面に選択
的に第１導電型高濃度ドレイン領域と第２導電型ベース
領域が形成され、該第２導電型ベース領域に第１導電型
ソース領域が形成され、該第１導電型ソース領域及び上
記第１導電型高濃度ドレイン領域間に絶縁型ゲートが形
成されているＭＩＳ型半導体装置であって、上記第１導
電型高濃度ドレイン領域の中心と上記第２導電型ベース
領域の中心とを結んだ中心線上に、上記第１導電型ソー
ス領域が存在していないことを特徴としている。
に、請求項１記載の発明は、半導体基板の一主面に選択
的に第１導電型高濃度ドレイン領域と第２導電型ベース
領域が形成され、該第２導電型ベース領域に第１導電型
ソース領域が形成され、該第１導電型ソース領域及び上
記第１導電型高濃度ドレイン領域間に絶縁型ゲートが形
成されているＭＩＳ型半導体装置であって、上記第１導
電型高濃度ドレイン領域の中心と上記第２導電型ベース
領域の中心とを結んだ中心線上に、上記第１導電型ソー
ス領域が存在していないことを特徴としている。
【００１２】請求項２記載の発明は、請求項１記載のＭ
ＩＳ型半導体装置に係り、上記第２導電型ベース領域に
選択的に第２導電型高濃度ベース領域が形成され、該第
２導電型高濃度ベース領域の側縁部に隣接して上記第１
導電型ソース領域が形成されていることを特徴としてい
る。
ＩＳ型半導体装置に係り、上記第２導電型ベース領域に
選択的に第２導電型高濃度ベース領域が形成され、該第
２導電型高濃度ベース領域の側縁部に隣接して上記第１
導電型ソース領域が形成されていることを特徴としてい
る。
【００１３】請求項３記載の発明は、請求項１又は２記
載のＭＩＳ型半導体装置に係り、上記第２導電型ベース
領域は平面形状の外形が多角形に形成され、上記第１導
電型ソース領域の上記中心線上に存在していない領域
は、上記多角形の角部に相当した領域であることを特徴
としている。
載のＭＩＳ型半導体装置に係り、上記第２導電型ベース
領域は平面形状の外形が多角形に形成され、上記第１導
電型ソース領域の上記中心線上に存在していない領域
は、上記多角形の角部に相当した領域であることを特徴
としている。
【００１４】請求項４記載の発明は、請求項１、２又は
３記載のＭＩＳ型半導体装置に係り、上記第２導電型ベ
ース領域は平面形状が多角形に形成され、該多角形の角
部全てに上記第１導電型ソース領域が存在していないこ
とを特徴としている。
３記載のＭＩＳ型半導体装置に係り、上記第２導電型ベ
ース領域は平面形状が多角形に形成され、該多角形の角
部全てに上記第１導電型ソース領域が存在していないこ
とを特徴としている。
【００１５】請求項５記載の発明は、請求項１乃至４の
いずれか１に記載のＭＩＳ型半導体装置に係り、上記第
１導電型ソース領域及びドレイン領域がそれぞれ複数個
配置されていることを特徴としている。
いずれか１に記載のＭＩＳ型半導体装置に係り、上記第
１導電型ソース領域及びドレイン領域がそれぞれ複数個
配置されていることを特徴としている。
【００１６】請求項６記載の発明は、半導体基板の一主
面に選択的に第１導電型高濃度ドレイン領域と第２導電
型ベース領域が形成され、該第２導電型ベース領域に第
１導電型ソース領域が形成され、該第１導電型ソース領
域及び上記第１導電型高濃度ドレイン領域間に絶縁型ゲ
ートが形成されているＭＩＳ型半導体装置の製造方法で
あって、上記半導体基板の一主面に選択的に第２導電型
ベース領域を形成した後、該第２導電型ベース領域に選
択的に第２導電型高濃度ベース領域を形成する第２導電
型高濃度ベース領域形成工程と、上記半導体基板に選択
的に第１導電型高濃度ドレイン領域を形成する第１導電
型ドレイン領域形成工程と、上記第２導電型ベース領域
に選択的に上記第２導電型高濃度ベース領域の側縁部に
隣接するように、かつ上記第１導電型高濃度ドレイン領
域の中心と上記第２導電型ベース領域の中心とを結んだ
中心線上には存在しないように第１導電型ソース領域を
形成する第１導電型ソース領域形成工程とを含むことを
特徴としている。
面に選択的に第１導電型高濃度ドレイン領域と第２導電
型ベース領域が形成され、該第２導電型ベース領域に第
１導電型ソース領域が形成され、該第１導電型ソース領
域及び上記第１導電型高濃度ドレイン領域間に絶縁型ゲ
ートが形成されているＭＩＳ型半導体装置の製造方法で
あって、上記半導体基板の一主面に選択的に第２導電型
ベース領域を形成した後、該第２導電型ベース領域に選
択的に第２導電型高濃度ベース領域を形成する第２導電
型高濃度ベース領域形成工程と、上記半導体基板に選択
的に第１導電型高濃度ドレイン領域を形成する第１導電
型ドレイン領域形成工程と、上記第２導電型ベース領域
に選択的に上記第２導電型高濃度ベース領域の側縁部に
隣接するように、かつ上記第１導電型高濃度ドレイン領
域の中心と上記第２導電型ベース領域の中心とを結んだ
中心線上には存在しないように第１導電型ソース領域を
形成する第１導電型ソース領域形成工程とを含むことを
特徴としている。
【００１７】請求項７記載の発明は、請求項６記載のＭ
ＩＳ型半導体装置の製造方法に係り、上記第１導電型高
濃度ドレイン領域形成工程と上記第１導電型ソース領域
形成工程とを同時に行うこと特徴としている。
ＩＳ型半導体装置の製造方法に係り、上記第１導電型高
濃度ドレイン領域形成工程と上記第１導電型ソース領域
形成工程とを同時に行うこと特徴としている。
【００１８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるＭＩＳ型半導体装
置の構成を示す平面図、図２は図１のＸ−Ｘ矢視断面
図、図３は図１のＹ−Ｙ矢視断面図、図４は同ＭＩＳ型
半導体装置を構成する単位セルの配置図、また、図５
（ａ）〜（ｃ）乃至図７（ｇ）〜（ｉ）は同ＭＩＳ型半
導体装置の製造方法を工程順に示す工程図である。この
例のＭＩＳ型半導体装置は、図１〜図３に示すように、
予め例えばＰ−型領域２がエピタキシャル成長されたＰ
＋型シリコン基板１が用いられて、そのＰ −型領域２内
には選択的にＮ型ウエル領域３が形成されている。Ｎ型
ウエル領域３の一主面には選択的に平面形状が八角形の
Ｐ型ベース領域４が形成され、このＰ型ベース領域４に
は選択的にＰ＋型ベース領域５が形成されている。そし
て、Ｎ型ウエル領域３には選択的に平面形状が八角形の
Ｎ＋型ドレイン領域６が形成されている。
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例であるＭＩＳ型半導体装
置の構成を示す平面図、図２は図１のＸ−Ｘ矢視断面
図、図３は図１のＹ−Ｙ矢視断面図、図４は同ＭＩＳ型
半導体装置を構成する単位セルの配置図、また、図５
（ａ）〜（ｃ）乃至図７（ｇ）〜（ｉ）は同ＭＩＳ型半
導体装置の製造方法を工程順に示す工程図である。この
例のＭＩＳ型半導体装置は、図１〜図３に示すように、
予め例えばＰ−型領域２がエピタキシャル成長されたＰ
＋型シリコン基板１が用いられて、そのＰ −型領域２内
には選択的にＮ型ウエル領域３が形成されている。Ｎ型
ウエル領域３の一主面には選択的に平面形状が八角形の
Ｐ型ベース領域４が形成され、このＰ型ベース領域４に
は選択的にＰ＋型ベース領域５が形成されている。そし
て、Ｎ型ウエル領域３には選択的に平面形状が八角形の
Ｎ＋型ドレイン領域６が形成されている。
【００１９】一方、Ｐ型ベース領域４にはＰ＋型ベース
領域５の側縁部に隣接するように選択的に平面形状の外
形が八角形のＮ＋型ソース領域７が形成されている。但
し、このＮ＋型ソース領域７は、図１〜図３から明らか
なように、Ｎ＋型ドレイン領域６の中心とＰ型ベース領
域４の中心とを結んだ中心線Ｌ上には存在しないような
外形に形成されている。さらに、Ｎ＋型ソース領域７は
上記中心線Ｌと直交する延長線上にも存在しないような
外形に形成されている。すなわち、Ｎ＋型ソース領域７
は八角形の角部には存在しないような平面形状の外形に
形成されていて、Ｎ＋型ドレイン領域６と対向している
距離が最短距離となる位置には存在していない。
領域５の側縁部に隣接するように選択的に平面形状の外
形が八角形のＮ＋型ソース領域７が形成されている。但
し、このＮ＋型ソース領域７は、図１〜図３から明らか
なように、Ｎ＋型ドレイン領域６の中心とＰ型ベース領
域４の中心とを結んだ中心線Ｌ上には存在しないような
外形に形成されている。さらに、Ｎ＋型ソース領域７は
上記中心線Ｌと直交する延長線上にも存在しないような
外形に形成されている。すなわち、Ｎ＋型ソース領域７
は八角形の角部には存在しないような平面形状の外形に
形成されていて、Ｎ＋型ドレイン領域６と対向している
距離が最短距離となる位置には存在していない。
【００２０】上述したようなパターンにＮ＋型ソース領
域７を形成することにより、Ｎ＋型ソース領域７はＮ＋
型ドレイン領域６との最短距離となる位置には存在して
いないので、偏位電流が集中する部分の寄生ｈＦＥとベ
ース抵抗を下げることができる。また、Ｎ＋型ソース領
域７は角部が存在していないので、ブレークダウン電流
が集中する部分の寄生ｈＦＥとベース抵抗を下げること
ができる。したがって、偏位電流及びブレークダウン電
流が集中する部分の寄生ｈＦＥとベース抵抗が小さくな
るので、寄生ＮＰＮトランジスタをターンオンしにくく
することができるようになる。
域７を形成することにより、Ｎ＋型ソース領域７はＮ＋
型ドレイン領域６との最短距離となる位置には存在して
いないので、偏位電流が集中する部分の寄生ｈＦＥとベ
ース抵抗を下げることができる。また、Ｎ＋型ソース領
域７は角部が存在していないので、ブレークダウン電流
が集中する部分の寄生ｈＦＥとベース抵抗を下げること
ができる。したがって、偏位電流及びブレークダウン電
流が集中する部分の寄生ｈＦＥとベース抵抗が小さくな
るので、寄生ＮＰＮトランジスタをターンオンしにくく
することができるようになる。
【００２１】Ｎ＋型ドレイン領域６とＮ＋型ソース領域
７との間にはゲート酸化膜８を介してゲート電極９が形
成されている。１０は素子分離用絶縁膜である。ゲート
電極９を含む全面にはＢＰＳＧ（Boro-Phospho-Silicat
e Glass)膜からなる第１層間絶縁膜１１が形成され、こ
の第１層間絶縁膜１１のＮ＋型ドレイン領域６上にはコ
ンタクト窓１２が形成されて、このコンタクト窓１２を
通じてアルミニウム膜からなる第１層ドレイン電極１３
が引き出されている。一方、第１層間絶縁膜１１のＰ＋
型ベース領域５及びＮ＋型ソース領域７上にはコンタク
ト窓１４が形成されて、このコンタクト窓１４を通じて
アルミニウム膜からなるソース電極１５が引き出されて
いる。
７との間にはゲート酸化膜８を介してゲート電極９が形
成されている。１０は素子分離用絶縁膜である。ゲート
電極９を含む全面にはＢＰＳＧ（Boro-Phospho-Silicat
e Glass)膜からなる第１層間絶縁膜１１が形成され、こ
の第１層間絶縁膜１１のＮ＋型ドレイン領域６上にはコ
ンタクト窓１２が形成されて、このコンタクト窓１２を
通じてアルミニウム膜からなる第１層ドレイン電極１３
が引き出されている。一方、第１層間絶縁膜１１のＰ＋
型ベース領域５及びＮ＋型ソース領域７上にはコンタク
ト窓１４が形成されて、このコンタクト窓１４を通じて
アルミニウム膜からなるソース電極１５が引き出されて
いる。
【００２２】第１層ドレイン電極１３及びソース電極１
５を含む全面にはシリコン酸化膜からなる第２層間絶縁
膜１６が形成され、この第２層間絶縁膜１６の第１層ド
レイン電極１３上にはコンタクト窓１７が形成され、こ
のコンタクト窓１７を通じて、アルミニウム膜からなる
第２層ドレイン電極１８が形成されている。そして、第
１層及び第２層ドレイン電極１３、１８によりドレイン
電極が構成される。また、全面にはシリコン窒化膜２０
及びポリイミド膜２１の積層膜からなるカバー絶縁膜１
９が形成されている。図４は、この例のＭＩＳ型半導体
装置を構成する単位セルの配置図で、図１に示したよう
なＮ＋型ドレイン領域６及びソース領域７が行方向及び
列方向に交互に隣接して正方形状に繰り返し配置された
例を示している。
５を含む全面にはシリコン酸化膜からなる第２層間絶縁
膜１６が形成され、この第２層間絶縁膜１６の第１層ド
レイン電極１３上にはコンタクト窓１７が形成され、こ
のコンタクト窓１７を通じて、アルミニウム膜からなる
第２層ドレイン電極１８が形成されている。そして、第
１層及び第２層ドレイン電極１３、１８によりドレイン
電極が構成される。また、全面にはシリコン窒化膜２０
及びポリイミド膜２１の積層膜からなるカバー絶縁膜１
９が形成されている。図４は、この例のＭＩＳ型半導体
装置を構成する単位セルの配置図で、図１に示したよう
なＮ＋型ドレイン領域６及びソース領域７が行方向及び
列方向に交互に隣接して正方形状に繰り返し配置された
例を示している。
【００２３】次に、図５〜図７を参照して、この例のＭ
ＩＳ型半導体装置の製造方法について工程順に説明す
る。まず、図５（ａ）に示すように、予め、例えばＰ−
型領域２がエピタキシャル成長されたＰ＋型シリコン基
板１を用意する。次に、Ｐ−型領域２上に選択的に膜厚
が略４８０ｎｍのシリコン酸化膜（図示せず）を形成
し、このシリコン酸化膜をマスクとして、燐を不純物と
して用いてイオン打ち込み法により、略１５０Ｋｅｖの
エネルギーで、２．２×１０１２／ｃｍ２のドーズ量打
ち込んだ後、略１２００℃で略１０時間熱処理すること
により、図５（ｂ）に示すように、Ｎ型ウエル領域３を
形成する。
ＩＳ型半導体装置の製造方法について工程順に説明す
る。まず、図５（ａ）に示すように、予め、例えばＰ−
型領域２がエピタキシャル成長されたＰ＋型シリコン基
板１を用意する。次に、Ｐ−型領域２上に選択的に膜厚
が略４８０ｎｍのシリコン酸化膜（図示せず）を形成
し、このシリコン酸化膜をマスクとして、燐を不純物と
して用いてイオン打ち込み法により、略１５０Ｋｅｖの
エネルギーで、２．２×１０１２／ｃｍ２のドーズ量打
ち込んだ後、略１２００℃で略１０時間熱処理すること
により、図５（ｂ）に示すように、Ｎ型ウエル領域３を
形成する。
【００２４】次に、図５（ｃ）に示すように、Ｎ型ウエ
ル領域３の素子形成予定位置上に選択的に、膜厚略３０
ｎｍのシリコン酸化膜２２及び膜厚略１８０ｎｍのシリ
コン窒化膜２３の積層膜を耐酸化性マスクとして形成し
た後、熱酸化法により膜厚略４８０ｎｍのシリコン酸化
膜からなる素子分離用絶縁膜１０を形成する。
ル領域３の素子形成予定位置上に選択的に、膜厚略３０
ｎｍのシリコン酸化膜２２及び膜厚略１８０ｎｍのシリ
コン窒化膜２３の積層膜を耐酸化性マスクとして形成し
た後、熱酸化法により膜厚略４８０ｎｍのシリコン酸化
膜からなる素子分離用絶縁膜１０を形成する。
【００２５】次に、シリコン酸化膜２２及びシリコン窒
化膜２３を除去した後、熱酸化法により、膜厚略２５ｎ
ｍのシリコン酸化膜を形成し、続いて、このシリコン酸
化膜の上にＣＶＤ（Chemical Vapor Deposition）法に
より、膜厚略４５０ｎｍの多結晶シリコン膜を形成す
る。次に、リソグラフィ法により、シリコン酸化膜及び
多結晶シリコン膜をパターニングして、図６（ｄ）に示
すように、ゲート酸化膜８及びゲート電極９を形成す
る。
化膜２３を除去した後、熱酸化法により、膜厚略２５ｎ
ｍのシリコン酸化膜を形成し、続いて、このシリコン酸
化膜の上にＣＶＤ（Chemical Vapor Deposition）法に
より、膜厚略４５０ｎｍの多結晶シリコン膜を形成す
る。次に、リソグラフィ法により、シリコン酸化膜及び
多結晶シリコン膜をパターニングして、図６（ｄ）に示
すように、ゲート酸化膜８及びゲート電極９を形成す
る。
【００２６】次に、ゲート電極９の側面に膜厚が、略３
０ｎｍのサイドウォールシリコン膜（図示せず）を形成
した後、全面に塗布したレジストマスクの不要部を除去
し、続いて、硼素を不純物として用いてイオン打ち込み
法により、略７０Ｋｅｖのエネルギーで、５．５×１０
１３／ｃｍ２のドーズ量打ち込んだ後、略１１４０℃
で、略２５分間熱処理することにより、図６（ｅ）に示
すように、Ｐ型ベース領４を形成する。次に、全面に塗
布したレジストマスクの不要部を除去して、硼素を不純
物として用いてイオン打ち込み法により、略７０Ｋｅｖ
のエネルギーで、４．０×１０１５／ｃｍ２のドーズ量
打ち込んだ後、略１０００℃で略３０分間熱処理するこ
とにより、図６（ｆ）に示すように、Ｐ＋型ベース領域
５を形成する。
０ｎｍのサイドウォールシリコン膜（図示せず）を形成
した後、全面に塗布したレジストマスクの不要部を除去
し、続いて、硼素を不純物として用いてイオン打ち込み
法により、略７０Ｋｅｖのエネルギーで、５．５×１０
１３／ｃｍ２のドーズ量打ち込んだ後、略１１４０℃
で、略２５分間熱処理することにより、図６（ｅ）に示
すように、Ｐ型ベース領４を形成する。次に、全面に塗
布したレジストマスクの不要部を除去して、硼素を不純
物として用いてイオン打ち込み法により、略７０Ｋｅｖ
のエネルギーで、４．０×１０１５／ｃｍ２のドーズ量
打ち込んだ後、略１０００℃で略３０分間熱処理するこ
とにより、図６（ｆ）に示すように、Ｐ＋型ベース領域
５を形成する。
【００２７】次に、全面に塗布したレジストマスクの不
要部を除去して、砒素を不純物として用いてイオン打ち
込み法により、略７０Ｋｅｖのエネルギーで、１．０×
１０ １６／ｃｍ２のドーズ量打ち込んだ後、略１０００
℃で略３０分間熱処理することにより、図７（ｇ）に示
すように、Ｎ型ウエル領域３にＮ＋型ドレイン領域６を
形成する。そして、これと同時にＰ＋型ベース領域５の
側縁部に隣接してＮ＋型ソース領域７を形成する。但
し、そのＮ＋型ソース領域７の形成は、図１〜図３に示
したように、Ｎ＋型ドレイン領域６の中心とＰ型ベース
領域４の中心とを結んだ中心線Ｌ上には存在しない外形
となるよう形成する。さらに、Ｎ＋型ソース領域７の形
成は、上記中心線Ｌと直交する延長線上にも存在しない
外形となるように形成する。なお、図７（ｇ）におい
て、Ｘ−Ｘは図１のＸ−Ｘ矢視断面図に相当した断面図
を示し、Ｙ−Ｙは図１のＹ−Ｙ矢視断面図に相当した断
面図を示している。
要部を除去して、砒素を不純物として用いてイオン打ち
込み法により、略７０Ｋｅｖのエネルギーで、１．０×
１０ １６／ｃｍ２のドーズ量打ち込んだ後、略１０００
℃で略３０分間熱処理することにより、図７（ｇ）に示
すように、Ｎ型ウエル領域３にＮ＋型ドレイン領域６を
形成する。そして、これと同時にＰ＋型ベース領域５の
側縁部に隣接してＮ＋型ソース領域７を形成する。但
し、そのＮ＋型ソース領域７の形成は、図１〜図３に示
したように、Ｎ＋型ドレイン領域６の中心とＰ型ベース
領域４の中心とを結んだ中心線Ｌ上には存在しない外形
となるよう形成する。さらに、Ｎ＋型ソース領域７の形
成は、上記中心線Ｌと直交する延長線上にも存在しない
外形となるように形成する。なお、図７（ｇ）におい
て、Ｘ−Ｘは図１のＸ−Ｘ矢視断面図に相当した断面図
を示し、Ｙ−Ｙは図１のＹ−Ｙ矢視断面図に相当した断
面図を示している。
【００２８】次に、図７（ｈ）に示すように、ＣＶＤ法
により、全面に膜厚が略１．４μｍのＢＰＳＧ膜からな
る第１層間絶縁膜１１を形成した後、この第１層間絶縁
膜１１をパターニングして、Ｎ＋型ドレイン領域６上に
コンタクト窓１２を形成すると同時に、Ｐ＋型ベース領
域５及びＮ＋型ソース領域７上にコンタクト窓１４を形
成する。次に、スパッタ法により、全面に膜厚が略１．
０μｍのアルミニウム膜を形成した後、このアルミニウ
ム膜をパターニングして、第１層ドレイン電極１３及び
ソース電極１５を形成する。
により、全面に膜厚が略１．４μｍのＢＰＳＧ膜からな
る第１層間絶縁膜１１を形成した後、この第１層間絶縁
膜１１をパターニングして、Ｎ＋型ドレイン領域６上に
コンタクト窓１２を形成すると同時に、Ｐ＋型ベース領
域５及びＮ＋型ソース領域７上にコンタクト窓１４を形
成する。次に、スパッタ法により、全面に膜厚が略１．
０μｍのアルミニウム膜を形成した後、このアルミニウ
ム膜をパターニングして、第１層ドレイン電極１３及び
ソース電極１５を形成する。
【００２９】次に、図７（ｉ）に示すように、ＣＶＤ法
により、全面に膜厚が略１．４μｍのシリコン酸化膜か
らなる第２層間絶縁膜１６を形成した後、この第２層間
絶縁膜１６をパターニングして、第１層ドレイン電極１
３上にコンタクト窓１７を形成する。次に、スパッタ法
により、全面に膜厚が略２．０μｍのアルミニウム膜を
形成した後、このアルミニウム膜をパターニングして、
第２層ドレイン電極１８を形成する。
により、全面に膜厚が略１．４μｍのシリコン酸化膜か
らなる第２層間絶縁膜１６を形成した後、この第２層間
絶縁膜１６をパターニングして、第１層ドレイン電極１
３上にコンタクト窓１７を形成する。次に、スパッタ法
により、全面に膜厚が略２．０μｍのアルミニウム膜を
形成した後、このアルミニウム膜をパターニングして、
第２層ドレイン電極１８を形成する。
【００３０】次に、ＣＶＤ法により、全面に膜厚が略
１．０μｍのシリコン窒化膜２０及び膜厚が略６．０μ
ｍのポリイミド膜２１の積層膜からなるカバー絶縁膜１
９を形成することにより、この例のＭＩＳ型半導体装置
を完成させる。
１．０μｍのシリコン窒化膜２０及び膜厚が略６．０μ
ｍのポリイミド膜２１の積層膜からなるカバー絶縁膜１
９を形成することにより、この例のＭＩＳ型半導体装置
を完成させる。
【００３１】このように、この例の構成によれば、Ｎ＋
型ソース領域７は、Ｎ＋型ドレイン領域６の中心とＰ型
ベース領域４の中心とを結んだ中心線Ｌ上には存在しな
いような外形に形成されているので、偏位電流及びブレ
ークダウン電流が集中する部分の寄生ｈＦＥとベース抵
抗を下げ、寄生ＮＰＮトランジスタをターンオンしにく
くすることができる。したがって、横型ＤＭＩＳＦＥＴ
において、ドレイン電極に印加された過電圧に対する破
壊耐量を向上させることができる。
型ソース領域７は、Ｎ＋型ドレイン領域６の中心とＰ型
ベース領域４の中心とを結んだ中心線Ｌ上には存在しな
いような外形に形成されているので、偏位電流及びブレ
ークダウン電流が集中する部分の寄生ｈＦＥとベース抵
抗を下げ、寄生ＮＰＮトランジスタをターンオンしにく
くすることができる。したがって、横型ＤＭＩＳＦＥＴ
において、ドレイン電極に印加された過電圧に対する破
壊耐量を向上させることができる。
【００３２】◇第２実施例 図８は、この発明の第２実施例であるＭＩＳ型半導体装
置の構成を示す平面図、図９は同ＭＩＳ型半導体装置を
構成する単位セルの配置図である。この例のＭＩＳ型半
導体装置の構成が、上述した第１実施例の構成と大きく
異なるところは、六角形の単位セルを用いて六角形に配
置するようにした点である。この例のＭＩＳ型半導体装
置は、平面形状が六角形に形成されたＮ＋型ドレイン領
域２６の周囲に、平面形状の外形が六角形に形成された
Ｎ＋型ソース領域２７が略６０℃の角度で６個配置され
ている。ここで、Ｎ＋型ソース領域２７は、Ｎ＋型ドレ
イン領域２６の中心とそれぞれのＮ＋型ソース領域２７
が形成されているＰ型ベース領域２４の中心とを結んだ
中心線上には存在しないような外形に形成されている。
これ以外は、上述した第１実施例と略同じである。それ
ゆえ、図８及び図９において、図１〜図３の構成部分と
対応する各部には、同一の番号を付してその説明を省略
する。
置の構成を示す平面図、図９は同ＭＩＳ型半導体装置を
構成する単位セルの配置図である。この例のＭＩＳ型半
導体装置の構成が、上述した第１実施例の構成と大きく
異なるところは、六角形の単位セルを用いて六角形に配
置するようにした点である。この例のＭＩＳ型半導体装
置は、平面形状が六角形に形成されたＮ＋型ドレイン領
域２６の周囲に、平面形状の外形が六角形に形成された
Ｎ＋型ソース領域２７が略６０℃の角度で６個配置され
ている。ここで、Ｎ＋型ソース領域２７は、Ｎ＋型ドレ
イン領域２６の中心とそれぞれのＮ＋型ソース領域２７
が形成されているＰ型ベース領域２４の中心とを結んだ
中心線上には存在しないような外形に形成されている。
これ以外は、上述した第１実施例と略同じである。それ
ゆえ、図８及び図９において、図１〜図３の構成部分と
対応する各部には、同一の番号を付してその説明を省略
する。
【００３３】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。
１実施例において述べたのと略同様な効果を得ることが
できる。
【００３４】◇第３実施例 図１０は、この発明の第３実施例であるＭＩＳ型半導体
装置の構成を示す平面図である。この例のＭＩＳ型半導
体装置の構成が、上述した第２実施例の構成と大きく異
なるところは、円形の単位セルを用いるようにした点で
ある。すなわち、Ｎ＋型ドレイン領域（図示せず）と対
向して配置されているＮ＋型ソース領域３０は、平面形
状の外形が円形に形成されている。そして、Ｎ＋型ソー
ス領域３０は、Ｎ＋型ドレイン領域の中心とＮ＋型ソー
ス領域３０が形成されている平面形状が円形のＰ型ベー
ス領域２４の中心とを結んだ中心線上には存在しないよ
うな外形に形成されている。さらに、Ｎ＋型ソース領域
３０は、円周上に１２０度ごとに存在しない位置を有す
るような平面形状の外形に形成されている。
装置の構成を示す平面図である。この例のＭＩＳ型半導
体装置の構成が、上述した第２実施例の構成と大きく異
なるところは、円形の単位セルを用いるようにした点で
ある。すなわち、Ｎ＋型ドレイン領域（図示せず）と対
向して配置されているＮ＋型ソース領域３０は、平面形
状の外形が円形に形成されている。そして、Ｎ＋型ソー
ス領域３０は、Ｎ＋型ドレイン領域の中心とＮ＋型ソー
ス領域３０が形成されている平面形状が円形のＰ型ベー
ス領域２４の中心とを結んだ中心線上には存在しないよ
うな外形に形成されている。さらに、Ｎ＋型ソース領域
３０は、円周上に１２０度ごとに存在しない位置を有す
るような平面形状の外形に形成されている。
【００３５】このように、この例の構成によっても、第
２実施例において述べたのと略同様な効果を得ることが
できる。
２実施例において述べたのと略同様な効果を得ることが
できる。
【００３６】◇第４実施例 図１１は、この発明の第４実施例であるＭＩＳ型半導体
装置の構成を示す平面図である。この例のＭＩＳ型半導
体装置の構成が、上述した第２実施例の構成と大きく異
なるところは、六角形の角部の全てにソース領域が存在
しないようにした点である。すなわち、Ｎ＋型ドレイン
領域（図示せず）と対向して配置されているＮ＋型ソー
ス領域３１は、平面形状の外形が六角形に形成されてい
る。そして、Ｎ＋型ソース領域３１は、Ｎ＋型ドレイン
領域の中心とＮ＋型ソース領域３１が形成されている平
面形状が六角形のＰ型ベース領域３２の中心とを結んだ
中心線上には存在しないような外形に形成されている。
さらに、Ｎ＋型ソース領域３１は、六角形のＰ型ベース
領域３２の角部の全てに存在しないように形成されてい
る。ここで、六角形の角部のうち角部３２ａは偏位電流
及びブレークダウン電流に対する対策であり、角部３２
ｂはブレークダウン電流に対する対策である。
装置の構成を示す平面図である。この例のＭＩＳ型半導
体装置の構成が、上述した第２実施例の構成と大きく異
なるところは、六角形の角部の全てにソース領域が存在
しないようにした点である。すなわち、Ｎ＋型ドレイン
領域（図示せず）と対向して配置されているＮ＋型ソー
ス領域３１は、平面形状の外形が六角形に形成されてい
る。そして、Ｎ＋型ソース領域３１は、Ｎ＋型ドレイン
領域の中心とＮ＋型ソース領域３１が形成されている平
面形状が六角形のＰ型ベース領域３２の中心とを結んだ
中心線上には存在しないような外形に形成されている。
さらに、Ｎ＋型ソース領域３１は、六角形のＰ型ベース
領域３２の角部の全てに存在しないように形成されてい
る。ここで、六角形の角部のうち角部３２ａは偏位電流
及びブレークダウン電流に対する対策であり、角部３２
ｂはブレークダウン電流に対する対策である。
【００３７】このように、この例の構成によっても、第
２実施例において述べたのと略同様な効果を得ることが
できる。
２実施例において述べたのと略同様な効果を得ることが
できる。
【００３８】◇第５実施例 図１２は、この発明の第５実施例であるＭＩＳ型半導体
装置の構成を示す平面図、図１３は同ＭＩＳ型半導体装
置を構成する単位セルの配置図である。この例のＭＩＳ
型半導体装置の構成が、上述した第１実施例の構成と大
きく異なるところは、六角形及び三角形の単位セルを用
いて組み合わせて配置するようにした点である。この例
のＭＩＳ型半導体装置は、平面形状が三角形に形成され
たＮ＋型ドレイン領域３６の周囲に、平面形状の外形が
六角形に形成されたＮ＋型ソース領域３７が略１２０℃
の角度で３個配置されている。ここで、Ｎ＋型ソース領
域３７は、Ｎ＋型ドレイン領域３６の中心とそれぞれの
Ｎ＋型ソース領域３７が形成されているＰ型ベース領域
３４の中心とを結んだ中心線上には存在しないような外
形に形成されている。さらに、Ｎ＋型ソース領域３７
は、Ｐ型ベース領域３４の六角形の全ての角部には存在
しないような平面形状の外形に形成されている。
装置の構成を示す平面図、図１３は同ＭＩＳ型半導体装
置を構成する単位セルの配置図である。この例のＭＩＳ
型半導体装置の構成が、上述した第１実施例の構成と大
きく異なるところは、六角形及び三角形の単位セルを用
いて組み合わせて配置するようにした点である。この例
のＭＩＳ型半導体装置は、平面形状が三角形に形成され
たＮ＋型ドレイン領域３６の周囲に、平面形状の外形が
六角形に形成されたＮ＋型ソース領域３７が略１２０℃
の角度で３個配置されている。ここで、Ｎ＋型ソース領
域３７は、Ｎ＋型ドレイン領域３６の中心とそれぞれの
Ｎ＋型ソース領域３７が形成されているＰ型ベース領域
３４の中心とを結んだ中心線上には存在しないような外
形に形成されている。さらに、Ｎ＋型ソース領域３７
は、Ｐ型ベース領域３４の六角形の全ての角部には存在
しないような平面形状の外形に形成されている。
【００３９】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。
１実施例において述べたのと略同様な効果を得ることが
できる。
【００４０】◇第６実施例 図１４は、この発明の第６実施例であるＭＩＳ型半導体
装置の構成を示す平面図である。この例のＭＩＳ型半導
体装置の構成が、上述した第４実施例の構成と大きく異
なるところは、円形の単位セルを用いるようにした点で
ある。すなわち、Ｎ＋型ドレイン領域（図示せず）と対
向して配置されているＮ＋型ソース領域４０は、平面形
状の外形が円形に形成されている。そして、Ｎ＋型ソー
ス領域４０は、Ｎ＋型ドレイン領域の中心とＮ＋型ソー
ス領域４０が形成されている平面形状が円形のＰ型ベー
ス領域３４の中心とを結んだ中心線上には存在しないよ
うな外形に形成されている。さらに、Ｎ＋型ソース領域
４０は、円周上に６０度ごとに存在しない位置を有する
ような平面形状の外形に形成されている。
装置の構成を示す平面図である。この例のＭＩＳ型半導
体装置の構成が、上述した第４実施例の構成と大きく異
なるところは、円形の単位セルを用いるようにした点で
ある。すなわち、Ｎ＋型ドレイン領域（図示せず）と対
向して配置されているＮ＋型ソース領域４０は、平面形
状の外形が円形に形成されている。そして、Ｎ＋型ソー
ス領域４０は、Ｎ＋型ドレイン領域の中心とＮ＋型ソー
ス領域４０が形成されている平面形状が円形のＰ型ベー
ス領域３４の中心とを結んだ中心線上には存在しないよ
うな外形に形成されている。さらに、Ｎ＋型ソース領域
４０は、円周上に６０度ごとに存在しない位置を有する
ような平面形状の外形に形成されている。
【００４１】このように、この例の構成によっても、第
４実施例において述べたのと略同様な効果を得ることが
できる。
４実施例において述べたのと略同様な効果を得ることが
できる。
【００４２】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、ゲート
酸化膜は、酸化膜（Oxide Film）に限らず、窒化膜（Ni
tride Film）でも良く、あるいは、酸化膜と窒化膜との
２重膜構成でも良い。つまり、ＭＩＳ型トランジスタで
ある限り、ＭＯＳ型トランジスタに限らず、ＭＮＳ（Me
tal Nitride Semiconductor）型トランジスタでも良
く、あるいは、ＭＮＯＳ（Metal Nitride Oxide Semico
nductor）型トランジスタでも良い。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、ゲート
酸化膜は、酸化膜（Oxide Film）に限らず、窒化膜（Ni
tride Film）でも良く、あるいは、酸化膜と窒化膜との
２重膜構成でも良い。つまり、ＭＩＳ型トランジスタで
ある限り、ＭＯＳ型トランジスタに限らず、ＭＮＳ（Me
tal Nitride Semiconductor）型トランジスタでも良
く、あるいは、ＭＮＯＳ（Metal Nitride Oxide Semico
nductor）型トランジスタでも良い。
【００４３】また、高濃度ドレイン領域を逆導電型に変
えて、横型ＩＧＢＴ(Insulated Gate Bipolar Transist
or：絶縁ゲート型バイポーラトランジスタ）を構成して
も同様な効果が得られる。また、自己分離構造のＮ型ウ
エル領域を用いた例で説明したが、Ｎ型ウエル領域の代
りにＮ型エピタキシャル層を用いた接合分離構造にして
も良い。この場合、Ｎ型エピタキシャル層とＰ型基板層
との間にＮ＋型埋込層を形成して、このＮ＋型埋込層に
つながるように高濃度ドレイン領域の深さを大きくして
も同様な効果が得られる。
えて、横型ＩＧＢＴ(Insulated Gate Bipolar Transist
or：絶縁ゲート型バイポーラトランジスタ）を構成して
も同様な効果が得られる。また、自己分離構造のＮ型ウ
エル領域を用いた例で説明したが、Ｎ型ウエル領域の代
りにＮ型エピタキシャル層を用いた接合分離構造にして
も良い。この場合、Ｎ型エピタキシャル層とＰ型基板層
との間にＮ＋型埋込層を形成して、このＮ＋型埋込層に
つながるように高濃度ドレイン領域の深さを大きくして
も同様な効果が得られる。
【００４４】また、各半導体領域の導電型はＰ型とＮ型
とを逆にすることができる。すなわち、Ｎチャネル型に
限らずＰチャネル型のＭＩＳ型トランジスタに対しても
適用できる。また、層間絶縁膜はシリコン酸化膜、ＢＰ
ＳＧ膜に限らず、ＢＳＧ(Boro-Silicate Glass）膜、Ｐ
ＳＧ（Phospho-Silicate Glass)膜などの他の絶縁膜を
用いることができる。また、各半導体領域のイオン打ち
込条件、熱処理条件、各絶縁膜及び層間絶縁膜などの膜
厚などは一例を示したものであり、用途、目的などによ
って変更することができる。
とを逆にすることができる。すなわち、Ｎチャネル型に
限らずＰチャネル型のＭＩＳ型トランジスタに対しても
適用できる。また、層間絶縁膜はシリコン酸化膜、ＢＰ
ＳＧ膜に限らず、ＢＳＧ(Boro-Silicate Glass）膜、Ｐ
ＳＧ（Phospho-Silicate Glass)膜などの他の絶縁膜を
用いることができる。また、各半導体領域のイオン打ち
込条件、熱処理条件、各絶縁膜及び層間絶縁膜などの膜
厚などは一例を示したものであり、用途、目的などによ
って変更することができる。
【００４５】
【発明の効果】以上説明したように、この発明のＭＩＳ
型半導体装置及びその製造方法によれば、第１導電型ソ
ース領域は、第１導電型ドレイン領域の中心と第２導電
型ベース領域の中心とを結んだ中心線上には存在しない
ような外形に形成されているので、偏位電流及びブレー
クダウン電流の集中を抑制できるようになって、寄生Ｎ
ＰＮトランジスタをターンオンしにくくすることができ
る。したがって、横型ＤＭＩＳＦＥＴにおいて、ドレイ
ン電極に印加された過電圧に対する破壊耐量を向上させ
ることができる。
型半導体装置及びその製造方法によれば、第１導電型ソ
ース領域は、第１導電型ドレイン領域の中心と第２導電
型ベース領域の中心とを結んだ中心線上には存在しない
ような外形に形成されているので、偏位電流及びブレー
クダウン電流の集中を抑制できるようになって、寄生Ｎ
ＰＮトランジスタをターンオンしにくくすることができ
る。したがって、横型ＤＭＩＳＦＥＴにおいて、ドレイ
ン電極に印加された過電圧に対する破壊耐量を向上させ
ることができる。
【図１】この発明の第１実施例であるＭＩＳ型半導体装
置の構成を示す平面図である。
置の構成を示す平面図である。
【図２】図１のＸ−Ｘ矢視断面図である。
【図３】図１のＹ−Ｙ矢視断面図である。
【図４】同ＭＩＳ型半導体装置を構成する単位セルの配
置図である。
置図である。
【図５】同ＭＩＳ型半導体装置の製造方法を工程順に示
す工程図である。
す工程図である。
【図６】同ＭＩＳ型半導体装置の製造方法を工程順に示
す工程図である。
す工程図である。
【図７】同ＭＩＳ型半導体装置の製造方法を工程順に示
す工程図である。
す工程図である。
【図８】この発明の第２実施例であるＭＩＳ型半導体装
置の構成を示す平面図である。
置の構成を示す平面図である。
【図９】同ＭＩＳ型半導体装置を構成する単位セルの配
置図である。
置図である。
【図１０】この発明の第３実施例であるＭＩＳ型半導体
装置の概略構成を示す平面図である。
装置の概略構成を示す平面図である。
【図１１】この発明の第４実施例であるＭＩＳ型半導体
装置の概略構成を示す平面図である。
装置の概略構成を示す平面図である。
【図１２】この発明の第５実施例であるＭＩＳ型半導体
装置の概略構成を示す平面図である。
装置の概略構成を示す平面図である。
【図１３】同ＭＩＳ型半導体装置を構成する単位セルの
配置図である。
配置図である。
【図１４】この発明の第６実施例であるＭＩＳ型半導体
装置の概略構成を示す平面図である。
装置の概略構成を示す平面図である。
【図１５】従来のＭＩＳ型半導体装置の構成を示す平面
図である。
図である。
【図１６】図１５のＸ−Ｘ矢視断面図である。
１ Ｐ＋型シリコン基板 ２ Ｐ−型領域 ３ Ｎ型ウエル領域 ４、２４、３２、３４ Ｐ型ベース領域 ５ Ｐ＋型ベース領域 ６、２６、３６ Ｎ＋型ドレイン領域 ７、２７、３０、３１、３７、４０ Ｎ＋型ソース
領域 ８ ゲート酸化膜 ９ ゲート電極 １０ 素子分離用絶縁膜 １１ 第１層間絶縁膜 １２、１４、１７ コンタクト窓 １３ 第１層ドレイン電極 １５ ソース電極 １６ 第２層間絶縁膜 １８ 第２層ドレイン電極 １９ カバー絶縁膜 ２０、２３ シリコン窒化膜 ２１ ポリイミド膜 ２２ シリコン酸化膜 ３２ａ 角部（偏位電流及びブレークダウン電流対
策用） ３２ｂ 角部（ブレークダウン電流対策用）
領域 ８ ゲート酸化膜 ９ ゲート電極 １０ 素子分離用絶縁膜 １１ 第１層間絶縁膜 １２、１４、１７ コンタクト窓 １３ 第１層ドレイン電極 １５ ソース電極 １６ 第２層間絶縁膜 １８ 第２層ドレイン電極 １９ カバー絶縁膜 ２０、２３ シリコン窒化膜 ２１ ポリイミド膜 ２２ シリコン酸化膜 ３２ａ 角部（偏位電流及びブレークダウン電流対
策用） ３２ｂ 角部（ブレークダウン電流対策用）
Claims (7)
- 【請求項１】 半導体基板の一主面に選択的に第１導電
型高濃度ドレイン領域と第２導電型ベース領域が形成さ
れ、該第２導電型ベース領域に第１導電型ソース領域が
形成され、該第１導電型ソース領域及び前記第１導電型
高濃度ドレイン領域間に絶縁型ゲートが形成されている
ＭＩＳ型半導体装置であって、 前記第１導電型高濃度ドレイン領域の中心と前記第２導
電型ベース領域の中心とを結んだ中心線上に、前記第１
導電型ソース領域が存在していないことを特徴とするＭ
ＩＳ型半導体装置。 - 【請求項２】 前記第２導電型ベース領域に選択的に第
２導電型高濃度ベース領域が形成され、該第２導電型高
濃度ベース領域の側縁部に隣接して前記第１導電型ソー
ス領域が形成されていることを特徴とする請求項１記載
のＭＩＳ型半導体装置。 - 【請求項３】 前記第２導電型ベース領域は平面形状の
外形が多角形に形成され、前記第１導電型ソース領域の
前記中心線上に存在していない領域は、前記多角形の角
部に相当した領域であることを特徴とする請求項１又は
２記載のＭＩＳ型半導体装置。 - 【請求項４】 前記第２導電型ベース領域は平面形状が
多角形に形成され、該多角形の角部全てに前記第１導電
型ソース領域が存在していないことを特徴とする請求項
１、２又は３記載のＭＩＳ型半導体装置。 - 【請求項５】 前記第１導電型ソース領域及びドレイン
領域がそれぞれ複数個配置されていることを特徴とする
請求項１乃至４のいずれか１に記載のＭＩＳ型半導体装
置。 - 【請求項６】 半導体基板の一主面に選択的に第１導電
型高濃度ドレイン領域と第２導電型ベース領域が形成さ
れ、該第２導電型ベース領域に第１導電型ソース領域が
形成され、該第１導電型ソース領域及び前記第１導電型
高濃度ドレイン領域間に絶縁型ゲートが形成されている
ＭＩＳ型半導体装置の製造方法であって、 前記半導体基板の一主面に選択的に第２導電型ベース領
域を形成した後、該第２導電型ベース領域に選択的に第
２導電型高濃度ベース領域を形成する第２導電型高濃度
ベース領域形成工程と、 前記半導体基板に選択的に第１導電型高濃度ドレイン領
域を形成する第１導電型ドレイン領域形成工程と、 前記第２導電型ベース領域に選択的に前記第２導電型高
濃度ベース領域の側縁部に隣接するように、かつ前記第
１導電型高濃度ドレイン領域の中心と前記第２導電型ベ
ース領域の中心とを結んだ中心線上には存在しないよう
に第１導電型ソース領域を形成する第１導電型ソース領
域形成工程とを含むことを特徴とするＭＩＳ型半導体装
置の製造方法。 - 【請求項７】 前記第１導電型高濃度ドレイン領域形成
工程と前記第１導電型ソース領域形成工程とを同時に行
うこと特徴とする請求項６記載のＭＩＳ型半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35356598A JP3230504B2 (ja) | 1998-12-11 | 1998-12-11 | Ｍｉｓ型半導体装置及びその製造方法 |
| US09/458,510 US6452222B1 (en) | 1998-12-11 | 1999-12-13 | MIS type semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35356598A JP3230504B2 (ja) | 1998-12-11 | 1998-12-11 | Ｍｉｓ型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3230504B2 JP3230504B2 (ja) | 2001-11-19 |
Family
ID=18431704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35356598A Expired - Fee Related JP3230504B2 (ja) | 1998-12-11 | 1998-12-11 | Ｍｉｓ型半導体装置及びその製造方法 |
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|---|---|
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| JP (1) | JP3230504B2 (ja) |
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| JP2004104003A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 半導体素子 |
| JP2011040675A (ja) * | 2009-08-18 | 2011-02-24 | Sumitomo Electric Ind Ltd | 半導体装置 |
| US9577039B2 (en) * | 2014-12-30 | 2017-02-21 | Infineon Technologies Ag | Transistor structure with reduced parasitic side wall characteristics |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS63289871A (ja) | 1987-05-21 | 1988-11-28 | Hitachi Ltd | 半導体装置 |
| JPH01140773A (ja) | 1987-11-27 | 1989-06-01 | Hitachi Ltd | 絶縁ゲート形トランジスタ |
| JP3099917B2 (ja) | 1992-03-09 | 2000-10-16 | 日本電気株式会社 | 電界効果トランジスタ |
| JP2903452B2 (ja) | 1993-06-30 | 1999-06-07 | 関西日本電気株式会社 | 電界効果トランジスタ |
| TW344130B (en) * | 1995-10-11 | 1998-11-01 | Int Rectifier Corp | Termination structure for semiconductor device and process for its manufacture |
| JP3114592B2 (ja) | 1995-11-15 | 2000-12-04 | 株式会社デンソー | 半導体装置およびその製造方法 |
| EP0841702A1 (en) | 1996-11-11 | 1998-05-13 | STMicroelectronics S.r.l. | Lateral or vertical DMOSFET with high breakdown voltage |
| US5825065A (en) * | 1997-01-14 | 1998-10-20 | Texas Instruments Incorporated | Low voltage DMOS transistor |
| JP3855386B2 (ja) | 1997-08-27 | 2006-12-06 | 日産自動車株式会社 | 半導体装置 |
| JPH1174517A (ja) | 1997-08-29 | 1999-03-16 | Matsushita Electric Works Ltd | 半導体装置 |
| DE69834315T2 (de) * | 1998-02-10 | 2007-01-18 | Stmicroelectronics S.R.L., Agrate Brianza | Integrierte Schaltung mit einem VDMOS-Transistor, der gegen Überspannungen zwischen Source und Gate geschützt ist |
| JP3219045B2 (ja) * | 1998-02-20 | 2001-10-15 | 日本電気株式会社 | 縦型ｍｉｓｆｅｔの製造方法 |
| JP3522532B2 (ja) | 1998-05-07 | 2004-04-26 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
-
1998
- 1998-12-11 JP JP35356598A patent/JP3230504B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-13 US US09/458,510 patent/US6452222B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6452222B1 (en) | 2002-09-17 |
| JP3230504B2 (ja) | 2001-11-19 |
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