JPS6218768A - 高耐圧縦形半導体装置及びその製造方法 - Google Patents
高耐圧縦形半導体装置及びその製造方法Info
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- JPS6218768A JPS6218768A JP60157820A JP15782085A JPS6218768A JP S6218768 A JPS6218768 A JP S6218768A JP 60157820 A JP60157820 A JP 60157820A JP 15782085 A JP15782085 A JP 15782085A JP S6218768 A JPS6218768 A JP S6218768A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 230000015556 catabolic process Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract 3
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 25
- 238000005516 engineering process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000002689 soil Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分舒
本発明は、スイッチングあるいは増幅を目的とした高耐
圧縦形半導体装置及びその製造方法に関するものである
。
圧縦形半導体装置及びその製造方法に関するものである
。
従来の技術
Ｍ Ｉ ＳＪ半導体装置のうち特に従来のＭＯＳＦＥＴ
は、低耐圧、低北方デバイスと考えられていたが、ここ
数年間の半導体製造技術、あるいは回路設計技術等の発
展にともない、高耐圧、大電力設計が可能となり、現在
では）４ワープバイスとしてその地位を確保するに至っ
ている。
は、低耐圧、低北方デバイスと考えられていたが、ここ
数年間の半導体製造技術、あるいは回路設計技術等の発
展にともない、高耐圧、大電力設計が可能となり、現在
では）４ワープバイスとしてその地位を確保するに至っ
ている。
そこで高耐１ｆｌ／４ワーＭＯ３ＦＥＴの代表的なもの
として、（１）オフセットゲート構造、（２） Ｖ −
Ｇｒｏｏｖｅ あるいはＵ −Ｇｒｏｏｖｅ １ａ造
、（３） Ｄ Ｓ Ａ（Ｄｌｆずｕｓｉｔｌｏｎ Ｓｅ
ｌ？−＾目ｇｎｒｎｅｎｔ） 構造等が知られている
が、このうち構造技術、高性能化に有利な従来のＤＳＡ
構造パワーＭＯ３ＦＥＴ（以下Ｏ３Ａ−ＭＯ３）のＭ這
極形求後の断面構造図を第２図に示し、また、このＤＳ
Ａ−ＭＯ５ｆ）製造ゾロセス工程を第３図（Ａ）〜（Ｆ
）に示している。
として、（１）オフセットゲート構造、（２） Ｖ −
Ｇｒｏｏｖｅ あるいはＵ −Ｇｒｏｏｖｅ １ａ造
、（３） Ｄ Ｓ Ａ（Ｄｌｆずｕｓｉｔｌｏｎ Ｓｅ
ｌ？−＾目ｇｎｒｎｅｎｔ） 構造等が知られている
が、このうち構造技術、高性能化に有利な従来のＤＳＡ
構造パワーＭＯ３ＦＥＴ（以下Ｏ３Ａ−ＭＯ３）のＭ這
極形求後の断面構造図を第２図に示し、また、このＤＳ
Ａ−ＭＯ５ｆ）製造ゾロセス工程を第３図（Ａ）〜（Ｆ
）に示している。
１）ＳＡ−ＭＯＳは、二重拡散により、チャンネルを形
成するもので格子状のｒ−）多拮晶７リコｙ１．ｑ６に
囲まれた同一の拡散室によりチャンネル゛頭載形成の不
純物拡散（ｐ型半導体、Ｔｉ４ ）とソース領域形成の
不純物拡散（ｎ十型半導体層８）をおこなっているのが
特長である。チャンネル長はρ型半導体層番とｎ千生１
本７・１８の拡孜深さの差で決まっているので、数ミク
ロン以下の訴めて短いチャンネル領域を形成できる。ソ
ース鑞漫はｎ串型半導体層のソース領域８とチャンネル
領域を形成するρ型半導体層４（あるいはｐ＋ ｆｉｌ
半導体層ａ）と両方にオーミック接触している。ｒ −
ト成鳳形状は格子状のものとストライプ状が一般的であ
る。
成するもので格子状のｒ−）多拮晶７リコｙ１．ｑ６に
囲まれた同一の拡散室によりチャンネル゛頭載形成の不
純物拡散（ｐ型半導体、Ｔｉ４ ）とソース領域形成の
不純物拡散（ｎ十型半導体層８）をおこなっているのが
特長である。チャンネル長はρ型半導体層番とｎ千生１
本７・１８の拡孜深さの差で決まっているので、数ミク
ロン以下の訴めて短いチャンネル領域を形成できる。ソ
ース鑞漫はｎ串型半導体層のソース領域８とチャンネル
領域を形成するρ型半導体層４（あるいはｐ＋ ｆｉｌ
半導体層ａ）と両方にオーミック接触している。ｒ −
ト成鳳形状は格子状のものとストライプ状が一般的であ
る。
ｎ土盤半導体基板ｌがドレイン領域であり、ｎオンｎ土
構造となっている。ドレイン１￥ｌ極１０はチップ裏面
に形成されており、ｒ−トーソース間に正の電圧を加え
てチャンネルをオンさせると電流は基板より縦方向゛に
流れ、チャンネルを通ってノースに流れ込む。
構造となっている。ドレイン１￥ｌ極１０はチップ裏面
に形成されており、ｒ−トーソース間に正の電圧を加え
てチャンネルをオンさせると電流は基板より縦方向゛に
流れ、チャンネルを通ってノースに流れ込む。
以下、従来のＤＳＡ−ＭＯＳの製造方法を第３図（Ａ）
〜（Ｆ）に鎚って説Ｊ１１する。
〜（Ｆ）に鎚って説Ｊ１１する。
ｎ十 型半導本基板１上にｎ皇エピタキシャル成長１ν
づ２を列えば比抵抗１０〜２５Ω１、厚み３０〜６０μ
ｍ形成役、表面からｐ串型半導体層ａを形成する。その
後、ｒ−トｆｉ化衷５ａを約／θ００Ａ形成した様子を
第３図（〜に示す。
づ２を列えば比抵抗１０〜２５Ω１、厚み３０〜６０μ
ｍ形成役、表面からｐ串型半導体層ａを形成する。その
後、ｒ−トｆｉ化衷５ａを約／θ００Ａ形成した様子を
第３図（〜に示す。
欠に、多７清易シリコン漠６を、例えば６ＯＯＯＡ Ｊ
仏、−２ｎ、１沢的にパターンニングし、この多結、惺
７リコ／・母ターンをマスクにしてイオン注入を施し、
チャンネル４：Ａ域のｐｍ半導体層４を自己整合的に形
成する。この様子を第３図ＣＢ）に示す。
仏、−２ｎ、１沢的にパターンニングし、この多結、惺
７リコ／・母ターンをマスクにしてイオン注入を施し、
チャンネル４：Ａ域のｐｍ半導体層４を自己整合的に形
成する。この様子を第３図ＣＢ）に示す。
続いてフォトエツチング技術にてフォトレジスト７を用
いてソース領域のｎ十型半導体７Ｉ＊形成予定部を選択
的に開口した様子を第３図（Ｃ）に示す。
いてソース領域のｎ十型半導体７Ｉ＊形成予定部を選択
的に開口した様子を第３図（Ｃ）に示す。
次に、ソース領域のｎ十型半導体層８と酸ｒヒ膜５りを
形成しく第３図（０）に示す。）、その上ＫＣｖｏ法に
て形成したＰＳＧｌｌ１５ｃを約ざθ００人堆債した。
形成しく第３図（０）に示す。）、その上ＫＣｖｏ法に
て形成したＰＳＧｌｌ１５ｃを約ざθ００人堆債した。
１子を第３図（ε）に示す。そして各１熱処理を施した
後に、コンタクトホールを開口し、Ｊ社極９を形成する
。この様子を第３図（Ｆ）に示す。また、この従来のＤ
ＳＡ−ＭＯＳでは、第二図によく示されるよ５に、ｎ覆
エピタキシャル層２には高耐圧を得るためのフィー２１
′Ｌ／ドリミテイングを構成する逆導電型のｐ千生３体
層８ａ、８ｂが形成されており、ｐ十型半導体層８とｐ
十型半導体層８ａとの間、ｐ十型半導体層８ａとｐ十型
半導体層８ｂとの閲及びｐ生型半導体層３ｂから外方に
は、シリコン酸化嘆である絶縁膜５ｄが設けられ、これ
ら絶縁膜の上に、パッシベーション膜トしてのＰＳＧ模
５ａが設げられている。更に、この従来の縦形ＭＯ３Ｆ
ＥＴは、Ｍフィールドルソー）９ａ、９ｂを設けてなっ
ている。
後に、コンタクトホールを開口し、Ｊ社極９を形成する
。この様子を第３図（Ｆ）に示す。また、この従来のＤ
ＳＡ−ＭＯＳでは、第二図によく示されるよ５に、ｎ覆
エピタキシャル層２には高耐圧を得るためのフィー２１
′Ｌ／ドリミテイングを構成する逆導電型のｐ千生３体
層８ａ、８ｂが形成されており、ｐ十型半導体層８とｐ
十型半導体層８ａとの間、ｐ十型半導体層８ａとｐ十型
半導体層８ｂとの閲及びｐ生型半導体層３ｂから外方に
は、シリコン酸化嘆である絶縁膜５ｄが設けられ、これ
ら絶縁膜の上に、パッシベーション膜トしてのＰＳＧ模
５ａが設げられている。更に、この従来の縦形ＭＯ３Ｆ
ＥＴは、Ｍフィールドルソー）９ａ、９ｂを設けてなっ
ている。
発明が屏決しよ５とする問題点
一般的に、ＭＯＳ ＦＥＴは少数キャリアの蓄積がな
いため高速スイッチングが可能で負の温度特性のため熱
的安定比が高いなど犬１エカ用素子として長所を持って
いる反面、バイポーラトランジスタと比絞して多数キャ
リア素子であるため高耐王化と大電力化の相反［１係が
著しく高耐圧化に必要な基板抵抗／ｉがそのまま飽和１
王の上昇に結びつき、同一チップ面積ではオン抵抗が大
きくなるとい５欠点があった。これを解決するためには
ＦＥＴ１７）電流通路の抵抗、特にドレイン抵抗の低減
をはかることが必要である。これはいかにドレインの面
積効率をあげるかということで微細加工技術を駆使して
最良・リーン設計をおこなう必要がある。これらを満足
させる構造として一般的には、ＤＳＡ−ＭＯＳが採用さ
れている。
いため高速スイッチングが可能で負の温度特性のため熱
的安定比が高いなど犬１エカ用素子として長所を持って
いる反面、バイポーラトランジスタと比絞して多数キャ
リア素子であるため高耐王化と大電力化の相反［１係が
著しく高耐圧化に必要な基板抵抗／ｉがそのまま飽和１
王の上昇に結びつき、同一チップ面積ではオン抵抗が大
きくなるとい５欠点があった。これを解決するためには
ＦＥＴ１７）電流通路の抵抗、特にドレイン抵抗の低減
をはかることが必要である。これはいかにドレインの面
積効率をあげるかということで微細加工技術を駆使して
最良・リーン設計をおこなう必要がある。これらを満足
させる構造として一般的には、ＤＳＡ−ＭＯＳが採用さ
れている。
しかしながら、従来のＤＳＡ−ＭＯＳ ＦＥＴは、か
ならずしも最適設計とはかぎらない。かぎられたシリコ
ンチップ面積内に′電流通路つまりチャンネル＠に長く
あるいはせまく得られるよう多結晶シリコンノ臂ターン
おチャンネル領域の形成に４−Ｍ々の工夫を施したり、
チツゾ閏囲１ｃ投げるフィールドリミテイノ／グリング
等に改良を加えることが必要である。チャンネル幅を長
く得ることによって、ドレイン電流を大きく得ることが
可能で、しかも犬１流領域での相互コンダクタンスｇｍ
も大きく得られる。これらがしいてはオン抵抗の低減
化を可能にする要因であるため、いかにして限られた面
積内で、チャンネル幅を長く得又チャンネル長をせまく
形成するかが最大の目標であった。
ならずしも最適設計とはかぎらない。かぎられたシリコ
ンチップ面積内に′電流通路つまりチャンネル＠に長く
あるいはせまく得られるよう多結晶シリコンノ臂ターン
おチャンネル領域の形成に４−Ｍ々の工夫を施したり、
チツゾ閏囲１ｃ投げるフィールドリミテイノ／グリング
等に改良を加えることが必要である。チャンネル幅を長
く得ることによって、ドレイン電流を大きく得ることが
可能で、しかも犬１流領域での相互コンダクタンスｇｍ
も大きく得られる。これらがしいてはオン抵抗の低減
化を可能にする要因であるため、いかにして限られた面
積内で、チャンネル幅を長く得又チャンネル長をせまく
形成するかが最大の目標であった。
一般的な！レーンジャンクションにおいて拡散層は、深
い方が高耐圧な素子が可能である。これは、ｒ３１Ｊ基
板にｐｉ（ｐ＋）の拡散層を形成し７た場合、深くｐ散
拡散層を形成することによって、そのｐ散拡散層のエツ
ジ効果がなくなり、空元層がｎ型半導体タヘ広がりやす
くなるからである。
い方が高耐圧な素子が可能である。これは、ｒ３１Ｊ基
板にｐｉ（ｐ＋）の拡散層を形成し７た場合、深くｐ散
拡散層を形成することによって、そのｐ散拡散層のエツ
ジ効果がなくなり、空元層がｎ型半導体タヘ広がりやす
くなるからである。
しかしながら、ｎ型半導体基板中に拡散窓を逸して選択
的にｐｍ半導体層を泉く、例えば、ｓ〜／θμｍ程度拡
散するには、拡散理論上、その拡散窓から横方向にも縦
方向の約ざθ％程度ｐ型拡散が行なわれることは、周知
のことである。従って、ｙ、ｏｏｖあるいはざθ０■以
上の高！＠王を要するバイポーラ型半導体装置あるいは
ＭＯ３型半導体装置においては、前述したごとく、活性
領域の周囲に空元層を広げ高耐圧を得られ易いように、
フイールドリミテイングやフィールドプレート等を投げ
ている。しかし、フイールドリミテイングは、求める耐
圧によっても異なるが通常／〜３本程度設けるのが普通
であり、従って、ｐｍ拡散の深さによって当然たがいの
距離間隔も狭（なったり、広くなったり、不均一となる
。また、ｐ散拡散層をαく形成した場合において拡散窓
から縦方向の深さの約ｇＯ多横方向にも拡散が進むとい
われているから、そのために余分にチップ面積が使用さ
れてしまい、その分だけチャネル領域の有効チップ面積
が減ってしまう。特に、フィールドリミティングは、活
性領域の周囲に設ゆられているＩｌ上、フイールドリミ
テイングリングの横方向拡散によるチャネル領域の減少
は、計り知れないものがある。何故ならば、チップセン
ターにおける横方向拡散領域がチップ面接全体に占める
割合より、チップ周囲における横方向拡散領域がチップ
面積全体に占める割合の方がずっと大きくなるからであ
る。
的にｐｍ半導体層を泉く、例えば、ｓ〜／θμｍ程度拡
散するには、拡散理論上、その拡散窓から横方向にも縦
方向の約ざθ％程度ｐ型拡散が行なわれることは、周知
のことである。従って、ｙ、ｏｏｖあるいはざθ０■以
上の高！＠王を要するバイポーラ型半導体装置あるいは
ＭＯ３型半導体装置においては、前述したごとく、活性
領域の周囲に空元層を広げ高耐圧を得られ易いように、
フイールドリミテイングやフィールドプレート等を投げ
ている。しかし、フイールドリミテイングは、求める耐
圧によっても異なるが通常／〜３本程度設けるのが普通
であり、従って、ｐｍ拡散の深さによって当然たがいの
距離間隔も狭（なったり、広くなったり、不均一となる
。また、ｐ散拡散層をαく形成した場合において拡散窓
から縦方向の深さの約ｇＯ多横方向にも拡散が進むとい
われているから、そのために余分にチップ面積が使用さ
れてしまい、その分だけチャネル領域の有効チップ面積
が減ってしまう。特に、フィールドリミティングは、活
性領域の周囲に設ゆられているＩｌ上、フイールドリミ
テイングリングの横方向拡散によるチャネル領域の減少
は、計り知れないものがある。何故ならば、チップセン
ターにおける横方向拡散領域がチップ面接全体に占める
割合より、チップ周囲における横方向拡散領域がチップ
面積全体に占める割合の方がずっと大きくなるからであ
る。
このような観点からすれば、従来の縦形半導体装置にお
いて、できるだけ高耐圧のものを得ようとする場合には
、フィール１？ １Ｊミテイングを深く形成するがその
巾は出来るだけ狭く微細化することができるかが１つの
重要な問題であることがわかる。
いて、できるだけ高耐圧のものを得ようとする場合には
、フィール１？ １Ｊミテイングを深く形成するがその
巾は出来るだけ狭く微細化することができるかが１つの
重要な問題であることがわかる。
本発明の目的は、前述したよ５な従来技術の問題点を屏
消して高耐圧縦形半導体装置及びその製造方法を提供す
ることである。
消して高耐圧縦形半導体装置及びその製造方法を提供す
ることである。
問題点を解決するための手段
本発明によれば、−４電型の半導体基体に、活性領域を
設け、該活性領域の周囲に所定間隔を置いてリング状に
少なくとも７つのフィールドリミティングを設けた高耐
圧縦形半導体装置において、前記フィールドリミティン
グリングは、前記半導体基体の主面から形成された巾よ
りも深さのある溝部と、該溝部の周囲の前記半導体基体
に形成された前記半導体基体とは通導電車の半導体層と
、前記溝部内に付与され前記逆導電型の不純物を拡散し
た多結晶シリコンとからなり、前記フイールドリミテイ
ングの深さは、前記溝部の深さと前記溝部の底部におけ
る前記半導体層の厚さとの和に相当するものとされる。
設け、該活性領域の周囲に所定間隔を置いてリング状に
少なくとも７つのフィールドリミティングを設けた高耐
圧縦形半導体装置において、前記フィールドリミティン
グリングは、前記半導体基体の主面から形成された巾よ
りも深さのある溝部と、該溝部の周囲の前記半導体基体
に形成された前記半導体基体とは通導電車の半導体層と
、前記溝部内に付与され前記逆導電型の不純物を拡散し
た多結晶シリコンとからなり、前記フイールドリミテイ
ングの深さは、前記溝部の深さと前記溝部の底部におけ
る前記半導体層の厚さとの和に相当するものとされる。
また、本発明によれば、前述したような構造の縦形半導
体装置の製造方法において、前記活性領域の周囲の所定
間隔を置いた位置の前記半導体基体の主面く異方性エツ
チングによって４部を形成し、該溝部な被うようにして
多結晶シリコンを、付与し、該多結晶シリコン及び前記
溝部周囲の前記半導体基体の部分へ、前記半導体基体と
は逆導電型の不純物拡散を行なうことによって前記フィ
ールドリミティングリングを形成する。
体装置の製造方法において、前記活性領域の周囲の所定
間隔を置いた位置の前記半導体基体の主面く異方性エツ
チングによって４部を形成し、該溝部な被うようにして
多結晶シリコンを、付与し、該多結晶シリコン及び前記
溝部周囲の前記半導体基体の部分へ、前記半導体基体と
は逆導電型の不純物拡散を行なうことによって前記フィ
ールドリミティングリングを形成する。
実施例
次に、添付図面の第１図（ぺから（Ｄ）に基づいて、本
発明の実施例について本発明をより詳細に説明する。
発明の実施例について本発明をより詳細に説明する。
第１図（〜から（Ｄ）は、本発明による一実施例としテ
Ｆ）高耐１）：ＤＳＡ−ＭＯＳ ＦＥＴの製造工程を
示す祈面図である。
Ｆ）高耐１）：ＤＳＡ−ＭＯＳ ＦＥＴの製造工程を
示す祈面図である。
第１図（６）に示すように、この高１１Ｅｏｓ＾−ＭＯ
３ＦＥＴを作るには、先ず、高農度ｎ十厘半導体基板１
上に、これよりも低濃度のｎ型半導体層３を形成後、そ
のｎ型半導体Ｊ膚２上に、例えば厚さ１０μｍ８度の酸
化膜５ｄを形成し、そして、その酸化膜５ｄを選択的に
開口してｐ十型半導体層３を形成し、酸化、ｌｊ５ ｄ
を選択的にエツチングして、例えば、／θθｏＡｆ７）
厚さのｒ−）酸化膜５ａを形成する。
３ＦＥＴを作るには、先ず、高農度ｎ十厘半導体基板１
上に、これよりも低濃度のｎ型半導体層３を形成後、そ
のｎ型半導体Ｊ膚２上に、例えば厚さ１０μｍ８度の酸
化膜５ｄを形成し、そして、その酸化膜５ｄを選択的に
開口してｐ十型半導体層３を形成し、酸化、ｌｊ５ ｄ
を選択的にエツチングして、例えば、／θθｏＡｆ７）
厚さのｒ−）酸化膜５ａを形成する。
次に、第１図（Ｂ）Ｋ示ずように、再び酸化ｆｉ５ｄを
選択的にエツチングし、ｎ型半導体層２の主面から、例
えば、リアクテイ！イオンエッチンク等のドライエツチ
ングにて異方性的にエツチングして、例えば、７〜ｇμ
ｍ程度の深さの溝部１１を形成する。これら溝部１１は
、フィールドリミティングリングを形成するための位置
に形成され、異方性エツチングにて形成されているため
、エツチング開口部の広がりはほとんどないものとなっ
ている。
選択的にエツチングし、ｎ型半導体層２の主面から、例
えば、リアクテイ！イオンエッチンク等のドライエツチ
ングにて異方性的にエツチングして、例えば、７〜ｇμ
ｍ程度の深さの溝部１１を形成する。これら溝部１１は
、フィールドリミティングリングを形成するための位置
に形成され、異方性エツチングにて形成されているため
、エツチング開口部の広がりはほとんどないものとなっ
ている。
次に、第１図（Ｃ）に示すように、溝部１０を波いフイ
ールドリミテイングリングの一部及びフィールドプレー
トとなる多結晶シリコンＩｄ６ａ及びダート酸化ｄ６ａ
上にダート′１ｊとなる多結晶シリコン膜６を、約６０
０θＡ程度の厚さに選択的く形喫し、多結晶シリコンａ
ａＫｐ＋型不純物拡散を怖し、続いてチャネル領域形成
用のｐｍ不純物イオン注入を行ない、熱処理を施し、チ
ャネルｐ型半導体層番を形成し、且つ、１部１１の周囲
のｎ９半導体層２にフィールドリミティングリングｐ十
型半導体層４ａ、４ａを形成する。
ールドリミテイングリングの一部及びフィールドプレー
トとなる多結晶シリコンＩｄ６ａ及びダート酸化ｄ６ａ
上にダート′１ｊとなる多結晶シリコン膜６を、約６０
０θＡ程度の厚さに選択的く形喫し、多結晶シリコンａ
ａＫｐ＋型不純物拡散を怖し、続いてチャネル領域形成
用のｐｍ不純物イオン注入を行ない、熱処理を施し、チ
ャネルｐ型半導体層番を形成し、且つ、１部１１の周囲
のｎ９半導体層２にフィールドリミティングリングｐ十
型半導体層４ａ、４ａを形成する。
次く、第１図（Ｄ）に示すように、フォトエッチンク技
祷によって選択的に７オトレジストノ４？ターンを形成
し、その後、ｎ十型不純物イオン注入を施ｔ１２、ＣＶ
Ｄ法にてＣＶＤ膜５ｂ、５ｃを形成し、熱処理を施１、
てソースｎ型半導体層２体層成した後、コンタクトホー
ルの開口部を形成し、ソース成極９として約、２．５″
μ重厚のＡｔ膜を選択的く形成し、ドレイン電櫃膜１ｏ
を形成することによって、高耐圧Ｄ Ｓ＾−ＭＯＳ
ＦＥＴを完成する。
祷によって選択的に７オトレジストノ４？ターンを形成
し、その後、ｎ十型不純物イオン注入を施ｔ１２、ＣＶ
Ｄ法にてＣＶＤ膜５ｂ、５ｃを形成し、熱処理を施１、
てソースｎ型半導体層２体層成した後、コンタクトホー
ルの開口部を形成し、ソース成極９として約、２．５″
μ重厚のＡｔ膜を選択的く形成し、ドレイン電櫃膜１ｏ
を形成することによって、高耐圧Ｄ Ｓ＾−ＭＯＳ
ＦＥＴを完成する。
尚、本発明は、ＤＳＡ−ＭＯＳ ＦＥＴに限らず、Ｕ
溝又はＶ溝をもつ縦型構造のＭＯＳ ＦＥＴの他、パ
イ？−ラ型トランジスタ等にも同様に適用できる。
溝又はＶ溝をもつ縦型構造のＭＯＳ ＦＥＴの他、パ
イ？−ラ型トランジスタ等にも同様に適用できる。
発明の効果
前述１−たように１本発明によれば、ｎ型半導体層１１
Ｃ＠部１１を、例えば、６〜９ｔ１ｍ程度の深さに異方
性エツチングにて形成し、その上に、多結晶シリコン便
６ａを選択的に形成し、それら多結晶シリコン膜６ａへ
のｐ十型不純物拡散を行ない、溝部１１の閏辺にｐ十型
不純物拡散層４ａを、例えば、２〜３ ａｍ程の厚さに
形成すること汎よって、フィールドリミティングリング
が形成される。
Ｃ＠部１１を、例えば、６〜９ｔ１ｍ程度の深さに異方
性エツチングにて形成し、その上に、多結晶シリコン便
６ａを選択的に形成し、それら多結晶シリコン膜６ａへ
のｐ十型不純物拡散を行ない、溝部１１の閏辺にｐ十型
不純物拡散層４ａを、例えば、２〜３ ａｍ程の厚さに
形成すること汎よって、フィールドリミティングリング
が形成される。
従って、そのフィールドリミティングの深さは、溝部１
１の深さとｐ十型不純物拡散層４ａの溝部１１の底部の
厚さとの和に相当するものとなるので、溝部１１を深く
形成すれば、それだけ深いフィール？リミティングを形
成でき、それだけ高耐圧の装置とすることができる。一
方、溝部１１の形成は、異方性的にエツチング形成する
ことによって巾を大きくすることなく深くすることが可
能である。それ故に、本発明によれば、深さはあるが巾
のそれほど広くないフィールドリミティングリングを容
易に形成できるので、高耐圧化してもフィールド９リミ
テイングリングの占める面積をそれほど増さずにすみ、
その結果、チップ周辺でのチャネル領域のための面積を
増すことが可能である。その上、溝部１１の１１辺の主
面上に延びるｐ＋型多結晶シリコン模６ａの部分は、空
元層を広がりやす（し、電位の安定に有効なフィールド
プレートとしての機能も発揮しうる。しかも、これらｐ
十型多結晶シリコンフィールドプレート６ａは、ＣＶＤ
ｄ等の絶縁１ｆｉ５ｂ１５ｃによって被われているため
、例えば、従来のようにＡ１７１Ｃよるフィールドプレ
ートでは〃）９ターンのするどいエツジ等が、特に、高
耐圧素子において特性検査のプロービングの際放屈を起
し素子を破損していたような現象は、本発明によるもの
では全く生じない。
１の深さとｐ十型不純物拡散層４ａの溝部１１の底部の
厚さとの和に相当するものとなるので、溝部１１を深く
形成すれば、それだけ深いフィール？リミティングを形
成でき、それだけ高耐圧の装置とすることができる。一
方、溝部１１の形成は、異方性的にエツチング形成する
ことによって巾を大きくすることなく深くすることが可
能である。それ故に、本発明によれば、深さはあるが巾
のそれほど広くないフィールドリミティングリングを容
易に形成できるので、高耐圧化してもフィールド９リミ
テイングリングの占める面積をそれほど増さずにすみ、
その結果、チップ周辺でのチャネル領域のための面積を
増すことが可能である。その上、溝部１１の１１辺の主
面上に延びるｐ＋型多結晶シリコン模６ａの部分は、空
元層を広がりやす（し、電位の安定に有効なフィールド
プレートとしての機能も発揮しうる。しかも、これらｐ
十型多結晶シリコンフィールドプレート６ａは、ＣＶＤ
ｄ等の絶縁１ｆｉ５ｂ１５ｃによって被われているため
、例えば、従来のようにＡ１７１Ｃよるフィールドプレ
ートでは〃）９ターンのするどいエツジ等が、特に、高
耐圧素子において特性検査のプロービングの際放屈を起
し素子を破損していたような現象は、本発明によるもの
では全く生じない。
第１図（〜から（Ｄ）は、本発明による一実１例として
の高屑ＩＥＤＳＡ−ＭＯ３ＦＥＴの製造工程を示す断面
図、第２図は従来のＤＳＡ構造パワーＭＯ３ＦＥＴの一
例を示す断面溝造園、第３図（へから（Ｆ）は１２図の
従来のＦＥＴの製造プμセスを示す断面酵造図である。 １・・、ｎ十型半導体基板、２．、、ｎ型半導体層、８
、・、ｐ十蛮拡散層、４・・・ｐ型拡散）’Ｊ、４ａ・
・・、十型拡散層、５ ａ、 ５ ｄ、、、 酸化誤、
５ｂ、５ｃ、、、ＣＶＤ＠化膜、６００．ダート電極多
結晶シリコン漠、６ ａ、、、、ｐ十型多結晶シリコン
膜、８・、・、ｎ中型半導体層、９・・９．ノースＡ１
電極、１０ 、、、、 Ｙ ｖ ４ ｙ金属’に４．済
、１１．、、、 ｆｉ部。 第３図 Ｊ ｔ ４１
の高屑ＩＥＤＳＡ−ＭＯ３ＦＥＴの製造工程を示す断面
図、第２図は従来のＤＳＡ構造パワーＭＯ３ＦＥＴの一
例を示す断面溝造園、第３図（へから（Ｆ）は１２図の
従来のＦＥＴの製造プμセスを示す断面酵造図である。 １・・、ｎ十型半導体基板、２．、、ｎ型半導体層、８
、・、ｐ十蛮拡散層、４・・・ｐ型拡散）’Ｊ、４ａ・
・・、十型拡散層、５ ａ、 ５ ｄ、、、 酸化誤、
５ｂ、５ｃ、、、ＣＶＤ＠化膜、６００．ダート電極多
結晶シリコン漠、６ ａ、、、、ｐ十型多結晶シリコン
膜、８・、・、ｎ中型半導体層、９・・９．ノースＡ１
電極、１０ 、、、、 Ｙ ｖ ４ ｙ金属’に４．済
、１１．、、、 ｆｉ部。 第３図 Ｊ ｔ ４１
Claims (3)
- （１）一導電型の半導体基体に、活性領域を設け、該活
性領域の周囲に所定間隔を置いてリング状にフィールド
リミティングを設けた高耐圧縦形半導体装置において、
前記フィールドリミティングは、前記半導体基体の主面
から形成された巾よりも深さのある溝部と、該溝部の周
囲の前記半導体基体に形成された前記半導体とは逆導電
型の半導体層と、前記溝部内に付与され前記逆導電型の
不純物を拡散した多結晶シリコンとからなり、前記フィ
ールドリミティングの深さは、前記溝部の深さと前記溝
部の底部における前記半導体層の厚さとの和に相当する
ものとなつていることを特徴とする高耐圧縦形半導体装
置。 - （２）前記多結晶シリコンは、前記溝部内から前記半導
体の主面上に絶縁膜を介して延びてフィールドプレート
となつている特許請求の範囲第（１）項記載の高耐圧縦
形半導体装置。 - （３）一導電型の半導体基体に、活性領域を設け、該活
性領域の周囲に所定間隔をまいてリング状に少なくとも
１つのフィールドリミティングを設けた高耐圧縦形半導
体装置の製造方法において、前記活性領域の周囲の所定
間隔を置いた位置の前記半導体基体の主面に異方性エッ
チングによつて溝部を形成し、該溝部を被うようにして
多結晶シリコンを付与し、該多結晶シリコン及び前記溝
部周囲の前記半導体基体の部分へ、前記半導体基体とは
逆導電型の不純物拡散を行なうことによつて前記フィー
ルドリミティングを形成することを特徴とする高耐圧縦
形半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157820A JPS6218768A (ja) | 1985-07-17 | 1985-07-17 | 高耐圧縦形半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157820A JPS6218768A (ja) | 1985-07-17 | 1985-07-17 | 高耐圧縦形半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218768A true JPS6218768A (ja) | 1987-01-27 |
Family
ID=15658020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157820A Pending JPS6218768A (ja) | 1985-07-17 | 1985-07-17 | 高耐圧縦形半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218768A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02156572A (ja) * | 1988-12-08 | 1990-06-15 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| JPH09148577A (ja) * | 1995-11-20 | 1997-06-06 | Nec Corp | 半導体装置およびその製造方法 |
| WO1999035695A1 (de) * | 1998-01-09 | 1999-07-15 | Infineon Technologies Ag | Soi-hochspannungsschalter |
| WO1999067826A1 (de) * | 1998-06-24 | 1999-12-29 | Siemens Aktiengesellschaft | Lateral-hochspannungstransistor |
| US6098287A (en) * | 1997-06-06 | 2000-08-08 | Thk Co., Ltd. | Method for manufacturing a ball joint |
| KR101029328B1 (ko) * | 2008-09-22 | 2011-04-15 | 고려대학교 산학협력단 | 고전압 반도체 소자의 필드 리미팅 링 및 이의 형성 방법 |
-
1985
- 1985-07-17 JP JP60157820A patent/JPS6218768A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02156572A (ja) * | 1988-12-08 | 1990-06-15 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
| JPH09148577A (ja) * | 1995-11-20 | 1997-06-06 | Nec Corp | 半導体装置およびその製造方法 |
| US6098287A (en) * | 1997-06-06 | 2000-08-08 | Thk Co., Ltd. | Method for manufacturing a ball joint |
| WO1999035695A1 (de) * | 1998-01-09 | 1999-07-15 | Infineon Technologies Ag | Soi-hochspannungsschalter |
| US6445038B1 (en) | 1998-01-09 | 2002-09-03 | Infineon Technologies Ag | Silicon on insulator high-voltage switch |
| WO1999067826A1 (de) * | 1998-06-24 | 1999-12-29 | Siemens Aktiengesellschaft | Lateral-hochspannungstransistor |
| KR101029328B1 (ko) * | 2008-09-22 | 2011-04-15 | 고려대학교 산학협력단 | 고전압 반도체 소자의 필드 리미팅 링 및 이의 형성 방법 |
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