JPH09148577A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09148577A JPH09148577A JP7324995A JP32499595A JPH09148577A JP H09148577 A JPH09148577 A JP H09148577A JP 7324995 A JP7324995 A JP 7324995A JP 32499595 A JP32499595 A JP 32499595A JP H09148577 A JPH09148577 A JP H09148577A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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Abstract
(57)【要約】
【課題】 半導体装置の形成されたダイオードの動作抵
抗を低減し、素子の破壊耐量を向上させる。 【解決手段】 Ｎ型半導体基板１上にＮ型エピ２を成長
させ厚い酸化膜３を形成する。ダイオード部の厚い酸化
膜３にフォトリソグラフィ技術により窓開けを行った
後、酸化膜３、Ｎ型エピ２をエッチングする。その後、
素子形成部の厚い酸化膜３を除去し、ゲート酸化膜５、
ゲートポリシリコン６を形成する。窓開けを行った後、
ゲートポリシリコン６をマスクとしてＰ型ベース層７を
形成する。このとき同時に外周ダイオード部にもＰ型層
が形成される。次いでゲートポリシリコン６およびレジ
ストをマスクとしてＰ＋ベース層８、Ｎ型ソース層９の
形成を行う。層間絶縁膜１０を成長させた後、コンタク
ト部１１、上部アルミ電極１２と裏面電極１３の形成を
行う。
抗を低減し、素子の破壊耐量を向上させる。 【解決手段】 Ｎ型半導体基板１上にＮ型エピ２を成長
させ厚い酸化膜３を形成する。ダイオード部の厚い酸化
膜３にフォトリソグラフィ技術により窓開けを行った
後、酸化膜３、Ｎ型エピ２をエッチングする。その後、
素子形成部の厚い酸化膜３を除去し、ゲート酸化膜５、
ゲートポリシリコン６を形成する。窓開けを行った後、
ゲートポリシリコン６をマスクとしてＰ型ベース層７を
形成する。このとき同時に外周ダイオード部にもＰ型層
が形成される。次いでゲートポリシリコン６およびレジ
ストをマスクとしてＰ＋ベース層８、Ｎ型ソース層９の
形成を行う。層間絶縁膜１０を成長させた後、コンタク
ト部１１、上部アルミ電極１２と裏面電極１３の形成を
行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に縦型絶縁型半導体装置の破壊
耐量向上構造の半導体装置およびその製造方法に関す
る。
その製造方法に関し、特に縦型絶縁型半導体装置の破壊
耐量向上構造の半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】従来の半導体装置およびその製造方法に
ついて図６で説明する。図６に示すように、Ｎ型基板１
上にＮ型エピ２を成長させる。厚い酸化膜３を形成した
後、フォトリソグラフィにより窓開けを行いＰ型ウェル
層４の形成を行う。素子部の酸化膜を除去した後、ゲー
ト酸化膜５、ゲートポリシリコン６の形成を行う。フォ
トリソグラフィにより窓開けを行った後、ゲートポリシ
リコン６をマスクとしてＰ型ベース層７を形成する。そ
の後Ｐ＋ベース層８、Ｎ型ソース層９を形成する。層間
絶縁膜１０を全面に成長させた後、フォトレジストによ
り窓開けを行い、アルミ電極１２を形成し、最後に裏面
電極１３を形成する。
ついて図６で説明する。図６に示すように、Ｎ型基板１
上にＮ型エピ２を成長させる。厚い酸化膜３を形成した
後、フォトリソグラフィにより窓開けを行いＰ型ウェル
層４の形成を行う。素子部の酸化膜を除去した後、ゲー
ト酸化膜５、ゲートポリシリコン６の形成を行う。フォ
トリソグラフィにより窓開けを行った後、ゲートポリシ
リコン６をマスクとしてＰ型ベース層７を形成する。そ
の後Ｐ＋ベース層８、Ｎ型ソース層９を形成する。層間
絶縁膜１０を全面に成長させた後、フォトレジストによ
り窓開けを行い、アルミ電極１２を形成し、最後に裏面
電極１３を形成する。
【０００３】従来の半導体装置では、寄生トランジスタ
の誤動作による破壊が大きな問題となっており、このよ
うな問題を解決するために外周部にダイオード（深いＰ
型ウェル層４）を有する構造としていた。この構造に関
しては、特開昭５７−２０６０７３に記載されている様
に素子部より深く形成する必要があるものである。な
お、従来例についてＮｃｈタイプで説明を行っている
が、反対導電型を使ったＰｃｈタイプでも同様である。
の誤動作による破壊が大きな問題となっており、このよ
うな問題を解決するために外周部にダイオード（深いＰ
型ウェル層４）を有する構造としていた。この構造に関
しては、特開昭５７−２０６０７３に記載されている様
に素子部より深く形成する必要があるものである。な
お、従来例についてＮｃｈタイプで説明を行っている
が、反対導電型を使ったＰｃｈタイプでも同様である。
【０００４】
【発明が解決しようとする課題】この従来例では、素子
部のブレークダウン耐圧を上げるために外周ダイオード
部を素子部を深く形成することが重要となる。このため
半導体装置の耐圧はダイオード部で決定する。従来はダ
イオードの動作抵抗低減としてダイオード部にも素子部
と同じベース層を入れていたが、素子部の性能改善のた
めベースを浅くすると、ダイオード部の高濃度層も浅く
なってしまい、ダイオードの動作抵抗が大きくなってし
まう。この結果、半導体装置の破壊耐量が低下するとい
う問題点があった。本発明は半導体装置の形成されたダ
イオードの動作抵抗を低減し、素子の破壊耐量を向上さ
せるものである。
部のブレークダウン耐圧を上げるために外周ダイオード
部を素子部を深く形成することが重要となる。このため
半導体装置の耐圧はダイオード部で決定する。従来はダ
イオードの動作抵抗低減としてダイオード部にも素子部
と同じベース層を入れていたが、素子部の性能改善のた
めベースを浅くすると、ダイオード部の高濃度層も浅く
なってしまい、ダイオードの動作抵抗が大きくなってし
まう。この結果、半導体装置の破壊耐量が低下するとい
う問題点があった。本発明は半導体装置の形成されたダ
イオードの動作抵抗を低減し、素子の破壊耐量を向上さ
せるものである。
【０００５】
【課題を解決するための手段】本発明は、半導体基板中
に基板と反対導電型のベース層を有し、ベース層中にベ
ースと反対導電型のソース層を有する半導体装置におい
て、外周部のダイオードを半導体基板に穴を掘って形成
することを特徴とする半導体装置である。また、本発明
は、半導体基板中に基板と反対導電型のベース層を有
し、ベース層中にベースと反対導電型のソース層を有す
る半導体装置の製造方法において、半導体基板にイオン
エッチングにより、穴を形成し、その後高濃度の拡散層
を能動領域の拡散層形成と同時に、外周部のダイオード
の形成を行うことを特徴とする半導体装置の製造方法で
ある。
に基板と反対導電型のベース層を有し、ベース層中にベ
ースと反対導電型のソース層を有する半導体装置におい
て、外周部のダイオードを半導体基板に穴を掘って形成
することを特徴とする半導体装置である。また、本発明
は、半導体基板中に基板と反対導電型のベース層を有
し、ベース層中にベースと反対導電型のソース層を有す
る半導体装置の製造方法において、半導体基板にイオン
エッチングにより、穴を形成し、その後高濃度の拡散層
を能動領域の拡散層形成と同時に、外周部のダイオード
の形成を行うことを特徴とする半導体装置の製造方法で
ある。
【０００６】
【作用】本発明においては、ダイオード形成部に穴を開
けた後、ベース等の高濃度拡散を行うもので、これによ
り、ダイオード部を素子部より深く形成することがで
き、又ダイオードも高濃度かつ浅く形成されるため動作
抵抗が小さくなるものである。
けた後、ベース等の高濃度拡散を行うもので、これによ
り、ダイオード部を素子部より深く形成することがで
き、又ダイオードも高濃度かつ浅く形成されるため動作
抵抗が小さくなるものである。
【０００７】
【発明の実施の形態】本発明の半導体装置およびその製
造方法の実施例について図面を参照して説明する。
造方法の実施例について図面を参照して説明する。
【０００８】
【実施例１】図１（ａ）〜（ｃ）は、本発明の一実施例
による半導体チップの工程図の断面図を示している。な
お実施例１ではＮｃｈタイプを示しているが、反対導電
タイプであるＰｃｈでも同じ効果となる。まず、図１
（ａ）に示すように、Ｎ型半導体基板１上にＮ型エピ２
を成長させる。Ｎ型エピ２上に厚い酸化膜３を形成す
る。ダイオード部の厚い酸化膜３にフォトリソグラフィ
技術により窓開けを行う。
による半導体チップの工程図の断面図を示している。な
お実施例１ではＮｃｈタイプを示しているが、反対導電
タイプであるＰｃｈでも同じ効果となる。まず、図１
（ａ）に示すように、Ｎ型半導体基板１上にＮ型エピ２
を成長させる。Ｎ型エピ２上に厚い酸化膜３を形成す
る。ダイオード部の厚い酸化膜３にフォトリソグラフィ
技術により窓開けを行う。
【０００９】図１（ｂ）に示すように、フォトリソグラ
フィ技術により窓開けを行った後、酸化膜３、およびＮ
型エピ２をエッチングする。このときのＮ型エピ２のエ
ッチング量は１〜２μｍ程度が望ましい。その後、素子
形成部の厚い酸化膜３を除去し、ゲート酸化膜５、ゲー
トポリシリコン６の形成を行う。フォトリソグラフィ技
術により窓開けを行った後、ゲートポリシリコン６をマ
スクとしてＰ型ベース層７を形成する。このとき同時に
外周ダイオード部にもＰ型層が形成される。
フィ技術により窓開けを行った後、酸化膜３、およびＮ
型エピ２をエッチングする。このときのＮ型エピ２のエ
ッチング量は１〜２μｍ程度が望ましい。その後、素子
形成部の厚い酸化膜３を除去し、ゲート酸化膜５、ゲー
トポリシリコン６の形成を行う。フォトリソグラフィ技
術により窓開けを行った後、ゲートポリシリコン６をマ
スクとしてＰ型ベース層７を形成する。このとき同時に
外周ダイオード部にもＰ型層が形成される。
【００１０】図１（ｃ）に示すように、その後、ゲート
ポリシリコン６およびレジストをマスクとしてＰ＋ベー
ス層８、Ｎ型ソース層９の形成を行う。次に層間絶縁膜
１０を成長させた後フォトリソグラフィ技術により窓開
けを行い、コンタクト部１１を形成する。最後に上部ア
ルミ電極１２と裏面電極１３の形成を行う。このよう
に、外周部のダイオードは半導体基板に穴を掘って形成
するものである。そして半導体基板に穴を掘って形成す
るには、イオンエッチングにより、穴を形成し、その後
高濃度の拡散層を能動領域の拡散層形成と同時に行うも
のである。
ポリシリコン６およびレジストをマスクとしてＰ＋ベー
ス層８、Ｎ型ソース層９の形成を行う。次に層間絶縁膜
１０を成長させた後フォトリソグラフィ技術により窓開
けを行い、コンタクト部１１を形成する。最後に上部ア
ルミ電極１２と裏面電極１３の形成を行う。このよう
に、外周部のダイオードは半導体基板に穴を掘って形成
するものである。そして半導体基板に穴を掘って形成す
るには、イオンエッチングにより、穴を形成し、その後
高濃度の拡散層を能動領域の拡散層形成と同時に行うも
のである。
【００１１】次に、素子破壊について説明する。図３
に、外周ダイオード部と素子部を有する半導体装置の平
面図を示す。外周ダイオード部１５は、素子部１６をと
り囲む様に形成されている。このため素子耐圧は外周で
決定される。破壊における例として Ｌ 負荷回路を考
えると、回路のスイッチングにより、半導体装置がオフ
の状態でも半導体装置に電流が流れてしまう。この電流
は素子部およびダイオード部を流れる。本発明の半導体
装置の断面図および等価回路を図４に示す。素子部に流
れる電流は寄生トランジスタのベース電流となり過度な
電流が流れると寄生トランジスタがオン状態となり素子
部の電流集中が起こり、破壊に到る。このため素子部へ
の電流を押さえるためにもダイオード部の電流を大きく
する必要がある。
に、外周ダイオード部と素子部を有する半導体装置の平
面図を示す。外周ダイオード部１５は、素子部１６をと
り囲む様に形成されている。このため素子耐圧は外周で
決定される。破壊における例として Ｌ 負荷回路を考
えると、回路のスイッチングにより、半導体装置がオフ
の状態でも半導体装置に電流が流れてしまう。この電流
は素子部およびダイオード部を流れる。本発明の半導体
装置の断面図および等価回路を図４に示す。素子部に流
れる電流は寄生トランジスタのベース電流となり過度な
電流が流れると寄生トランジスタがオン状態となり素子
部の電流集中が起こり、破壊に到る。このため素子部へ
の電流を押さえるためにもダイオード部の電流を大きく
する必要がある。
【００１２】図５は、素子およびダイオード部のＶＤＳ
−ＩＤ特性を示す図で、耐圧と電流の関係を横軸にＶ
ＤＳ、縦軸にＩＤをとり、模式的に示す図である。イオ
ードの動作抵抗が高くなると素子部への電流が多くなり
トランジスタの導通しやすくなってしまう。ダイオード
耐圧を下げることでも素子への電流は低減できるが、半
導体装置の耐圧の下がってしまうため限界がある。この
ため、本発明のようにダイオード部に穴を開けることで
ダイオード部の実質的な拡散深さを低減し動作抵抗を下
げることが可能となる。これにより、寄生トランジスタ
の導通が起こりにくくなるため、破壊耐量の向上が可能
となる。このように、半導体基板にイオンエッチング等
の手法により穴を開け、その穴を介してダイオードを形
成する。これにより素子部ベースより深く拡散層を形成
し、さらに実質的なダイオード深さを低減することで、
半導体装置の特性を低下させることなく破壊耐量の低減
が可能となる。
−ＩＤ特性を示す図で、耐圧と電流の関係を横軸にＶ
ＤＳ、縦軸にＩＤをとり、模式的に示す図である。イオ
ードの動作抵抗が高くなると素子部への電流が多くなり
トランジスタの導通しやすくなってしまう。ダイオード
耐圧を下げることでも素子への電流は低減できるが、半
導体装置の耐圧の下がってしまうため限界がある。この
ため、本発明のようにダイオード部に穴を開けることで
ダイオード部の実質的な拡散深さを低減し動作抵抗を下
げることが可能となる。これにより、寄生トランジスタ
の導通が起こりにくくなるため、破壊耐量の向上が可能
となる。このように、半導体基板にイオンエッチング等
の手法により穴を開け、その穴を介してダイオードを形
成する。これにより素子部ベースより深く拡散層を形成
し、さらに実質的なダイオード深さを低減することで、
半導体装置の特性を低下させることなく破壊耐量の低減
が可能となる。
【００１３】
【実施例２】図２（ａ）〜（ｃ）は、本発明のもう一つ
の実施例による半導体チップの工程図の断面図を示して
いる。図２に示すように、Ｎ型半導体基板１上にＮ型エ
ピ２を成長させ、厚い酸化膜３を形成する。ダイオード
部の厚い酸化膜３にフォトリソグラフィ技術により窓開
けを行った後、酸化膜３およびＮ型エピ２をエッチング
する。その後、素子形成部の厚い酸化膜３を除去し、ゲ
ート酸化膜５、ゲートポリシリコン６の形成を行い、窓
開けを行った後ゲートポリシリコン６をマスクとしてＰ
型ベース層７を形成する。このとき同時に外周ダイオー
ド部にもＰ型層が形成される。その後、ゲートポリシリ
コン６およびレジストをマスクとしてＰ＋ベース層８、
Ｎ型ソース層９の形成を行う。次に層間絶縁膜１０を成
長させた後フォトリソグラフィ技術により窓開けを行
い、コンタクト部１１を形成する。最後に上部アルミ電
極１２と裏面電極１３の形成を行う。
の実施例による半導体チップの工程図の断面図を示して
いる。図２に示すように、Ｎ型半導体基板１上にＮ型エ
ピ２を成長させ、厚い酸化膜３を形成する。ダイオード
部の厚い酸化膜３にフォトリソグラフィ技術により窓開
けを行った後、酸化膜３およびＮ型エピ２をエッチング
する。その後、素子形成部の厚い酸化膜３を除去し、ゲ
ート酸化膜５、ゲートポリシリコン６の形成を行い、窓
開けを行った後ゲートポリシリコン６をマスクとしてＰ
型ベース層７を形成する。このとき同時に外周ダイオー
ド部にもＰ型層が形成される。その後、ゲートポリシリ
コン６およびレジストをマスクとしてＰ＋ベース層８、
Ｎ型ソース層９の形成を行う。次に層間絶縁膜１０を成
長させた後フォトリソグラフィ技術により窓開けを行
い、コンタクト部１１を形成する。最後に上部アルミ電
極１２と裏面電極１３の形成を行う。
【００１４】図２に示している第２の実施例では、ウェ
ットで連続的にエッチングすることで工数の削減を行っ
ている。又等方性のエッチングとなるため拡散層が均一
にできやすく安定した耐圧を得やすいという特徴を有す
る。
ットで連続的にエッチングすることで工数の削減を行っ
ている。又等方性のエッチングとなるため拡散層が均一
にできやすく安定した耐圧を得やすいという特徴を有す
る。
【００１５】
【発明の効果】以上説明したように本発明によれば、ダ
イオード部を穴を掘って形成することでダイオードの動
作抵抗を小さくすることが可能となり破壊耐量を向上で
きるという効果を有する。具体的には、実験によれば本
発明の構造を有することにより約５〜２０％の耐量向上
が確認されたもので半導体装置の破壊耐量向上に優れた
効果を奏するものである。
イオード部を穴を掘って形成することでダイオードの動
作抵抗を小さくすることが可能となり破壊耐量を向上で
きるという効果を有する。具体的には、実験によれば本
発明の構造を有することにより約５〜２０％の耐量向上
が確認されたもので半導体装置の破壊耐量向上に優れた
効果を奏するものである。
【図１】本発明の一実施例による工程断面図
【図２】本発明の第二の実施例による工程断面図
【図３】半導体装置の平面図
【図４】半導体装置の断面図および等価回路
【図５】素子およびダイオード部のＶＤＳ−ＩＤ特性
【図６】従来例による工程断面図
１ Ｎ型基板 ２ Ｎ型エピ ３ 厚い酸化膜 ４ Ｐ型ウェル層 ５ ゲート酸化膜 ６ ゲートポリシリコン ７ Ｐ型ベース層 ８ Ｐ＋ベース層 ９ Ｎ型ソース層 １０ 層間絶縁膜 １１ コンタクト部 １２ アルミ電極 １３ 裏面電極
Claims (2)
- 【請求項１】 半導体基板中に基板と反対導電型のベー
ス層を有し、ベース層中にベースと反対導電型のソース
層を有する半導体装置において、外周部のダイオードを
半導体基板に穴を掘って形成することを特徴とする半導
体装置。 - 【請求項２】 半導体基板中に基板と反対導電型のベー
ス層を有し、ベース層中にベースと反対導電型のソース
層を有する半導体装置の製造方法において、半導体基板
にイオンエッチングにより、穴を形成し、その後高濃度
の拡散層を能動領域の拡散層形成と同時に、外周部のダ
イオードの形成を行うことを特徴とする請求項１に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7324995A JP2956557B2 (ja) | 1995-11-20 | 1995-11-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7324995A JP2956557B2 (ja) | 1995-11-20 | 1995-11-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148577A true JPH09148577A (ja) | 1997-06-06 |
| JP2956557B2 JP2956557B2 (ja) | 1999-10-04 |
Family
ID=18171964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7324995A Expired - Lifetime JP2956557B2 (ja) | 1995-11-20 | 1995-11-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956557B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027152A (ja) * | 2007-06-20 | 2009-02-05 | Denso Corp | 半導体装置及び半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218768A (ja) * | 1985-07-17 | 1987-01-27 | Tdk Corp | 高耐圧縦形半導体装置及びその製造方法 |
-
1995
- 1995-11-20 JP JP7324995A patent/JP2956557B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7999314B2 (en) | 2007-06-20 | 2011-08-16 | Denso Corporation | Semiconductor device and manufacturing method thereof |
| US9099387B2 (en) | 2007-06-20 | 2015-08-04 | Denso Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2956557B2 (ja) | 1999-10-04 |
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