DE102013105352A1 - Mehrchip-Verpackung und Verfahren zu deren Herstellung - Google Patents

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DE102013105352A1
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DE102013105352A
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Ralf Otremba
Josef Hoeglauer
Jürgen Schredl
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Infineon Technologies AG
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Infineon Technologies AG
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    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
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    • H01—ELECTRIC ELEMENTS
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

Eine Mehrchip-Verpackung umfasst einen ersten Chip, der in einem ersten Gehäuse untergebracht ist, und einen zweiten Chip, der in einem zweiten Gehäuse untergebracht ist. Das erste Gehäuse und das zweite Gehäuse sind lateral beabstandet zueinander angeordnet, wodurch ein Spalt zwischen dem ersten Gehäuse und dem zweiten Gehäuse definiert wird. Eine Verbindungsstruktur ist zum Überbrücken des Spalts und zum elektrischen Koppeln des ersten Chips und des zweiten Chips ausgelegt.

Description

  • Die Erfindung betrifft Mehrchip-Verpackungen (Mehrchip-Package) und ein Verfahren zum Herstellen einer Mehrchip-Verpackung.
  • Auf dem Gebiet der Halbleiter kann ein Chip eine Schaltung tragen, zum Beispiel eine IC-Schaltung (integrated circuit = IC), die eine potentiell komplexe Logik durch eine potentiell große Zahl an Schaltungselementen implementiert, zum Beispiel auf dem Gebiet der Niederspannungen, Niederströme und/oder Niederfrequenzen. Andere Chips, zum Beispiel Leistungshalbleiterchips auf dem Gebiet der Hochspannung, Hochströme und/oder Hochfrequenzanwendungen können nur ein oder eine geringe Zahl von Halbleiter- oder Schaltungselementen implementieren, wie zum Beispiel ein Leistungstransistor, eine Leistungsdiode, usw.
  • Es besteht auf dem elektrischen und elektronischen Gebiet eine Tendenz, immer mehr Anwendungen auf chipbasierte Weise zu implementieren. Dies kann Leistungsanwendungen einschließen, die über chipbasierte Leistungshalbleiterelemente wie Leistungstransistoren, Leistungsdioden usw. implementiert werden und zusätzlich oder alternativ dazu zum Beispiel eine hochspannungsaktivierte Steuerlogik zum Steuern solcher Leistungselemente aufweisen. Eine Leistungsanwendung kann zum Beispiel eine Stromversorgung, einen Stromwandler, ein Schaltnetzteil, einen Wechselstrom-/Gleichstrom-Wandler, einen Gleichstromwandler usw. aufweisen. Solche Anwendungen können in verschiedenen Geräten wie auf dem Gebiet der Stromversorgung für Computerkomponenten, elektronische Beleuchtungsgeräte, batteriebasierte Geräte usw. eingesetzt werden.
  • Beim Implementieren einer Hochspannungsanwendung in einer Einzelchip- oder Mehrchip-Vorrichtung, zum Beispiel in einer Mehrchip-Verpackung (Mehrchip-Package) oder einem Mehrchip-Modul (MCM), können hohe Spannungen zwischen den Kontaktklemmen der Vorrichtung entstehen. Die entsprechenden Kontaktklemmen müssen daher durch ausreichende Isolierungsabstände beabstandet sein, um Kriechströme (Ableitströme) zu minimieren. Je nach Spannung muss ein Kontaktklemmenpaar durch einen Abstand in dem Bereich von zum Beispiel Millimetern oder mehr voneinander getrennt sein. Das Einhalten der vordefinierten Kriechstrecken kann auf diese Weise zu einer Erhöhung der Vorrichtungsgröße führen, was wiederum zu einer Zunahme der Kosten führen kann.
  • Eine der Erfindung zugrundeliegende Aufgabenstellung kann daher darin gesehen werden, eine kosteneffiziente Halbleiter-Verpackung auf dem Gebiet der Hochspannungsanwendungen zu schaffen. Ferner zielt die Erfindung darauf ab, ein kosteneffizientes Verfahren zur Herstellung einer Halbleiter-Verpackung anzugeben.
  • Die der Erfindung zugrundeliegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Ausführungsformen und Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
  • Gemäß einem Aspekt der vorliegenden Offenbarung umfasst eine Mehrchip-Verpackung (Mehrchip-Package) einen ersten Chip, der in einem ersten Gehäuse untergebracht ist, und einen zweiten Chip, der in einem zweiten Gehäuse untergebracht ist. Das erste Gehäuse und das zweite Gehäuse sind zueinander lateral beabstandet angeordnet und definieren einen Spalt zwischen dem ersten Gehäuse und dem zweiten Gehäuse. Eine Verbindungsstruktur ist zum Überbrücken des Spalts zwischen dem ersten Gehäuse und dem zweiten Gehäuse ausgelegt. Die Verbindungsstruktur ist zum elektrischen Koppeln des ersten Chips und des zweiten Chips ausgelegt.
  • Die Zeichnungen sollen ein gründliches Verständnis der verschiedenen Aspekte der vorliegenden Offenbarung ermöglichen. Die Zeichnungen zeigen unterschiedliche Ausführungsformen und dienen zusammen mit der Beschreibung zur Erklärung verschiedener Aspekte davon. Andere Ausführungsformen, Aspekte und Vorteile werden durch Bezugnahme auf die folgende Beschreibung besser verständlich.
  • In den Figuren und der Beschreibung werden ähnliche Bezugszeichen im Allgemeinen benutzt, um ähnliche oder identische Elemente zu kennzeichnen. Es sei darauf hingewiesen, dass die verschiedenen Elemente und Strukturen, die in den Figuren gezeigt sind, nicht unbedingt maßstabsgetreu dargestellt sind. Merkmale und/oder Elemente sind mit bestimmten Abmessungen in Bezug aufeinander vorwiegend aus Gründen der Klarheit und zum leichteren Verständnis dargestellt; daher können relative Abmessungen in den tatsächlichen Implementierungen wesentlich von den hier dargestellten abweichen.
  • Es zeigen:
  • 1 ein Schaltdiagramm, das eine Ausführungsform einer Leistungsschaltung mit verschiedenen Mehrchip-Verpackungen darstellt;
  • 2 schematisch eine erste Ausführungsform einer Mehrchip-Verpackung gemäß der vorliegenden Offenbarung;
  • 3 eine zweite Ausführungsform einer Mehrchip-Verpackung gemäß der vorliegenden Offenbarung;
  • 4 eine dritte Ausführungsform einer Mehrchip-Verpackung gemäß der vorliegenden Offenbarung;
  • 5A und 5B eine vierte Ausführungsform einer Mehrchip-Verpackung in einer teilweise transparenten Seitenansicht und Draufsicht;
  • 6A und 6B eine fünfte Ausführungsform einer Mehrchip-Verpackung in einer teilweise transparenten Seitenansicht und Draufsicht;
  • 7A und 7B eine sechste Ausführungsform einer Mehrchip-Verpackung in einer teilweise transparenten Seitenansicht und Draufsicht;
  • 8 eine siebte Ausführungsform einer Mehrchip-Verpackung in einer teilweise transparenten Seitenansicht;
  • 9 ein Flussdiagramm, das eine Ausführungsform eines Verfahrens zum Herstellen einer Mehrchip-Verpackung darstellt; und
  • 10A bis 10E verschiedene Stufen des Herstellungsverfahrens aus 9.
  • In der folgenden Beschreibung werden zu Zwecken der Erläuterung, aber nicht Einschränkung, durch Bezugnahme auf die beigefügten Zeichnungen verschiedene Ausführungsformen vorgestellt, die viele spezifische Einzelheiten enthalten, um ein gründliches Verständnis der vorliegenden Offenbarung bereitzustellen. Andere Ausführungsformen, die in einem oder mehreren dieser spezifischen Details abweichen, können ausgeführt werden, ohne die vorliegende Offenbarung zu verlassen. Entsprechend soll die folgende Beschreibung rein illustrativ und nicht einschränkend sein.
  • Die Begriffe “gekoppelt” und “verbunden” und ihre Ableitungen können hierin verwendet werden. Man wird verstehen, dass diese Begriffe verwendet werden, um anzuzeigen, dass zwei Elemente miteinander kooperieren oder interagieren, ungeachtet dessen, ob diese in direktem körperlichen oder elektrischen Kontakt miteinander stehen oder nicht.
  • Gemäß verschiedenen Ausführungsformen der Offenbarung kann ein hier betrachteter Chip eine elektrische oder elektronische Schaltung umfassen, die auf einem Substrat gefertigt ist, wobei die Schaltung ein oder mehrere Halbleiterelemente enthalten kann. Hierin erwähnte Halbleiterelemente können als aktive oder passive Halbleiterelemente implementiert sein. Aktive Halbleiterelementen sind im Allgemeinen dazu ausgelegt, eine Verstärkungsfunktion und/oder Steuerfunktion auszuführen, im Gegensatz zu passiven Halbleiterelementen, die keine Verstärkungs- und/oder Steuerfunktion umfassen. Nicht einschränkende Beispiele für passive Elemente sind Widerstände, Kondensatoren, Induktoren, usw. Nicht einschränkende Beispiele für aktive Elemente sind Dioden, Flip-Chip-Dioden, Transistoren, IGBT, IC (integrierte Schaltungen), Halbleiterchips, usw. Ein aktives Element kann auch eine Kombination aus einem oder mehreren der zuvor genannten Elemente implementieren; zum Beispiel kann ein aktives Element eine Kombination aus einem Transistor und einer Diode umfassen.
  • Hierin erwähnte Halbleiterelemente können als Leistungshalbleiterelemente implementiert sein. Zum Beispiel können aktive Leistungshalbleiterelemente einen oder mehrere Leistungstransistoren, Leistungsdioden, usw. umfassen. Leistungshalbleiterchips oder -schaltungen können zum Beispiel bipolare Leistungstransistoren, IGBT (bipolare Transistoren mit isoliertem Gate), Leistungs-MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) usw. sein. Leistungsschaltungen oder Leistungschips können zusätzlich Steuerschaltkreise, eine Steuerlogik, logische IC, Mikroprozessoren, Mikrosteuerungen usw. enthalten.
  • Gemäß einem in der Technik praktizierten Ansatz kann ein Halbleiterelement als Leistungselement kategorisiert werden, wenn es für einen maximalen Strom von zum Beispiel 1 Ampere oder mehr ausgelegt ist. Zusätzlich oder alternativ kann ein Element als Leistungselement kategorisiert werden, wenn es auf eine Maximalspannung von beispielsweise 24 Volt oder mehr oder 50 Volt oder mehr ausgelegt ist. Zusätzlich oder alternativ kann ein Element als Leistungselement kategorisiert werden, wenn es für einen maximalen Leistungsverlust von beispielsweise 1 Watt oder mehr oder 2 Watt oder mehr ausgelegt ist. Zusätzlich oder alternativ kann eine strukturelle Definition eines Leistungselements die Anforderung umfassen, dass (Spannungs) versorgungsmittel wie Leistungselektroden auf sowohl einem oberen als auch einem unteren Oberflächenbereich des Elements angeordnet sind.
  • Eine Leistungshalbleitervorrichtung, zum Beispiel ein Leistungschip oder eine Leistungsverpackung, können mindestens ein Leistungshalbleiterelement umfassen. In einer Beispielsausführungsform kann ein Leistungschip ein oder mehrere Leistungshalbleiterelemente umfassen, zum Beispiel aktive Elemente wie Leistungstransistoren, Leistungsdioden usw. und/oder passive Elemente wie Widerstände, Kondensatoren, Induktoren, usw., wobei die Leistungselemente für Leistungsanwendungen, Hochfrequenzanwendungen, und/oder Hochspannungsanwendungen usw. ausgelegt sein können. Eine Ausführungsform eines logischen Chips (IC-Chip) kann eine logische Schaltung zum Steuern von Leistungshalbleiterelementen wie die oben beschriebenen umfassen, wobei der Chip auf Leistungsbedingungen wie Hochfrequenzen und/oder Hochspannungen ausgelegt sein kann oder nicht.
  • Die Offenbarung betrifft die Verpackungen hierin, wobei der Ausdruck “Verpackung” sich auf eine Materialstruktur bezieht, die um eine Komponente wie zum Beispiel einen einzelnen Chip oder mehrere Chips herum bereitgestellt wird. Eine hierin genannte Leistungsverpackung kann einen oder mehrere Leistungschips verkapseln und eine IC-Verpackung kann einen oder mehrere logische Chips verkapseln. Eine Verpackung kann auch Kontaktklemmen enthalten, zum Beispiel Kontaktpads, Elektroden oder Stifte zum externen Verbinden des Chips oder der Chips, d.h. die Kontaktklemmen müssen von einer Komponente außerhalb der Mehrchip-Verpackung zugänglich sein. Eine Verpackung kann zum Beispiel ein Gehäuse umfassen, das darin bereitgestellt ist, um einen oder mehrere Chips aufzunehmen, und/oder ein Verkapselungsmaterial zum Verkapseln des Chips. Gemäß verschiedenen Ausführungsformen können eine oder mehrere äußere Oberflächen eines Verkapselungskörpers, der zum Beispiel aus der Abscheidung eines Verkapselungsmaterials resultiert, ein Verpackungsgehäuse bilden.
  • Gemäß verschiedenen Ausführungsformen kann ein Verkapselungsmaterial ein Polymermaterial wie ein Epoxyharz, Polyimid, Polyimid-Polymer umfassen. Das Verkapselungsmaterial kann ein Füllstoffmaterial umfassen, wie zum Beispiel ein Partikelmaterial, das zum Beispiel Oxidpartikel wie SiO2, AlO2 umfasst, oder ein Fasermaterial, das zum Beispiel Kohlenstofffasern, Glasfasern usw. umfasst. Verschiedene andere Materialien aus dem Gebiet des Spritzgusses können zusätzlich oder alternativ ausgewählt werden.
  • Die Verpackungen, die zum Unterbringen oder Verkapseln eines Einzelchips ausgelegt sind, können als Einzelchip-Verpackungen bezeichnet werden. Verschiedene Aspekte der vorliegenden Offenbarung können sich auf eine Verpackung beziehen, die zum Beispiel als CSP (Chip Scale-Gehäuse), WLP (Wafer Level Package), eWLP (embedded Wafer Level-Package), eingebettete oder Flachverpackung usw. implementiert ist. Eine Ausführungsform einer Verpackung kann einen Chip umfassen, der in einem Gehäuse untergebracht ist, wobei die Kontaktklemmen an zwei Oberflächen eines Gehäuses angeordnet sind, zum Beispiel an einer unteren Oberfläche und einer Seitenoberfläche. In einer vertikalen Anordnung können die Kontaktklemmen auf einander gegenüberliegenden Oberflächen eines Gehäuses angeordnet sein, zum Beispiel kann mindestens eine Kontaktklemme an der unteren Fläche angeordnet sein und mindestens eine Kontaktklemme kann an der oberen Fläche des Gehäuses angeordnet sein.
  • Die Offenbarung betrifft hierin Mehrchip-Verpackungen, wobei die Mehrchip-Verpackungen mindestens zwei Chips umfassen. Gemäß verschiedenen Ausführungsformen kann jeder einzelne Chip der mehreren Chips in einem separaten Gehäuse untergebracht sein. Zum Beispiel kann eine Ausführungsform einer Mehrchip-Verpackung zwei Chips umfassen, die jeweils in einer Einzelchip-Verpackung wie einer CSP untergebracht sind. Verschiedene Aspekte der vorliegenden Offenbarung können Mehrchip-Verpackungen betreffen, die kein weiteres Gehäuse außer den mehreren separaten Einzelchip-Gehäusen umfassen. Zum Beispiel kann kein gemeinsames Gehäuse zum Verkapseln der Gesamtheit der Chips und der mehreren separaten Chipgehäuse bereitgestellt sein.
  • Bei Bezugnahme auf Einzelchip-Verpackungen (d.h. Einzelchip-Packages) als Teil einer Ausführungsform einer Mehrchip-Verpackung (d.h. Mehrchip-Package) wird man verstehen, dass die Beschreibung gleichermaßen für Mehrchip-Verpackungen gilt, die in einer Mehrchip-Verpackung enthalten sind. Zum Beispiel kann eine Ausführungsform einer Dreichip-Verpackung eine Einzelchip-Verpackung und eine Zweichip-Verpackung enthalten.
  • Gemäß verschiedenen Ausführungsformen von Mehrchip-Verpackungen können Kontaktanschlüsse für die interne elektrische Verbindung und/oder für die externe Kopplung angeordnet sein, zum Beispiel ausschließlich an den separaten Gehäusen der Einzelchip-Verpackungen. Eine Kontaktebene einer Mehrchip-Verpackung kann eine geometrische Ebene definieren, in der eine oder mehrere Kontaktanschlüsse einer Mehrchip-Verpackung angeordnet sein können. Eine oder mehrere Kontaktanschlüsse von einem der Einzelchip-Gehäuse können in einer Kontaktebene angeordnet sein. Ausführungsformen von Mehrchip-Verpackungen können umfassen, dass Kontaktanschlüsse von zwei oder mehreren separaten Einzelchip-Gehäusen in einer gemeinsamen Kontaktebene angeordnet sind.
  • Gemäß verschiedenen Aspekten der vorliegenden Offenbarung können Mehrchip-Verpackungen mehrere gemeinsame Kontaktebenen umfassen. Zum Beispiel kann eine Kontaktebene, z.B. eine gemeinsame Kontaktebene, zum internen Verbinden der mehreren Chips vorhanden sein und eine separate Kontaktebene, z.B. eine gemeinsame Kontaktebene, zum Verbinden der mehreren Chips vorhanden sein.
  • Gemäß einem Beispiel können zwei Einzelchip-Gehäuse, die jeweils eine vertikale Vorrichtung implementieren, derart angeordnet sein, dass die Kontaktklemmen, die auf den oberen Flächen der jeweiligen Gehäuse angeordnet sind, eine gemeinsame obere Kontaktebene der Mehrchip-Verpackung bilden, während die Kontaktklemmen, die an der unteren Fläche der jeweiligen Gehäuse angeordnet sind, eine gemeinsame untere Kontaktfläche der Mehrchip-Verpackung bilden.
  • Verschiedene Aspekte der vorliegenden Offenbarung betreffen eine Verbindungsstruktur, die sich zwischen separaten Einzelchip-Gehäusen einer Mehrchipverpackung erstreckt. Die Verbindungsstruktur, die hierin auch als Verbindungsleitung bezeichnet wird, kann mindestens eine elektrische Kopplung zwischen den Chips bereitstellen, die in den separaten Gehäusen untergebracht sind. Die Verbindungsstruktur kann eine oder mehrere elektrische Verbindungen zwischen den Kontaktklemmen bereitstellen, die jeweils auf den separaten Einzelchip-Gehäusen angeordnet sind. Die elektrische Kopplung kann zum Beispiel einen oder mehrere Leiterbahnen, Leiterbahnen usw. umfassen, wobei Leitermaterialien wie Kupfer oder andere Metallmaterialien eingesetzt werden können.
  • Mittels einer Verbindungsstruktur kann eine Verbindung zwischen mehreren Chips einer Mehrchip-Verpackung zwischen mehreren Einzelchip-Gehäusen erreicht werden, während in einer herkömmlichen Mehrchip-Verpackung mit einem gemeinsamen Einzelgehäuse eine Verbindung zwischen mehreren Chips innerhalb dem gemeinsamen Einzelgehäuse erreicht werden kann.
  • Die Ausführungsformen einer Verbindungsleitung können zusätzliche Strukturen umfassen, wie einbettende Schichten, die zum Einbetten und/oder Unterstützen der elektrischen Verbindungen, Bereitstellen der gewünschten mechanischen Eigenschaften für die Mehrchip-Verpackung usw. ausgelegt sind. Als ein illustratives, nicht einschränkendes Beispiel kann ein Leiterrahmen (Leadframe) vorgesehen sein. Als ein anderes Beispiel können Leiterbahnen auf einer Materialstruktur abgeschieden und/oder darin eingebettet sein, wobei ein Material der zusätzlichen Struktur leitfähig sein kann oder nicht.
  • Gemäß verschiedenen Ausführungsformen kann eine elektrische Verbindungseigenschaft der Verbindungsleitung durch Bereitstellen eines leitfähigen Materials wie einem Metall, einem leitfähigen Polymer usw. implementiert werden. Für jede zusätzliche Struktur, die isolierende Eigenschaften aufweisen kann oder nicht, kann eines oder mehrere der folgenden Materialien eingesetzt werden: ein Leiterplattenmaterial, ein Laminat, eine Folie, eine Keramik, ein Oxidmaterial, ein Leiterrahmenmaterial und/oder herkömmlich verwendete Materialien zum Beispiel für Träger auf dem Gebiet der Einzelchip-Verpackungen. Im Allgemeinen können alle Materialien und/oder Techniken, die herkömmlich eingesetzt werden, zum Beispiel auf Leiterplattenebene, zum Bereitstellen der Verbindungsstruktur angewendet werden. Die Herstellungstechniken können zum Beispiel galvanische Verfahren, Blade-Packaging-Techniken, Chipeinbettungstechniken usw. umfassen.
  • Die oben besprochenen Aspekte können mechanische Eigenschaften einer Verbindungsstruktur bereitstellen, wie zum Beispiel eine Flexibilität, die das Krümmen und Biegen in einem oder mehreren Installationsverfahren einer Mehrchip-Verpackung an einem Träger, einer PCB (Leiterplatte) usw., das Betreiben der Mehrchip-Verpackung in installiertem Zustand, wobei eine Flexibilität der Verpackung vorteilhaft als Reaktion auf die thermischen Bedingungen, mechanische Beanspruchung usw. sein kann, erlaubt. Allgemein können sich die mechanischen und/oder thermischen Eigenschaften einer Mehrchip-Verpackung, die eine Verbindungsstruktur umfasst, von denjenigen einer Mehrchip-Verpackung unterscheiden, die ein einzelnes Gehäuse zum Unterbringen mehrerer Chips umfasst. Zum Beispiel kann ein Laminat für eine Verbindungsstruktur ausgewählt werden, um eine Mehrchip-Verpackung mit höherer mechanischer Flexibilität als die eines Verkapselungskörpers zu erreichen, der aus einem Gussmaterial gegossen ist, während ein Keramikmaterial für eine Verbindungsstruktur ausgewählt werden kann, um eine Mehrchip-Verpackung mit höherer mechanischer Steifigkeit als der eines Verkapselungsmaterials aus einem Gussmaterial zu erreichen.
  • Eine Verbindungsstruktur kann zwischen, auf und/oder unter zwei oder mehreren Einzelchip-Gehäusen angeordnet sein. Gemäß verschiedenen Ausführungsformen einer Mehrchip-Verpackung können eine oder mehrere gemeinsame Kontaktebenen für die interne Verbindung bereitgestellt sein, während eine oder mehrere zweite gemeinsame Kontaktebenen für die externe Verbindung bereitgestellt sein können. Die ersten und zweiten Kontaktebenen können separate (getrennte) Ebenen sein und können zum Beispiel gegeneinander verschoben und/oder verdreht sein. Gemäß einem Aspekt kann eine Verbindungsstruktur an oder in Linie mit einer gemeinsamen Kontaktebene zur internen Verbindung angeordnet sein, und kann getrennt von anderen Kontaktebenen angeordnet sein. In einer anderen Ausführungsform kann eine Verbindungsstruktur, die flach sein und/oder Krümmungen, Stufen, usw. aufweisen kann, in einer Linie mit einer gemeinsamen internen Kontaktebene und in einer Linie mit einer gemeinsamen externen Kontaktebene angeordnet sein.
  • Ausführungsformen von Mehrchip-Verpackungen können eine elektrische Kopplung zwischen zwei Kontaktebenen außerhalb der Einzelchip-Gehäuse umfassen. Gemäß einem Beispiel kann eine Verbindungsstruktur eine solche Kopplung zwischen Ebenen bereitstellen, die zum Beispiel eine Kopplung einer internen und einer externen Kontaktebene umfassen kann. In einem illustrativen, nicht einschränkenden Beispiel kann eine Verbindungsleitung die interne Verbindung bereitstellen und kann zusätzlich eine Lotkugel, einen gekrümmten Abschnitt oder ein anderes Verbindungselement umfassen, das in einer externen Kontaktebene angeordnet ist. Eine Mehrchip-Verpackung kann eine zweidimensionale externe Anschlussmöglichkeit in Form einer einzelnen (gemeinsamen) Kontaktebene zur externen Verbindung bereitstellen, während eine interne Anschlussmöglichkeit in drei Dimensionen implementiert sein kann, zum Beispiel durch Bereitstellen einer oder mehrere separater interner (gemeinsamer) Kontaktebenen und/oder der beschriebenen Kopplung zwischen Ebenen.
  • Die Aspekte der vorliegenden Offenbarung betreffen einen Spalt zwischen zwei separaten bzw. getrennten Gehäusen, zum Beispiel Einzelchip-Gehäusen oder -Verpackungen einer Multichip-Verpackung. Der Spalt kann entstehen, indem die Gehäuse in einer beabstandeten Beziehung zueinander angeordnet werden. Zum Beispiel können die Gehäuse entlang einer gemeinsamen Ebene angeordnet sein, die identisch mit oder parallel zu einer internen oder externen gemeinsamen Kontaktebene sein kann oder nicht, und können entlang dieser Ebene mit einer seitlichen relativen Verschiebung zueinander angeordnet sein, um den Spalt dazwischen zu definieren.
  • Der Ausdruck “Spalt” oder ähnliche Begriffe dafür beziehen sich auf eine minimale Spaltbreite zwischen zum Beispiel einem Gehäusepaar, wobei die Mindestspaltbreite gemäß einem Beispiel den minimalen freien Abstand zwischen zwei Gehäusen bezeichnen kann. In diesem Beispiel kann der Spalt als Abstand zwischen parallelen Oberflächen eines Einzelchip-Gehäusepaares bemessen sein, die sich gegenüberliegen. Im Allgemeinen kann der Spalt jedoch gemäß einem oder mehreren verschiedenen Ansätzen gemessen werden. Gemäß einem anderen Beispiel kann der Spalt als Mitte-zu-Mitte Abstand eines Gehäusepaares bemessen sein, wobei die Mittelpunkte der Gehäuse zum Beispiel in einem geometrischen Sinn definiert sein können.
  • Gemäß den verschiedenen Aspekten der vorliegenden Offenbarung können Mehrchip-Verpackungen auf Hochspannungsanwendungen angewendet werden, die einen oder mehrere Kriechstreckenabstände zwischen den Kontaktanschlüssen einhalten müssen. Eine während eines Betriebs einer Verpackung zu erwartende Höchstspannung kann einen Mindestkriechstreckenabstand zwischen den entsprechenden Kontaktanschlüssen erfordern. Gemäß verschiedenen Ausführungsformen können ein Spalt zwischen den Gehäusen einer Mehrchip-Verpackung und/oder eine Verbindungsleitung, die sich zwischen den Gehäusen erstreckt, und/oder eine Trennung der Kontaktklemmen an den separaten Gehäusen gemäß einem Kriechstreckenabstand ausgewählt werden.
  • Gemäß einem Aspekt der vorliegenden Offenbarung kann eine Mehrchip-Verpackung, die zwei oder mehrere separate Einzelchip-Gehäuse umfasst, zum Bereitstellen einer externen Kontaktebene ausgelegt sein, die identisch oder ähnlich einer externen Kontaktebene einer herkömmlichen Mehrchip-Verpackung ist, die ein gemeinsames einzelnes Gehäuse umfasst. Zum Beispiel können zwei oder mehrere separate Einzelchip-Gehäuse einer Mehrchip-Verpackung und/oder die externen Kontaktanschlüsse an den separaten Einzelchip-Gehäusen in einer zweidimensionalen gemeinsamen Kontaktebene angeordnet sein, ähnlich wie die Kontaktanschlüsse an einem einzelnen Gehäuse einer herkömmlichen Mehrchip-Verpackung angeordnet sind.
  • Eine herkömmliche Mehrchip-Verpackung mit einem einzelnen Gehäuse, das mehrere Chips unterbringt, kann einen Kriechstrekkenabstand durch Bereitstellen von mindestens einem Paar Kontaktanschlüssen an dem Gehäuse mit einer entsprechenden gegenseitigen Trennung implementieren. Als Ergebnis ergibt sich aus dem einzuhaltenden Kriechstreckenabstand in eine Mindestgröße des Gehäuses. Die Struktureigenschaften des Gehäuses, wie die Menge an Gussmaterial oder eine Größe/Verlängerung eines internen Chipträgers sind entsprechend auszuwählen. Das Bereitstellen von beispielsweise einem Leiterrahmen einer erforderlichen Größe als Chipträger kann merklich zu den Kosten der Verpackung beitragen.
  • Gemäß verschiedenen Aspekten der vorliegenden Offenbarung kann in einer Mehrchip-Verpackung mit separaten Gehäusen, zum Beispiel Einzelchip-Gehäusen, die Implementierung eines Kriechstreckenabstands das Bereitstellen eines Spalts zwischen separaten Gehäusen umfassen. Gemäß einigen Ausführungsformen können die Abmessungen der Einzelchip-Gehäuse daher unabhängig von dem Kriechstreckenabstand ausgewählt werden. Zum Beispiel können die Einzelchip-Gehäuse CSP, WLP usw. sein. Entsprechend kann eine Mehrchip-Verpackung, die eine Hochspannungsanwendung umsetzt, kosteneffizienter ausgestaltet werden. Zum Beispiel hat die Notwendigkeit, einen Kriechstreckenabstand auszubilden, weniger Einfluss auf eine Gesamtmenge eines erforderlichen Gussmaterials, einer erforderlichen Trägergröße, z.B. einer erforderlichen Leitrahmengröße, usw.
  • Ein Kriechstreckenabstand kann zum Beispiel einen gewünschten Abstand zwischen Kontaktstellen einer Mehrchip-Verpackung auf einer Leiterplatte oder einem anderen Träger repräsentieren. Daher können ein Kriechstreckenabstand, der von einer Mehrchip-Verpackung mit einem einzelnen gemeinsamen Mehrchip-Gehäuse implementiert wird, und ein Kriechstreckenabstand, der von einer Mehrchip-Verpackung mit zwei oder mehreren Einzelchip-Gehäusen implementiert wird, ähnlich für ähnliche Anwendungen ausgewählt werden.
  • Der Zusammenbau einer Mehrchip-Verpackung aus, zum Beispiel, mehreren Einzelchip-Verpackungen ermöglicht, dass die Anforderungen zum Implementieren einer oder mehrerer Kriechstrekkenabstände, zum Implementieren einer erforderlichen Wärmeableitung, zum Implementieren von gewünschten mechanischen Eigenschaften wie Flexibilität der Verpackung, zum Implementieren der gewünschten elektrischen Eigenschaften wie Typ und Anordnung von Kontaktkanschlüssen usw. separat betrachtet und optimiert werden können. Zum Beispiel kann ein Spalt zwischen zwei Einzelchip-Gehäusen von einer Verbindungsstruktur überbrückt werden, wobei die Anforderungen an die Verbindungsstruktur im Vergleich zu einem einzelnen, gemeinsamen Gehäuse einer herkömmlichen Mehrchip-Verpackung im Hinblick auf beispielsweise eine Menge von Verkapselungsmaterial, Vorkehrungen für die Wärmeableitung und/oder auf andere mechanische oder thermische Eigenschaften reduziert werden können.
  • Eine Verbindungsstruktur kann zum Implementieren einer Vielzahl von Anforderungen ausgestaltet werden. Zum Beispiel können eine oder mehrere Eigenschaften einer Verbindungsleitung, wie mechanische, thermische und elektrische Eigenschaften, ähnlich denen einer Leiterplatte oder dazu unterschiedlich ausgewählt werden. Zum Beispiel kann die Verbindungsleitung flexibler als eine Leiterplatte oder steifer als eine Leiterplatte ausgestaltet werden. Gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung kann eine Verbindungsstruktur zum Beispiel zum Implementieren eines gewünschten Kriechstreckenabstands und zum Implementieren einer gewünschten elektrischen Kopplung zwischen Chips ausgestaltet sein, während andere Anforderungen wie thermische Anforderungen, zum Beispiel Wärmeableitungsanforderungen, primär anderen Komponenten der Mehrchip-Verpackung, wie beispielsweise den Einzelchip-Gehäusen, zugewiesen werden.
  • Eine Implementierung eines Schaltkreises mittels einer chipbasierten Verpackung kann das Partitionieren des Schaltkreises in separate Schaltungsabschnitte umfassen, wobei jeder Schaltungsabschnitt auf einem separaten Chip implementiert ist. Die mehreren Chips können danach separat untergebracht sein, sodass die Verpackung zum Beispiel mehrere Einzelchip-Gehäuse umfasst. Gemäß verschiedenen Aspekten der vorliegenden Offenbarung können die separaten Chips zum Beispiel separate Spannungsbereiche implementieren, wobei eine Isolierung zwischen den Spannungsbereichen durch Implementieren eines Kriechstreckenabstands erreicht wird, der umfassen kann, dass zum Beispiel Einzelchip-Gehäuse mit einem Spalt dazwischen angeordnet werden.
  • Durch das Implementieren von Spannungsbereichen auf separaten Chips können Hochspannungsanwendungen auf der Basis von Niederspannungschips (LV-Chips) implementiert werden, wobei die LV-Chips zum Beispiel eine komplexe Logik mittels mehrerer Halbleiterelemente mit einer kleinen Grundfläche (Fußabdruck) implementieren können.
  • Eine gemeinsame Kontaktebene kann niedrigen Spannungsdifferenzen zugewiesen werden. Zum Beispiel kann eine Verbindung, die eine interne gemeinsame Kontaktebene implementiert, eine gemeinsame Spannungsbasis (z.B. Masse) an mehrere Chips bereitstellen. Eine gemeinsame Kontaktebene kann hohen Spannungsdifferenzen zugewiesen werden, die umfassen können, dass eine Gruppe aus Kontaktanschlüssen mit niedrigen Spannungsdifferenzen in einem Bereich der Kontaktebene angeordnet sind, während eine andere Gruppe aus Kontaktanschlüssen in einem Abstand, wie einem Kriechstreckenabstand davon, angeordnet sind. Eine Kontaktebene, die geringe Spannungsdifferenzen repräsentiert, und eine Kontaktebene, die hohe Spannungsdifferenzen repräsentiert, können getrennt voneinander angeordnet sein. Zum Beispiel kann in einer Mehrchip-Verpackung, die mehrere Leistungschips mit oberen und unteren Oberflächen umfasst, eine untere gemeinsame Kontaktebene für hohe Spannungsdifferenzen bereitgestellt werden, während eine obere gemeinsame Kontaktebene für niedrige Spannungsdifferenzen bereitgestellt werden kann.
  • Verschiedene Aspekte der vorliegenden Offenbarung können umfassen, dass ein Spalt, der zwischen zwei Gehäusen einer Mehrchip-Verpackung definiert ist, zum Anordnen weiterer Halbleiterelemente, Vorrichtungen, Verpackungen usw. darin verfügbar ist. Zum Beispiel können ein oder mehrere aktive oder passive Halbleiterelemente auf einer Leiterplatte angeordnet sein, sodass diese in den Spalt passen, wobei das Element oder die Elemente vor oder nach der Mehrchip-Verpackung installiert werden kann/können. Zusätzlich oder alternativ kann der Spalt zwischen zwei Gehäusen einer Mehrchip-Verpackung teilweise oder vollständig gefüllt sein, zum Beispiel mit einem Füllstoffmaterial.
  • 1 ist ein Schaltungsdiagramm, das ein Beispiel 100 einer elektronischen Vorrichtung darstellt, die eine Hochspannungsanwendung wie zum Beispiel einen Leistungswandler, Wechseltrom-Gleichstromwandler, Vorschaltgerät, Lampenvorschaltgerät, usw. implementieren kann.
  • Eine Eingabestufe 102 der elektronischen Vorrichtung 100 kann eine Gleichrichtkomponente implementieren und zum Empfangen eines Wechselstroms von beispielsweise zwischen 85 Volt und 265 Volt ausgelegt sein. Ein Induktor 104, ein Leistungstransistor 106, eine Leistungsdiode 108 und ein Kondensator 110 können eine HF-Schaltkomponente bilden, die in Schaltfrequenzen in dem Bereich von beispielsweise 40 kHz bis 60 kHz oder mehr betrieben werden kann. Jede Halbleitervorrichtung 112 und Halbleitervorrichtung 114 kann eine Kombination aus Leistungstransistor und Leistungsdiode umfassen. Die Vorrichtungen 112 und 114 können zusammenwirkend, in Kombination mit weiteren Halbleiterelementen wie einem Induktor 116 und einem Kondensator 118, betrieben werden, um eine weitere Gleichrichterkomponente des Wandlers 100, der für eine Gleichstromausgabe konfiguriert ist, zu implementieren. Eine Eingangsleistung und/oder ein Ausgangsleistung der Vorrichtung 100 kann in dem Bereich von beispielsweise 18 Watt bis 200 Watt liegen.
  • Der Leistungswandler 100 kann eine oder mehrere Leistungsverpackungen implementieren, zum Beispiel Mehrchip-Verpackungen. Zum Beispiel wird eine Leistungsverpackung 120 mit einer gestrichelten Linie in 1 angezeigt und umfasst einen Leistungstransistor 106 und eine Leistungsdiode 108. Gemäß einer Ausführungsform kann der Transistor 106 auf einem ersten Chip implementiert sein und die Diode 108 kann auf einem zweiten Chip implementiert sein. Eine Leistungsverpackung 122 und eine Leistungsverpackung 114 können die Transistor/Dioden-Kombinationen 112 bzw. 114 implementieren. Einer oder mehrere der Transistoren 106, 112 und 114 können zum Beispiel als p-Kanal-FET (Feldeffekttransistoren) implementiert sein. Gemäß einer Ausführungsform kann jede der Leistungsverpackungen 120, 122 und 124 als Mehrchip-Verpackung oder Mehrchip-Modul (MCM) implementiert sein.
  • Durch beispielhafte Bezugnahme auf die Leistungsverpackung 120 können hohe Spannungen bei dem Betrieb von Vorrichtung 100 entstehen, zum Beispiel zwischen Anode A und Kathode C der Leistungsdiode 108, und/oder zwischen Drain D und Source S des Transistor(schalter)s 106, z.B. zwischen den Knoten 128 und 130.
  • 2 zeigt schematisch ein Beispiel 200 einer Mehrchipverpackung. Die Verpackung 200 umfasst einen ersten Chip 202 und einen zweiten Chip 204, wobei der erste Chip 202 in einem ersten Gehäuse 206 und der zweite Chip 204 in einem separaten zweiten Gehäuse 208 untergebracht ist. Die Verpackung 200 kann eine Implementierung einer oder mehrerer der Verpackungen 120, 122 und 124 aus 1 sein. Zum Beispiel können, wenn die Mehrchip-Verpackung 200 die Leistungs Verpackung 120 aus 1 implementiert, die Chips 202 und 204 die Leistungshalbleiterelemente 106 bzw. 108 implementieren.
  • Die ersten und zweiten Gehäuse 206 und 208 in 2 sind in lateral beabstandet zueinander angeordnet und definieren so einen Spalt 210 dazwischen. Eine Verbindungsstruktur 212 überbrückt den Spalt 210 und koppelt elektrisch den ersten 202 und zweiten 204 Chip. Die Kontaktanschlüsse 214 und 216 sind an dem Gehäuse 206 bzw. 208 bereitgestellt. Die Verbindungsstruktur 212 stellt einen elektrischen Kontakt zwischen den Anschlüssen 214 und 216 her. Zum Beispiel kann die Verbindungsstruktur 212 ein elektrisches Leitermaterial umfassen, z.B. ein Metall.
  • Wie in 2 dargestellt, weist die Verbindungsstruktur 212 eine Abmessung 218 auf, die dem Spalt 210 entspricht, die aber nicht identisch zu der von Spalt 210 ist. Insbesondere ist die Verbindungsleitung 212 etwas kürzer als der Abstand 210, wobei die Abmessung 218 für die Verbindungsanschlüsse 214 und 216 ausreichend ist, d.h. die Abmessung 218 kann ausgewählt werden, um eine zuverlässige elektrische Verbindung herzustellen. Gemäß anderen Ausführungsformen kann eine Abmessung einer Verbindungsstruktur auch größer als ein Spalt zwischen zwei Chipgehäusen sein.
  • 3 stellt verschiedene Aspekte der vorliegenden Offenbarung mit einer Ausführungsform 300 einer Mehrchip-Verpackung dar. Die Verpackung 300 kann eine Implementierung einer oder mehrerer der Verpackungen 120, 122, 124 und 200 aus vorherigen Figuren sein. Die Verpackung 300 umfasst einen ersten Chip 302, der in einem ersten Gehäuse 304 untergebracht ist, und einen zweiten Chip 306, der in einem zweiten Gehäuse 308 untergebracht ist. Die Gehäuse 304 und 308 sind mit einem Spalt 310 dazwischen angeordnet. Eine Verbindungsstruktur 312 überbrückt den Spalt 310 und ist zum elektrischen Koppeln der Chips 302 und 306 konfiguriert, wie schematisch durch die elektrische Verbindung 314 dargestellt.
  • Die Kontaktanschlüsse 316 und 318 sind an dem jeweiligen Gehäuse 304 bzw. 308 für die externe Verbindung angeordnet, wobei die Anschlüsse 316 und 318 keine gemeinsame Kontaktebene definieren, sondern individuell für die Verbindung mit anderen Komponenten oder Trägern ausgelegt sind. Ein Abstand 320 zwischen den Anschlüssen 316 und 318 kann eine gewünschte Kriechstreckenabstand repräsentieren, die gemäß zum Beispiel einer spezifischen Hochspannungsanwendung ausgewählt worden sein kann. Die Mehrchip-Verpackung 300 ist ein anderes Beispiel für eine Konfiguration, wobei der Abstand 310 zwischen den Gehäusen 304 und 308 in Bezug steht mit dem Kriechstrekkenabstand 320, aber nicht identisch dazu ist. Stattdessen kann der Abstand oder die Spaltbreite 310 ferner von Eigenschaften wie Position und Anordnung der Anschlüsse 316, 318, Gehäusegrößen 304, 308 usw. abhängen. Es sei darauf hingewiesen, dass der Abstand 310, wie in 3 dargestellt, eine Mindestspaltbreite zwischen den Gehäusen 304 und 308 repräsentieren kann.
  • Die Chips 302 und 306 sowie die Gehäuse 304 bzw. 308 sind als vertikale Vorrichtungen in 3 dargestellt, d.h. sie werden auf gegenüberliegenden Oberflächen kontaktiert. Zum Beispiel wird Chip 302 an gegenüberliegenden Oberflächen kontaktiert, nämlich der oberen Oberfläche 322 und der unteren Oberfläche 324, das Gehäuse 302 wird an gegenüberliegenden Oberflächen kontaktiert, nämlich der oberen Oberfläche 326 und der unteren Oberfläche 328, der Chip 306 wird an gegenüberliegenden Oberflächen kontaktiert, nämlich der oberen Oberfläche 330 und der unteren Oberfläche 332, und das Gehäuse 308 wird an gegenüberliegenden Oberflächen kontaktiert, nämlich der oberen Oberfläche 334 und der unteren Oberfläche 336.
  • 4 stellt verschiedene Aspekte der vorliegenden Offenbarung mit einer Ausführungsform 400 einer Mehrchip-Verpackung dar. Die Verpackung 400 kann eine Implementierung einer oder mehrerer der Verpackungen 120, 122, 124, 200 und 300 aus vorherigen Figuren sein. Die Verpackung 400 umfasst einen ersten Chip 402 und einen zweiten Chip 404, die in den Gehäusen 406 bzw. 408 untergebracht sind. Die Einzelchip-Gehäuse 406 und 408 sind auf einem Träger 412 mit einem Spalt angeordnet, der mit einer Spaltbreite oder Abstand 410 in 4 angezeigt ist. Die Verpackung 400 umfasst ferner eine Verbindungsstruktur 414, welche den Spalt 410 überbrückt und die Chips 402 und 404 über die Kontaktpads 416 und 418 elektrisch koppelt, die an den Gehäusen 406 und 408 bereitgestellt sind. Die Verpackung 400 umfasst ferner die Kontaktanschlüsse 420 und 422 für die externe Verbindung mit beispielsweise den Leiterbahnen 424 und 426 des Trägers 412.
  • Beide Gehäuse 406 und 408 sind als vertikale Vorrichtungen konfiguriert, wobei die Kontaktpads 416 und 418 auf einer oberen Fläche 428 bzw. 430 davon angeordnet sind, um die Chips 402 und 404 über die Verbindungsleitung 414 zu verbinden, während die Kontaktelektroden 420 und 422 eine externe Anschlussmöglichkeit über die unteren Oberflächen 432 bzw. 434 bereitstellen. Die Kontaktpads 416 und 418 der beiden Gehäuse 406 und 408 entsprechen ein und derselben, d.h. gemeinsamen, internen Kontaktebene 436. Daher umfasst die Verpakkung 400 die Ebene 436 als eine gemeinsame Kontaktebene für die interne Verbindung der Chips 402 und 404. Ferner entsprechen die Kontaktelektroden 420 und 422 der beiden Gehäuse 406 und 408 ein und derselben, d.h. gemeinsamen, externen Kontaktebene 438. Daher umfasst die Verpackung 400 die Ebene 438 als eine gemeinsame Kontaktebene für die externe Verbindung der Verpackung 400.
  • Im Hinblick auf eine externe Verbindung der Verpackung 400 ermöglicht das Vorsehen der gemeinsamen externen Kontaktebene 438, dass die Verpackung 400 an einem Träger wie Träger 412 auf fast die gleiche Weise montiert werden kann, wie eine herkömmliche Mehrchip-Verpackung mit nur einem einzelnen gemeinsamen Gehäuse. Zum Beispiel können die Kontaktelektroden 420 und 422 ähnlich wie die Elektroden von herkömmlichen Verpackungen implementiert werden. Ein Abstand 440 zwischen den Kontaktstellen 442 und 444 an Träger 412 kann zum Beispiel einen gewünschten Kriechstreckenabstand repräsentieren. Ein Abstand 440 kann zwischen den Kontaktelektroden 420 und 422 repräsentiert sein. Entsprechend erfordert der Träger 412 keine spezifische Anpassung, zum Beispiel im Hinblick auf die Kontaktstellen 442 und 444, an die Mehrchip-Verpackung 400, die mehrere Einzelchip-Gehäuse 406 und 408 im Vergleich zu herkömmlichen Verpackungen umfasst.
  • Zum Anordnen der Anschlüsse 420 und 422 mit dem gegenseitigen Abstand 440 kann beispielsweise die Spaltbreite 410 entsprechend ausgewählt werden. Zum Beispiel kann der Trennabstand 410 zwischen den Gehäusen 406 und 408 ausgewählt werden, um zu dem Anschlussabstand 440 zu gelangen, in Abhängigkeit von vorgegebenen seitlichen Abmessungen der Gehäuse 406 und 408, einer Anordnung und Konfiguration der Kontaktanschlüssen 420 und 422 usw.
  • Die Verbindungsstruktur 414 kann zum Unterstützen einer elektrischen Verbindung der Chips 402 und 404 ausgelegt sein, die gewünschten mechanischen Eigenschaften für die Verpackung 400 bereitstellen, usw. Die Verbindungsstruktur 414 kann zum Beispiel eine oder mehrere Metallstrukturen umfassen, die identisch mit den oder ähnlich den Leiterrahmenstrukturen sind.
  • Die Verbindung 414 ist in 4 so dargestellt, dass sie teilweise die oberen Oberflächen 428 und 430 der Gehäuse 406 und 408 abdeckt. Daher kann zum Beispiel die Verpackung 400 eine Abmessung 446 der Verbindung 414 aufweisen, die größer als der Spalt 410 zwischen den Gehäusen 406 und 408 ist, aber kleiner als der Kriechstreckenabstand 440. Während im Allgemeinen eine Größe einer Verbindungsleitung weder gleich einem Trennabstand zwischen Einzelchip-Gehäusen einer Mehrchip-Verpackung noch gleich einem Kriechstreckenabstand oder einem Isolierungsabstand sein kann, kann die erforderliche Größe 446 einer Verbindungsleitung 414 auf ähnliche Weise wie oben für Spaltbreite 410 beschrieben berechnet werden. Zum Beispiel kann die Verlängerung 446 abhängig von dem gewünschten Kriechstreckenabstand 440, der Spaltbreite 410, den Größen und der Anordnung der Kontaktpads 416 und 418 usw. sein.
  • Ein Halbleiterelement 448 ist zwischen den Gehäusen 406 und 408 in dem Spalt 410 angeordnet. Das Element 448 kann separat von der Verpackung 400 sein, d.h. keinen Teil der Verpackung 400 bilden. Das Element 448 kann oder kann nicht elektrisch mit dem Träger 412 und/oder der Verpackung 400 gekoppelt sein. Das Element 448 kann ein oder mehrere passive Halbleiterelemente umfassen, einschließlich zum Beispiel eines Widerstands, Induktors oder Kondensators und/oder kann ein oder mehrere aktive Halbleiterelemente umfassen, zum Beispiel eine Einzelchip-Verpackung, CSP, WLP usw. Eine Anordnung weiterer Halbleiterelemente oder -komponenten in Spalten, die zwischen separaten Einzelchip-Gehäusen von Mehrchip-Verpackungen wie in 4 dargestellt bereitgestellt sind, erhöht die Ausgestaltungsflexibilität im Hinblick auf eine Anordnung von Komponenten auf Trägern, Substraten, Leiterplatten usw. Zum Beispiel kann eine Komponentendichte auf einem Träger erhöht werden.
  • 5A und 5B zeigen schematisch eine Mehrchip-Verpackung 500 in einer teilweise transparenten Seitenansicht (5A) und Draufsicht (5B). Die Verpackung 500 kann eine Implementierung einer oder mehrerer der Verpackungen 120, 122, 124 aus 1 sein. Die Verpackung 500 weist mindestens einen Chip 502 auf, der in einem Gehäuse 504 untergebracht ist, und mindestens einen Chip 506, der in einem Gehäuse 508 untergebracht ist. Jedes der separaten Einzelchip-Gehäuse 504 und 508 können zum Beispiel als CSP, WLP usw. implementiert sein. Die Gehäuse 504 und 508 sind lateral Seite an Seite und mit einem Abstand 510 angeordnet. Eine Verbindungsstruktur 512 erstreckt sich über die oberen Oberflächen 514 und 516 der Gehäuse 504 bzw. 508 und überbrückt so den Spalt 510 dazwischen.
  • Die Struktur 512 kann zum Beispiel ein Laminat 513 umfassen. Mehrere Leiterbahnen 518 stellen eine elektrische Kopplung des ersten Chips 502 und des zweiten Chips 506 bereit. Wie am besten in 5B gesehen werden kann, umfassen die Leiterbahnen 518 jeweils eine Leiterbahn 520, welche die Kontaktbereiche 522 verbindet, die zum Herstellen des Kontakts mit den entsprechenden Kontaktpads der Gehäuse 504 und 508 angeordnet sind. Die Leiterbahnen 518 können aus einem oder mehreren leitfähigen Materialien wie einem Metall hergestellt sein, zum Beispiel Kupfer. Die Leiterbahnen 518 können in dem Laminat 513 eingebettet sein, wie in 5A dargestellt, oder an der Oberfläche einer Verbindungsstruktur in einer alternativen Ausführungsform angeordnet sein. Es können Kombinationen dieser Optionen in Betracht gezogen werden. Neben einem Laminat kann eine Folie oder ein anderes dielektrisches Substrat zum Einbetten oder sonstigen Unterstützen der Leitungen wie die Leiterbahnen 518 in Betracht gezogen werden.
  • Die Chips 502 und 506 sowie die Gehäuse 504 und 508 sind vertikale Vorrichtungen. Die gestrichelten Linien 524, 525 zeigen Durchkontaktierungen, die sich durch die Gehäuse 504 und 508 zum Ermöglichen des Kontakts mit den Chips 502 und 506 erstrecken. Die Gehäuse 504 und 508 entsprechen einer gemeinsamen oberen Kontaktebene 526 und einer gemeinsamen unteren Kontaktebene 528, wobei letztere durch mehrere Kontaktanschlüsse 530 an dem Gehäuse 504 und mehrere Kontaktanschlüsse 532 an dem Gehäuse 508 definiert ist. Die Anschlüsse 530 und 532 können als Lotkugeln an den unteren Oberflächen 534 und 536 der Gehäuse 504 und 508 implementiert sein. Mittels der Kontaktanschlüsse 530 und 532, die entlang der gemeinsamen Kontaktebene 528 angeordnet sind, kann eine elektrische Verbindung mit einem Ebenenträger wie einer Leiterplatte hergestellt werden. Die gemeinsame Kontaktebene 526 kann kosteneffizient die Ebenenverbindungsstrukturen wie die Struktur 512 bereitstellen.
  • Das Gehäuse 504 mit dem Chip 502, dem oberen Kontaktpad 538, das von einem leitfähigen Material 540 gebildet ist und die Durchkontaktierung 524 füllt, und die unteren Kontaktkugeln 530 können als Einzelchip-Verpackung 542 implementiert sein. Auf die gleiche Weise können das Gehäuse 508 mit dem Chip 506, dem oberen Kontaktpad 544, das von der oberen Oberfläche des leitfähigen Materials 546 ausgebildet ist und die Durchkontaktierung 525 füllt, und die unteren Kontaktkugeln 532 als Einzelchip-Verpackung 548 implementiert sein. Zum Beispiel können die Verpackungen 542 und/oder 548 als CSP, WLP usw. implementiert sein, mit einer vergleichsweise hohen Zahl und Dichte von Schaltkomponenten im Vergleich zu, zum Beispiel, Leistungschips. Während die entsprechenden logischen Verpackungen, IC-Verpackungen usw. nur für Niederspannungsanwendungen ausgelegt sein können, zum Beispiel im Hinblick auf die Wärmeableitung, elektrische Isolierung usw., kann die Verpackung 500 mit den logischen Chips 502 und 506 auch für Hochspannungsanwendungen eingesetzt werden, basierend auf, zum Beispiel, dem oben beschriebenen Konzept der Schaltkreispartitionierung und Zuweisung eines spezifischen Spannungsbereichs für jeden einzelnen Chip.
  • Als spezielles Beispiel kann die Verpackung 500 einen Gate-Treiber implementieren, zum Beispiel für die Gates der Leistungstransistoren 106, 112 oder 114 aus 1. Drain-Source-Spannungen können in dem Bereich von mehreren hundert Volt liegen. Eine treibende Gate-Source-Spannung kann in dem Bereich von mehreren zehn Volt liegen. Die Verpackung 500 kann entsprechend zum Betreiben der Chips 502 und 506 in unterschiedlichen Spannungsbereichen konfiguriert sein. Zum Beispiel kann Chip 502 in einem Hochspannungsbereich betrieben werden, zum Beispiel in einem Spannungsbereich zwischen 500 Volt und 600 Volt, während Chip 506 in einem niedrigen Spannungsbereich betrieben werden kann, zum Beispiel in einem Spannungsbereich zwischen 0 Volt und 100 Volt. Daher können die Spannungsdifferenzen zwischen Kontaktkugelpaaren 530 oder zwischen Kontaktkugelpaaren 532 geringer oder gleich 100 Volt sein, während eine Spannungsdifferenz zwischen einem Kontaktkugelpaar 530 und einer Kontaktkugel 532 größer als 100 Volt sein kann und zum Beispiel größer als 500 Volt sein kann.
  • Da die Verpackung 500 auf diese Weise für Hochspannungsanwendungen verwendet werden kann, muss die Spaltbreite 510 zwischen den Gehäusen 504 und 508 entsprechend ausgewählt werden, d.h. so, dass die Kontakte 530 und die Kontakte 532 durch einen ausreichenden Mindestisolierungsabstand (Kriechstreckenabstand) voneinander für den Luft- und Kriechstreckenzwischenraum beabstandet werden können. Wie zuvor in Bezug auf die vorherigen Figuren besprochen, kann der Abstand 510 zwischen den Einzelchip-Gehäusen der Verpackung 500 kleiner als der gemessene Kriechstreckenabstand zwischen, zum Beispiel, den Kontaktstellen und einer Leiterplatte sein. Ein Abstand zwischen Gehäusen wie der Abstand 510 aus 5A wird hier aus Gründen der Kürze als “Isolierungsabstand” bezeichnet.
  • Eines oder beide der Gehäuse 504 und 508 können aus einem Verkapselungsmaterial wie einem Epoxyharz oder einem Polyimid oder einer Zusammensetzung daraus ausgebildet sein. Das Verkapselungsmaterial kann zusätzlich ein Füllstoffmaterial wie zum Beispiel Teilchen eines Oxids, Glas- oder Kohlenstofffasern usw. umfassen.
  • Die Verbindungsstruktur 512 kann zum Beispiel aus einem Polymermaterial, einem Polyimidmaterial, einem oder mehreren Polyesterfilmen usw. gefertigt sein, wobei die Leiterbahnen 518 darin eingebettet sein können. Die Verbindungsstruktur 512 kann flexibel oder steif konfiguriert sein und kann zum Beispiel zum Erreichen einer gewünschten mechanischen Stabilität zum Lagern und Transport, Installation und/oder einem Betrieb der Verpackung 500 in einem montiertem Zustand konfiguriert sein.
  • 6A und 6B zeigen verschiedene Aspekte der vorliegenden Offenbarung mit Bezug auf eine beispielhafte Mehrchip-Verpackung 600 in einer teilweise transparenten Seitenansicht (6A) und Draufsicht (6B). Die Verpackung 600 kann eine Implementierung einer oder mehrerer der Verpackungen 120, 122, 124 wie hier zuvor beschrieben sein. Die Aspekte der Verpackung 600, die nicht ausdrücklich unten angegeben sind, können als entsprechenden Aspekten von beispielsweise Verpackung 500 aus 5 ähnlich betrachtet werden, wenn nicht ausdrücklich anders angegeben.
  • Die Mehrchip-Verpackung 600 umfasst einen Chip 602, der Teil einer Einzelchip-Verpackung 604 ist, wobei Chip 602 in einem Gehäuse 606 der Verpackung 604 untergebracht ist. Die Verpakkung 600 umfasst ferner einen Chip 608, der Teil einer Einzelchip-Verpackung 610 ist, wobei Chip 608 in einem Gehäuse 612 der Verpackung 610 untergebracht ist. Die Verpackung 610 kann als WLP implementiert sein, zum Beispiel als WLB (Wafer Level Ball Grid Array), während die Verpackung 604 als eWLB (embedded Wafer Level Ball Grid Array) implementiert ist und daher einen Fan-out Bereich 614 aufweist, der unten ausführlicher beschrieben wird. Eine Verbindungsstruktur 616 stellt eine elektrische Kopplung der Chips 602 und 608 über die Leiterbahnen 618 bereit.
  • Die Verpackungen 604 und 610 sind mit einem Abstand 620 dazwischen angeordnet, der für einen Mindestisolierungsabstand 628 ausgewählt werden kann, der zwischen den Kontaktanschlüssen 622 der Verpackung 604 und den Kontaktanschlüssen 624 der Verpackung 610 für einen beabsichtigten Hochspannungsbetrieb hergestellt werden kann. Es sei darauf hingewiesen, dass der Kriechstreckenabstand 628 in 6A als Mittenabstand eines Kontaktpaares 622, 624 angegeben ist. Andere Arten zum Messen eines Kriechstreckenabstands können zusätzlich oder alternativ verwendet werden.
  • Die Kontakte 624 einer Einzelchip-Verpackung 610 sind unter dem Chip 608 angeordnet, d.h. eine untere Oberfläche 626 der Verpackung 610 entspricht dem Fußabdruck von Chip 608 (Fanin). Die Kontakte 622 der Einzelchip-Verpackung 604 kann unter dem Chip 602 angeordnet sein und/oder kann in dem Fan-out Bereich 614 angeordnet sein, d.h. eine untere Oberfläche 627 der Verpackung 604 ist größer als der Fußabdruck von Chip 602. Da der Abstand 620 zwischen den Gehäusen 606 und 612 primär von dem Kriechstreckenabstand 628 abhängt und damit von einer gewünschten Mindesttrennung zwischen den Kontakten 622 und 624, ist der Typ oder die Ausgestaltung der Verpakkungen 604, 610, wie ein Fan-in Design oder ein Fan-out Design, nicht von primärer Bedeutung. Daher können zusätzlich oder alternativ andere Verpackungstypen eingesetzt werden.
  • Sowohl eine Größe 630 der Verbindungsstruktur 616 als auch eine Größe 632 der Leitungen 618 ist größer als der Kriechstreckenabstand 628 und der Abstand 620 zwischen der Fan-out Verpackung 604 und der Fan-in Verpackung 610. Wie durch die gestrichelte Linie 636 in 6B dargestellt, erstreckt sich die Verbindungsleitung 616 teilweise über die obere Fläche 634 der Verpackung 604 und deckt im Wesentlichen einen oberen Kontaktbereich über dem Chip 602 ab. Gemäß anderen Ausführungsformen kann eine Verbindungsstruktur eine obere Oberfläche der Verpackung mit einem Fan-out Bereich in geringerem oder höherem Maße abdecken und kann zum Beispiel eine obere Oberfläche vollständig abdecken.
  • 7A und 7B zeigen verschiedene Aspekte der vorliegenden Offenbarung mithilfe einer Mehrchip-Verpackung 700 in einer teilweise transparenten Seitenansicht (7A) und Draufsicht (7B). Die Verpackung 700 kann eine Implementierung einer oder mehrerer der Verpackungen 120, 122, 124 aus 1 sein.
  • Die Mehrchip-Verpackung 700 umfasst Leistungschip-Verpackungen 702 und 704, wobei die Einzelchip-Verpackung 702 eine Leistungsdiode implementieren kann und die Einzelchip-Verpackung 704 einen Leistungstransistor implementieren kann. Die Verpackung 702 kann einen Chip 706, einen Anodenkontakt 708 auf einer oberen Oberfläche 709 und einen Kathodenkontakt 710 auf einer unteren Oberfläche 711 und ein Gehäuse 712 umfassen. Die Verpackung 704 kann einen Chip 714, der in einem Gehäuse 716 eingebettet ist, einen Gate-Kontakt 718 und einen Source-Kontakt 720 auf einer unteren Oberfläche 721 und einen Drain-Kontakt 722 auf einer oberen Oberfläche 723 umfassen.
  • Eine Verbindungsstruktur 724 erstreckt sich über die oberen Oberflächen 709, 723 der Verpackungen 702 und 704 und umfasst eine Leiterschicht 726, die die Kontaktanschlüsse 728 und 730 zum elektrischen Koppeln mit dem Anodenkontakt 708 der Verpackung 702 mit dem Drain-Kontakt 722 der Verpackung 704 enthält. Die Leitschicht 726 kann ein leitfähiges Material wie ein Metall umfassen. Ein Material 732, in das die Leiterschicht 726 eingebettet ist, kann zum Beispiel ein Keramikmaterial und/oder andere Materialien mit hoher Steifigkeit oder Festigkeit im Vergleich zu, zum Beispiel, einem einzelnen Mehrchip-Gehäuse einer herkömmlichen Mehrchip-Verpackung umfassen. Auf diese Weise können die steifen Eigenschaften der Mehrchip-Verpackung 700 hergestellt werden. Die Leitschicht 726 kann zum Beispiel durch galvanisches Abscheiden gebildet werden.
  • Durch ihre Fixierung an der Struktur 724 werden die Einzelchip-Verpackungen 702 und 704 mit einem Abstand 734 zwischen den entsprechenden Gehäusen 712 und 716 angeordnet. Durch beispielhafte Bezugnahme auf eine Konfiguration wie die mit der Leistungsdiode 108 und dem Leistungstransistor 106 aus 1 dargestellte, kann eine Spannungsdifferenz zwischen dem Kathodenkontakt 710 der Diode 702 und dem Source-Kontakt 720 des Transistors 704 in der Größenordnung von mehreren hundert Volt liegen. Geeignete Isolierabstände (Kriechstreckenabstände) müssen für den Luft- und Kriechstreckenzwischenraum eingehalten werden, zum Beispiel auf einem Träger, auf dem eine Mehrchip-Verpackung 700 montiert werden kann. Der Abstand 734 ist entsprechend auszuwählen. Als ein Beispiel müssen für Spannungen von etwa 500 Volt ein Kriechstreckenabstand von 3 Millimetern oder mehr eingehalten werden, die in einen Abstand 734 des gleichen Werts für die Konfiguration der Chip-scale Einzelchip-Verpackungen 702 und 704 aus 7A und 7B übersetzt werden können. Beispielswerte für den Abstand oder die Spaltbreite 734 können Werte von mindestens 1 Millimeteroder von mindestens 5 Millimeter oder von mindestens 1 Zentimeter umfassen.
  • Der Kontakt 710 der Verpackung 702 und die Kontakte 720 und 718 der Verpackung 704 sind in einer gemeinsamen Kontaktebene 736 für die externe Verbindung von Verpackung 700 angeordnet. Im Hinblick auf die Transistorverpackung 704 können die Source- 720 und Gate-Elektrode 718 einen Niederspannungskontaktbereich 738 mit Spannungsdifferenzen von weniger als zum Beispiel 100 Volt repräsentieren, während die Drain-Elektrode 722 einen Hochspannungskontaktbereich 739 in dem Untermodul 704 für einen Hochspannungsschalter (Transistor) bilden kann, der zum Beispiel in einer PFC-Stufe (PFC = Power Factor Compensation) implementiert werden kann.
  • Die Diodenverpackung 702, die zum Beispiel als SiC-Diode implementiert sein kann, kann mit dem Anodenkontakt 708 elektrisch über den Verbinder 726 mit Drain 722 des Transistors 704 gekoppelt sein. Es kann wünschenswert sein, alle Verbindungen extern in der gemeinsamen zweidimensionalen Kontaktebene 736 bereitzustellen. Damit der Anodenkontakt 708 auf der Kontaktebene 736 vorhanden ist, umfasst die Leiterschicht 726 eine Verlängerung 742 zum Überbrücken von einer herkömmlichen internen Kontaktebene 752, die von den Elektroden 708 und 722 definiert wird, zu der externen Kontaktebene 736. Die Verlängerung 742 kann einen Kontaktabschnitt 744 umfassen, der in der Beispielsverpackung 700 mit einer Lotkugel 746 dargestellt ist, die über den Kontaktbereich 748 mit der Verlängerung 742 verbunden ist.
  • Verbindungen mit außen können über die zweidimensionale gemeinsame Kontaktebene 736 erreicht werden. Auch können interne Verbindungen in einer gemeinsamen Ebene angeordnet sein, nämlich der internen Kontaktebene 752. Die zweidimensionale Anordnung der internen Verbindungen kann eine kosteneffiziente Fertigung von zum Beispiel der Verbindungsstruktur 724 als Ebene oder schichtartige Struktur zulassen. Die Leiterschicht 726 kann während des Herstellungsverfahrens der Verbindungsleitung 724 und/oder eines Herstellungsverfahrens der Mehrchip-Verpackung 700 darin eingebettet werden.
  • Hochspannungsdifferenzen von beispielsweise mehreren hundert Volt können zwischen dem Kontakt 746 einerseits und einem oder mehreren Kontakten 710, 720 und 718 andererseits auftreten. Zum Herstellen eines entsprechenden Kriechstreckenabstands wird eine Trennung 750 zwischen dem Anodenkontakt 746 und dem Kathodenkontakt 710 der Diode 702 bereitgestellt. Zum Beispiel können der Abstand oder der Spalt 750 eine Breite von mindestens 1 Millimeter aufweisen, oder von mindestens 5 Millimeter oder von mindestens 1 Zentimeter. Der Abstand 750 kann der gleiche wie der Abstand 734 sein, oder größer oder kleiner. Es sei darauf hingewiesen, dass mehrere Spalte oder Abstände zwischen den Gehäusen (zum Beispiel Einzelchip-Gehäuse) und/oder Überbrückungsstrukturen wie die Kugel 746 voneinander abweichen können, sogar in dem Fall, wenn ein und derselbe Kriechstreckenabstand implementiert werden muss, was auf die Tatsache zurückzuführen ist, dass die Spalte oder Abstände in Abhängigkeit von den Gehäuseabmessungen, Kontaktanschlüsseanordnungen an den Gehäusen, usw. ausgewählt werden müssen.
  • 8 zeigt eine Ausführungsform 800 einer Mehrchip-Verpackung in einer teilweise transparenten Seitenansicht. Die Verpackung 600 kann eine Implementierung einer oder mehrerer der Verpackungen 120, 122, 124 wie hier zuvor beschrieben sein. Aspekte der Verpackung 800, die nicht ausdrücklich unten beschrieben sind, können gemäß oder ähnlich den entsprechenden Aspekten von beispielsweise Verpackung 700 aus 7A, 7B ausgeführt sein, wenn nicht ausdrücklich anders angegeben ist.
  • Die Mehrchip-Verpackung 800 implementiert eine Leistungsverpackung mit einer Einzelchip-Leistungsdioden-Verpackung 802 und einer Einzelchip-Leistungstransistor-Verpackung 804, in denen die Chips 806 bzw. 808 untergebracht sind. Die Verpakkungen 802 und 804 umfassen die Gehäuse 810 bzw. 812, die mit einem seitlichen Abstand 814 angeordnet sind. Eine Verbindungsstruktur 816 umfasst eine leitende Metallplatte 818 mit den Kontaktbereichen 820 und 822 zum elektrischen Koppeln der Chips 806 und 808 miteinander.
  • Die Kontaktanschlüsse 824, 826 und 828 der Einzelchip-Verpackungen 802 und 804 sind in einer externen gemeinsamen Kontaktebene 830 angeordnet. Damit Kontakt 832 der Verpackung 802 und/oder Kontakt 834 der Verpackung 804 auf der externen Kontaktebene 830 vorliegen können, umfasst die Metallplatte 818 eine Verlängerung 836 mit einer Brücke 840, die eine interne Kontaktebene 838, die von den Kontakten 820 und 822 definiert wird, und die externe Kontaktebene 830 überbrückt. Die Brücke 840 ist als gekrümmter Abschnitt oder gekrümmter Teil der Platte 818 implementiert und zum Herstellen eines elektrischen Kontakts mit einem Träger ausgelegt, auf den die Verpackung 800 montiert werden kann.
  • Die Brücke 840 oder Lotkugel 746 aus 7A, 7B sind beispielhafte Implementierungen einer elektrischen Verbindung zwischen separaten internen und externen Kontaktebenen einer Mehrchip-Verpackung. Die Brücke 840 kann an einer Trennung 842 von einem oder mehreren der Einzelchip-Gehäuse 802, 804 der Verpackung 800 angeordnet sein. Der Abstand 842 kann die Implementierung beispielsweise eines Kriechstreckenabstands bereitstellen, die ähnlich dem Besprochenen für Verpackung 700 in Bezug auf die Trennung (Beabstandung) 750 zwischen Kugel 746 und Gehäuse 712 ist. Die Trennungen (Beabstandungen) 814 und 842 können ähnlich oder unterschiedlich gewählt sein.
  • Die Verbindungsstruktur 816 kann eine Schicht 844 umfassen, die die Leitplatte 818 einbettet. Die Schicht 844 kann zum Beispiel als Laminat, Folie usw. implementiert sein. Gemäß einer Ausführungsform kann die Schicht 844 aus einem oder mehreren elektrisch isolierenden Materialien gefertigt sein. Die Verbindungsstruktur 816 kann steife oder flexible Eigenschaften aufweisen, je nach Eigenschaften wie beispielsweise Material und Dicke der Platte 818 und/oder der Einbettungsschicht 844.
  • Gemäß einigen Ausführungsformen kann die Verbindungsstruktur 816 in einem separaten Verfahren zeitlich vor einem Verfahren zum Herstellen der Verpackung 800 hergestellt werden. Gemäß anderen Ausführungsformen kann die Verbindungsstruktur 816 in einem Verfahren zum Zusammenbauen der Mehrchip-Verpackung 800 gebildet werden. Zum Beispiel kann die Metallplatte 818 in einem ersten Schritt bereitgestellt werden, die Gehäuse 802 und 804 können daran in einem zweiten Schritt montiert werden und die Platte 818 kann zusammen mit den benachbarten Abschnitten der Gehäuse 802, 804 in einem dritten Schritt in die Einbettungsschicht 844 eingebettet werden.
  • 9 ist ein Flussdiagramm, das verschiedene Aspekte der vorliegenden Offenbarung in Bezug auf ein Verfahren 900 zum Herstellen einer Mehrchip-Verpackung aufzeigt. Während das Verfahren 900 mit einer bestimmten Abfolge der Schritte 902 bis 908 dargestellt ist, kann gemäß anderen Ausführungsformen die Abfolge der Schritte geändert und/oder können zwei oder mehr Schritte parallel zueinander durchgeführt werden. Zusätzliche Schritte können durchgeführt werden und/oder andere Schritte können einen oder mehrere Schritte 902 bis 908 ersetzen.
  • Das Verfahren 900 ist in Bezug auf 10A bis 10E beschrieben. In Schritt 902 wird ein Chip 1002 bereitgestellt und in dem Gehäuse 1004 untergebracht (10A). In Schritt 904 wird ein weiterer Chip 1006 bereitgestellt und in dem Gehäuse 1008 untergebracht (10B). Gemäß verschiedenen Ausführungsformen können die Gehäuse 1004 und 1008 zum Beispiel Einzelchip-Verpackungen wie CSP, WLP usw. umfassen. Die Chips 1002 und 1006 können von einem bestimmten Typ sein, zum Beispiel können beide Dioden, Transistoren, Leistungsdioden, Leistungstransistoren usw. implementieren. Alternativ können die Chips 1002, 1006 unterschiedlichen Typs sein; zum Beispiel kann Chip 1002 eine Leistungsdiode implementieren und Chip 1006 kann einen Leistungstransistor implementieren. Die Chips 1002, 1006 können in einem Verfahren hergestellt werden oder in unterschiedlichen Verfahren hergestellt werden. Die Gehäuse 1004, 1008 können in einem Verfahren hergestellt werden, oder in unterschiedlichen Verfahren. Die Verfahren zum Herstellen der Chips 1002, 1006 und/oder Gehäuse 1004, 1008 können separat von dem Verfahren 900 sein.
  • In Schritt 906 können die Gehäuse 1004 und 1008 in seitlich beabstandeter Beziehung angeordnet werden und dadurch einen Spalt 1010 zwischen dem Gehäuse 1004 und dem Gehäuse 1008 definieren (10C). In Bezug auf eine Verbindungsstruktur 1012 und beispielsweise speziell in Bezug auf gewünschte Einzelchip-Platzierungsbereiche 1014 und 1016 der Verbindungsstruktur 1012 kann eine Platzierung durchgeführt werden. Die Anordnung kann zum Beispiel den Einsatz von Techniken wie Pick-and-Place, andere SMT-Platzierungsverfahren (Surface Mount Technology = Oberflächenmontagetechnik), Platzierungsverfahren, die aus dem Gebiet der Verpackungen bekannt sind, aus der Leiterplattentechnik, usw. umfassen. Obgleich in den Figuren nicht dargestellt, kann auch eine Art Flip-Technik eingesetzt werden.
  • Gemäß Schritt 908 werden die Chips 1002 und 1006 über die Verbindungsstruktur 1012 elektrisch gekoppelt, die zum Überbrücken des Spalts 1010 zwischen den Gehäusen 1004 und 1008 (10D) konfiguriert ist. Die Gehäuse 1004 und 1008 können in Bezug auf eine Leitung 1018 der Verbindungsstruktur 1012 zum elektrischen Koppeln angeordnet werden. Der Schritt 908 kann eine mindestens teilweise Füllung des Spalts 1010 mit, zum Beispiel, einer Schicht 1020 (10E) umfassen. Die Schicht 1020 kann aus einem elektrisch isolierenden Material sein, zum Beispiel zum Isolieren der elektrischen Verbindung 1018 von einer Umgebung.
  • Gemäß einer Ausführungsform kann die Schicht 1020 aus einem duroplastischen Material gefertigt sein, wie aus einem B-Stufen Material. Anstatt die Schicht 1020 nach dem Platzieren und Montieren der Gehäuse 1002 und 1004 zu bilden, kann eine können solche Schicht auch vor oder parallel zu der Platzierung und/oder Montage der Einzelchip-Gehäuse gebildet werden.
  • Eine Flexibilität der Verbindungsstruktur 1012 kann gemäß einer gewünschten Anwendung der Mehrchip-Verpackung 1000 ausgewählt werden. Zum Beispiel kann eine Flexibilität ähnlich einer Flexibilität einer Leiterplatte ausgewählt werden, oder flexibler als eine Leiterplatte, zum Beispiel durch Implementieren der Struktur 1012 mittels eines geeigneten Laminats aus Folie, oder steifer als eine Leiterplatte, zum Beispiel durch Implementieren der Struktur 1012 mittels eines Keramikmaterials, sein. Die mechanischen Eigenschaften wie Flexibilität können je nach der gewünschten Anwendung separat für jedes der Gehäuse 1004, Gehäuse 1008 und Verbindungsstruktur 1012 ausgewählt und optimiert werden.
  • Es sei darauf hingewiesen, dass eine elektrische Verbindung, Leiterbahn, Leiterpfad usw. einer Verbindungsstruktur primär gemäß der gewünschten elektrischen Verbindungseigenschaften ausgestaltet sein kann, während andere Eigenschaften, zum Beispiel Wärmeeigenschaften wie Wärmeableitungseigenschaften von sekundärer Bedeutung sein können. Zum Beispiel können die Einzelchip-Verpackungen gemäß den gewünschten Wärmeableitungseigenschaften ausgestaltet werden. In dem Fall, zum Beispiel, dass ein Metallmaterial wie Kupfer für die elektrische Verbindung eingesetzt wird, kann aufgrund der höheren elektrischen als thermischen Leitfähigkeit von Kupfer eine Leiterbahn oder ähnliche Struktur kleiner und/oder dünner im Vergleich zu einem herkömmlichen Mehrchip-Verpackungslayout ausgestaltet werden. Zum Beispiel kann eine Leiterbahn einer Verbindungsstruktur für einen Starkstrom ausgebildet sein oder nicht; Gemäß verschiedenen Ausführungsformen kann die Leiterbahn für eine Hochspannung, aber nur Niederstrom ausgebildet werden.
  • Gemäß verschiedenen Aspekten der vorliegenden Offenbarung können zwei oder mehr Einzelchip-Verpackungen oder Gehäuse einer Mehrchip-Verpackung nicht in einem weiteren zusätzlichen Gehäuse verkapselt sein. Eine gewünschte elektrische Isolierung eines Leiterabschnitts der Verbindungsstruktur kann zum Beispiel durch Abdecken des Leiterabschnitts mit einer Isolierschicht, Einbetten des Leiterabschnitts in einem Isoliermaterial wie ein geeignetes Laminat usw. erreicht werden. Eine gewünschte mechanische Stabilität der Mehrchip-Verpackung kann zum Beispiel durch Bereitstellen der Verbindungsstruktur mit entsprechenden mechanischen Eigenschaften erreicht werden. Die Wärmeableitungseigenschaften können durch entsprechendes Ausgestalten der Einzelchip-Verpackungen gesteuert werden. Aus einem oder mehreren dieser Gründe kann eine weitere Verkapselung nicht erforderlich sein und daher aus Kostengründen entfallen.
  • Gemäß einem Beispiel kann eine erste, herkömmliche Verpackung einen einzelnen Chip oder mehrere Chips umfassen, die in einem einzelnen gemeinsamen Gehäuse verkapselt sind, das zum Beispiel durch eine entsprechende Menge Gussmaterial gebildet wird. Diese erste Verpackung kann mit einer zweiten Mehrchip-Verpackung mit ähnlicher elektrischer Funktionsweise verglichen werden, wobei die zweite Verpackung mehrere Chips und eine entsprechende Anzahl von Einzelchip-Verpackungen umfasst, die elektrisch über eine Verbindungsstruktur verbunden sind, die zum Beispiel einen Leiterrahmen umfasst. Eine Menge von Verkapselungs- (z.B. Guss) Material zum Verkapseln der mehreren Chips und zum optionalen Verkapseln der Verbindungsstruktur der zweiten Verpackung kann weniger als eine Menge von Verkapselungsmaterial der ersten Verpackung sein, insbesondere dann, wenn im Fall der ersten Verpackung ein Kriechstreckenabstand von einer Größe des einzelnen gemeinsamen Gehäuses implementiert wird und im Fall der zweiten Verpackung von einer Größe der Verbindungsstruktur implementiert wird.
  • Die Implementierung beispielsweise eines Kriechstreckenabstands kann eine Partitionierung eines Schaltkreises in zwei oder mehr Schaltungsabschnitte beinhalten, sodass der erforderliche Kriechstreckenabstand durch eine entsprechende gegenseitige Trennung der Schaltungsabschnitte hergestellt wird. Jeder einzelne Schaltungsabschnitt kann einen einzelnen Chip oder mehrere Chips, IC, usw. umfassen, wobei jeder einzelne separate Schaltungsabschnitt in einem separaten Gehäuse untergebracht sein kann. Der Kriechstreckenabstand einer Hochspannungsanwendung kann zum Beispiel auf der Stufe der elektrischen Verbindung der Gehäuse implementiert werden, z.B. Einzelchip-Verpackungen, sodass der Kriechstreckenabstand unabhängig von jedem Gehäuse oder anderem Verkapselungsmittel implementiert werden kann.
  • Als Ergebnis kann eine Mehrchip-Verpackung (Mehrchip-Modul) mindestens zwei Sub-Verpackungen (Submodule) mit einer Spannungsdifferenz von, zum Beispiel, mehr als 100 Volt bei Betrieb umfassen, oder von mehr als 200 Volt oder mehr als 400 Volt, wobei die Sub-Verpackungen durch eine Hochspannungsverbindungsstruktur miteinander verbunden werden.
  • In einer Mehrchip-Verpackung mit mehreren Einzelchip-Gehäusen kann ein Spalt mit einer geeigneten Spaltbreite zwischen den Einzelchip-Gehäusen bereitgestellt sein, wie in verschiedenen Beispielen hierin dargestellt, um zum Beispiel den Kriechstreckenabstand zu implementieren. Entsprechend kann die Ausgestaltung eines oder mehrerer Einzelchip-Gehäuse z.B. den Aspekt des Kriechstreckenabstands ignorieren und sich auf andere Anforderungen konzentrieren, wie zum Beispiel darauf, dass Einzelchip-Gehäuse im Hinblick auf, zum Beispiel, den mechanischen Schutz der eingebauten Chips, Wärmeableitung, kosteneffiziente Herstellung usw. optimiert werden können. Eine Größe oder Abmessung eines Einzelchip-Gehäuses braucht beispielsweise keinen Kriechstreckenabstand zu implementieren. Gemäß einer Ausführungsform kann eine größte Abmessung eines Einzelchip-Gehäuses, wie eine Länge oder Breite desselben, kleiner als der zu implementierende Kriechstreckenabstand sein.
  • Mechanische Eigenschaften einer Mehrchip-Verpackung, wie ihre Flexibilität, können in einem weiten Bereich mittels zum Beispiel der entsprechenden Ausgestaltung der Verbindungsstruktur variiert werden.
  • Als Ergebnis stehen mehr Ausgestaltungsoptionen im Vergleich zu herkömmlichen Verpackungen, die ein Einzelgehäuse umfassen, das zum Beispiel von einem Gusskörper implementiert wird, zur Verfügung.
  • Während verschiedene Aspekte der vorliegenden Offenbarung gezeigt und beschrieben wurden, können Veränderungen daran vorgenommen werden, ohne das Konzept der Erfindung zu verlassen. Insbesondere im Hinblick auf die verschiedenen Funktionen, die von den oben beschriebenen Komponenten oder Strukturen (Anordnungen, Vorrichtungen, Schaltungen, Systeme, usw.) ausgeführt werden, sollen die Ausdrücke (einschließlich die Bezugnahme auf ein “Mittel”), die zum Beschreiben solcher Komponenten verwendet werden, wenn nicht ausdrücklich anderes angegeben, jeder anderen Komponente oder Struktur entsprechen, welche die betrachtete Funktion der beschriebenen Komponente (z.B. deren Funktion äquivalent ist) ausführt, auch wenn diese nicht strukturell äquivalent zu jener offenbarten Struktur ist, welche die Funktion in den hierin dargestellten beispielhaften Implementierungen ausführt.
  • In dem Umfang, in dem die Ausdrücke “beinhalten”, “aufweisen”, “mit” oder Varianten davon entweder in der ausführlichen Beschreibung oder den Patentansprüchen verwendet werden, sollen diese Ausdrücke einschließend sein auf eine Weise wie etwa der Ausdruck “umfassend”. Der Ausdruck “beispielhaft” oder eine Variante davon soll ein Beispiel bezeichnen, aber nicht notwendiger Weise das beste oder optimale Beispiel gemäß einem vorgegebenen Kriterium.
  • Während ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der vorliegenden Offenbarung in Bezug auf nur eine der verschiedenen Implementierungen beschrieben worden sein könnte, kann solch ein Merkmal oder Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wenn gewünscht oder vorteilhaft für eine beliebige vorgegebene oder bestimmte Anwendung.
  • Obgleich hierin spezielle Ausführungsformen dargestellt und beschrieben sind, können von dem Fachmann viele Veränderungen, Anpassungen und Varianten im Hinblick auf die speziellen Ausführungsformen implementiert werden, ohne das Konzept der Erfindung zu verlassen.

Claims (25)

  1. Mehrchip-Verpackung, umfassend: einen ersten Chip, der in einem ersten Gehäuse untergebracht ist; einen zweiten Chip, der in einem zweiten Gehäuse untergebracht ist, wobei das erste Gehäuse und das zweite Gehäuse zueinander lateral beabstandet angeordnet sind, wodurch ein erster Spalt zwischen dem ersten Gehäuse und dem zweiten Gehäuse definiert wird; eine Verbindungsstruktur, die den ersten Spalt zwischen dem ersten Gehäuse und dem zweiten Gehäuse überbrückt und den ersten Chip und den zweiten Chip elektrisch koppelt; einen ersten Kontaktanschluss an einer unteren Fläche des ersten Gehäuses; und einen zweiten Kontaktanschluss an einer unteren Fläche des zweiten Gehäuses, wobei der erste und der zweite Kontaktanschluss für eine Komponente außerhalb der Mehrchip-Verpackung zugänglich sind.
  2. Mehrchip-Verpackung nach Anspruch 1, wobei der erste Chip eine vertikale Vorrichtung ist.
  3. Mehrchip-Verpackung nach Anspruch 2, wobei der zweite Chip eine vertikale Vorrichtung ist.
  4. Mehrchip-Verpackung nach einem der vorhergehenden Anprüche, wobei das erste Gehäuse eine obere Fläche aufweist und das zweite Gehäuse eine obere Fläche aufweist und wobei die Verbindungsstruktur sich mindestens teilweise über die obere Fläche des ersten Gehäuses und über die obere Fläche des zweiten Gehäuses erstreckt.
  5. Mehrchip-Verpackung nach einem der vorhergehenden Anprüche, wobei der erste Kontaktanschluss und der zweite Kontaktanschluss in einer gemeinsamen Kontaktebene angeordnet sind.
  6. Mehrchip-Verpackung nach Anspruch 5, wobei die Verbindungsstruktur einen Kontaktabschnitt umfasst, der sich zu der gemeinsamen Kontaktebene hin erstreckt.
  7. Mehrchip-Verpackung nach Anspruch 6, wobei der Kontaktabschnitt einen gekrümmten Abschnitt oder eine Lotkugel umfasst.
  8. Mehrchip-Verpackung nach Anspruch 7, wobei der Kontaktabschnitt und das erste Gehäuse und/oder das zweite Gehäuse zueinander lateral beabstandet angeordnet sind, wodurch ein zweiter Spalt zwischen dem Kontaktabschnitt und dem ersten Gehäuse und/oder zweiten Gehäuse definiert wird, wobei der zweite Spalt eine Spaltbreite von mindestens 1 Millimeter aufweist.
  9. Mehrchip-Verpackung nach Anspruch 8, wobei der erste Spalt und/oder der zweite Spalt mindestens teilweise mit einem Füllstoffmaterial gefüllt ist.
  10. Mehrchip-Verpackung nach einem der vorhergehenden Ansprüche, wobei der erste Kontaktanschluss und/oder der zweite Kontaktanschluss eine Lotkugel oder ein Kontaktpad umfasst.
  11. Mehrchip-Verpackung nach einem der vorhergehenden Ansprüche, wobei die Mehrchip-Verpackung zum Betreiben mit einer Spannungsdifferenz zwischen dem ersten Kontaktanschluss und dem zweiten Kontaktanschluss von mehr als 100 Volt ausgelegt ist.
  12. Mehrchip-Verpackung nach einem der vorhergehenden Ansprüche, wobei die Verbindungsstruktur einen Leiterrahmen umfasst.
  13. Mehrchip-Verpackung nach einem der vorhergehenden Ansprüche, wobei die Verbindungsstruktur ein Keramiksubstrat umfasst.
  14. Mehrchip-Verpackung nach einem der vorhergehenden Ansprüche, wobei die Verbindungsstruktur ein dielektrisches Substrat umfasst.
  15. Mehrchip-Verpackung nach einem der vorhergehenden Ansprüche, wobei der erste Chip einen Leistungstransistor und/oder eine Leistungsdiode umfasst.
  16. Mehrchip-Verpackung nach einem der vorhergehenden Ansprüche, wobei der zweite Chip einen Leistungstransistor und/oder eine Leistungsdiode umfasst.
  17. Mehrchip-Verpackung nach einem der vorhergehenden Ansprüche, wobei das erste Gehäuse ein Verkapselungsmittel umfasst, das ein oder mehrere Verkapselungsmaterialien umfasst, die ausgewählt sind aus der Gruppe bestehend aus einem Polymermaterial, einem Epoxymaterial, einem Polyimidmaterial, einem Füllstoffmaterial, einem Fasermaterial, einem Kohlenstofffasermaterial, einem Glasfasermaterial und einem Oxidteilchen umfassenden Material.
  18. Mehrchip-Verpackung nach Anspruch 17, wobei das zweite Gehäuse ein Verkapselungsmittel umfasst, das ein oder mehrere Verkapselungsmaterialien umfasst, die ausgewählt sind aus der Gruppe bestehend aus einem Polymermaterial, einem Epoxymaterial, einem Polyimidmaterial, einem Füllstoffmaterial, einem Fasermaterial, einem Kohlenstofffasermaterial, einem Glasfasermaterial und einem Oxidteilchen umfassenden Material.
  19. Mehrchip-Verpackung nach einem der vorhergehenden Ansprüche, wobei der erste Spalt eine Mindestspaltbreite von mindestens 1 Millimeter aufweist.
  20. Mehrchip-Verpackung nach einem der vorhergehenden Ansprüche, wobei die Verbindungsstruktur flexibel ist.
  21. Mehrchip-Verpackung nach einem der vorhergehenden Ansprüche, wobei die Verbindungsstruktur steif ist.
  22. Mehrchip-Verpackung, umfassend: einen ersten Chip, der in einem ersten Gehäuse untergebracht ist; einen zweiten Chip, der in einem zweiten Gehäuse untergebracht ist, wobei das erste Gehäuse und das zweite Gehäuse zueinander lateral beabstandet angeordnet sind und einen Spalt zwischen dem ersten Gehäuse und dem zweiten Gehäuse definieren; eine Verbindungsstruktur, die zum Überbrücken des Spalts zwischen dem ersten Gehäuse und dem zweiten Gehäuse und zum elektrischen Koppeln des ersten Chips und des zweiten Chips ausgelegt ist; und einen ersten Kontaktanschluss an dem ersten Gehäuse und einen zweiten Kontaktanschluss an dem zweiten Gehäuse, wobei die Mehrchip-Verpackung zum Betrieb mit einer Spannungsdifferenz zwischen dem ersten Kontaktanschluss und dem zweiten Kontaktanschluss von mehr als 100 Volt konfiguriert ist.
  23. Mehrchip-Verpackung nach Anspruch 22, wobei die Mehrchip-Verpackung zum Betreiben mit einer Spannungsdifferenz zwischen dem ersten Kontaktanschluss und dem zweiten Kontaktanschluss von mehr als 400 Volt konfiguriert ist.
  24. Verfahren zum Herstellen einer Mehrchip-Verpackung, wobei das Verfahren umfasst: Anordnen eines ersten Gehäuses und eines zweiten Gehäuses lateral beabstandet zueinander, wodurch ein Spalt zwischen dem ersten und dem zweiten Gehäuse definiert wird, wobei das erste Gehäuse einen ersten Chip und das zweite Gehäuse einen zweiten Chip unterbringt; und elektrisches Koppeln des ersten Chips und des zweiten Chips mit einer Verbindungsstruktur, die zum Überbrücken des Spalts zwischen dem ersten Gehäuse und dem zweiten Gehäuse ausgelegt ist.
  25. Verfahren nach Anspruch 24, wobei die Verbindungsstruktur so angeordnet wird, dass sie sich mindestens teilweise über eine obere Fläche des ersten Gehäuses und über eine obere Fläche des zweiten Gehäuses erstreckt.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101553352B1 (ko) * 2014-05-16 2015-09-15 주식회사 씨자인 테스트 기능을 구비한 반도체 회로
DE102017207962A1 (de) * 2017-05-11 2018-11-15 Audi Ag Leistungshalbleitermodul für ein Kraftfahrzeug und Kraftfahrzeug
US20190019776A1 (en) * 2017-07-11 2019-01-17 Texas Instruments Incorporated Structures and methods for capacitive isolation devices
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3655242B2 (ja) * 2002-01-04 2005-06-02 株式会社東芝 半導体パッケージ及び半導体実装装置
US6946740B2 (en) * 2002-07-15 2005-09-20 International Rectifier Corporation High power MCM package
JP3809168B2 (ja) * 2004-02-03 2006-08-16 株式会社東芝 半導体モジュール
US8390131B2 (en) * 2004-06-03 2013-03-05 International Rectifier Corporation Semiconductor device with reduced contact resistance
WO2007035862A2 (en) * 2005-09-21 2007-03-29 International Rectifier Corporation Semiconductor package
US7786558B2 (en) * 2005-10-20 2010-08-31 Infineon Technologies Ag Semiconductor component and methods to produce a semiconductor component
DE102006012781B4 (de) 2006-03-17 2016-06-16 Infineon Technologies Ag Multichip-Modul mit verbessertem Systemträger und Verfahren zu seiner Herstellung
US7663212B2 (en) * 2006-03-21 2010-02-16 Infineon Technologies Ag Electronic component having exposed surfaces
US7804131B2 (en) * 2006-04-28 2010-09-28 International Rectifier Corporation Multi-chip module
US7541681B2 (en) * 2006-05-04 2009-06-02 Infineon Technologies Ag Interconnection structure, electronic component and method of manufacturing the same
DE102006021959B4 (de) * 2006-05-10 2011-12-29 Infineon Technologies Ag Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
US7271470B1 (en) * 2006-05-31 2007-09-18 Infineon Technologies Ag Electronic component having at least two semiconductor power devices
DE102006047761A1 (de) * 2006-10-06 2008-04-10 Infineon Technologies Ag Halbleiterbauteil und Verfahren zu dessen Herstellung
US7880280B2 (en) * 2007-02-16 2011-02-01 Infineon Technologies Ag Electronic component and method for manufacturing an electronic component
US7759163B2 (en) * 2008-04-18 2010-07-20 Infineon Technologies Ag Semiconductor module
US8138587B2 (en) * 2008-09-30 2012-03-20 Infineon Technologies Ag Device including two mounting surfaces
US8212354B2 (en) * 2009-12-17 2012-07-03 Oracle America, Inc. Active plastic bridge chips

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US20130313712A1 (en) 2013-11-28
US8698293B2 (en) 2014-04-15

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