DE102014112497A1 - Funktionalisierte Redistribution-Layer - Google Patents

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Abstract

Ein elektronisches Bauelement, das mindestens einen Interkonnektor, einen mindestens ein elektrisches Chip-Pad umfassenden Halbleiter-Chip, eine Verkapselungsstruktur, die mindestens einen Teil des Halbleiter-Chips verkapselt, und eine elektrisch leitfähige Redistribution-Layer, die zwischen dem mindestens einen Interkonnektor und dem mindestens einen Chip-Pad angeordnet und elektrisch damit gekoppelt ist, umfasst, wobei die Redistribution-Layer mindestens eine Einstellungsstruktur umfasst, die zur Einstellung von Hochfrequenzeigenschaften eines Übergangs zwischen dem Halbleiter-Chip und seiner Peripherie konfiguriert ist.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft elektronische Bauelemente und Verfahren zur Herstellung elektronischer Anordnungen und elektronischer Bauelemente.
  • Beschreibung der verwandten Technik
  • Die eWLB-Technologie (eWLB – embedded Wafer Level Ball Grid Array) gestattet die Herstellung von Halbleiterbauelementen mit einer hohen Anzahl von Interkonnektoren. Das Gehäuse wird nicht – wie beim klassischen Wafer-Level-Package – auf einem Silizium-Wafer realisiert, sondern auf einem künstlichen Wafer. Dazu wird ein im Frontend fertig prozessierter Wafer zertrennt, und die vereinzelten Halbleiter-Chips werden auf einen Träger platziert. Der Abstand zwischen den Halbleiter-Chips ist in der Regel größer als auf einem Silizium-Wafer. Die Zwischenräume und die Ränder um die Halbleiter-Chips herum werden durch eine Einbettungsstruktur aufgefüllt, um den künstlichen Wafer zu bilden. Nach dem Aushärten ist der künstliche Wafer, der einen Verkapselungsrahmen um die Halbleiter-Chips zum Tragen zusätzlicher Interkonnektorelemente enthält, realisiert. Nach der Herstellung des künstlichen Wafers werden elektrische Verbindungen von den Chip-Pads zu den Interkonnektoren durch eine Redistribution-Layer in Dünnschichttechnik hergestellt.
  • Kurzfassung der Erfindung
  • Es kann Bedarf für die Bereitstellung gekapselter Halbleiter-Chips bestehen, die mit einem anwendungsspezifischen Montagesubstrat ohne unerwünschte elektronische Artefakte kombinierbar sind.
  • Gemäß einem Ausführungsbeispiel wird ein elektronisches Bauelement bereitgestellt, das mindestens einen Interkonnektor, einen mindestens ein elektrisches Chip-Pad umfassenden Halbleiter-Chip, eine Verkapselungsstruktur, die mindestens einen Teil des Halbleiter-Chips verkapselt (oder packaged, „packaging“), und eine elektrisch leitfähige Redistribution-Layer, die zwischen dem mindestens einen Interkonnektor und dem mindestens einen Chip-Pad angeordnet und elektrisch damit gekoppelt ist, umfasst, wobei die Redistribution-Layer mindestens eine Einstellungsstruktur umfasst, die zur Einstellung von Hochfrequenzeigenschaften eines Übergangs zwischen dem Halbleiter-Chip und seiner Peripherie konfiguriert ist.
  • Gemäß einem anderen Ausführungsbeispiel wird ein Verfahren zur Herstellung einer elektronischen Anordnung bereitgestellt, wobei das Verfahren Bereitstellen mehrerer vereinzelter Halbleiter-Chips, die jeweils mindestens ein elektrisches Chip-Pad umfassen, Verkapseln jedes der mehreren Halbleiter-Chips zumindest teilweise durch eine gemeinsame Verkapselungsstruktur, Bilden einer elektrisch leitfähigen Redistribution-Layer, die mit den Chip-Pads elektrisch gekoppelt ist, Integrieren mindestens einer Einstellungsstruktur in der Redistribution-Layer, Konfigurieren der mindestens einen Einstellungsstruktur zum Einstellen von Hochfrequenzeigenschaften eines Übergangs zwischen mindestens einem der Halbleiter-Chips und einer Peripherie davon, und Bilden eines Arrays von Interkonnektoren, die mit der Redistribution-Layer elektrisch verbunden sind, umfasst. Gemäß noch einem anderen Ausführungsbeispiel wird ein elektronisches Bauelement bereitgestellt, das mindestens einen Interkonnektor, einen mindestens ein elektrisches Chip-Pad umfassenden Halbleiter-Chip, eine Verkapselungsstruktur, die mindestens einen Teil des Halbleiter-Chips verkapselt, und eine elektrisch leitfähige Redistribution-Layer, die zwischen dem mindestens einen Interkonnektor und dem mindestens einen Chip-Pad angeordnet und elektrisch damit gekoppelt ist, umfasst, wobei die Redistribution-Layer mindestens eine Struktur zum Schutz gegen elektrostatische Entladung umfasst, die dazu konfiguriert ist, das elektronische Bauelement gegen elektrostatische Entladung zu schützen.
  • Gemäß noch einem anderen Ausführungsbeispiel wird ein Verfahren zur Herstellung einer elektronischen Anordnung bereitgestellt, wobei das Verfahren Bereitstellen mehrerer vereinzelter Halbleiter-Chips, die jeweils mindestens ein elektrisches Chip-Pad umfassen, Verkapseln jedes der mehreren Halbleiter-Chips zumindest teilweise durch eine gemeinsame Verkapselungsstruktur, Bilden einer elektrisch leitfähigen Redistribution-Layer, die mit den Chip-Pads elektrisch gekoppelt ist, Integrieren mindestens einer Struktur zum Schutz gegen elektrostatische Entladung in der Redistribution-Layer, Konfigurieren der mindestens einen Struktur zum Schutz gegen elektrostatische Entladung zum Schützen mindestens eines Teils der Halbleiter-Chips gegen elektrostatische Entladung und Bilden eines Arrays von Interkonnektoren, die mit der Redistribution-Layer elektrisch verbunden sind, umfasst.
  • Ein Ausführungsbeispiel weist den Vorteil auf, dass eine spezielle Auslegung einer Redistribution-Layer, die zwischen gekapselten Halbleiter-Chips und Interkonnektoren für eine elektrische Kopplung mit einem Montagesubstrat angeordnet ist, die Redistribution-Layer dazu funktionalisiert, elektronische Artefakte, zu denen es in dem durch die Halbleiter-Chips und ihre elektronische Peripherie gebildeten System kommen kann, effizient zu unterdrücken. Gemäß einem Aspekt kann dies durch Bilden eine Einstellungsstruktur als Teil der Redistribution-Layer erreicht werden, die Hochfrequenzeigenschaften eines Übergangs zwischen dem Halbleiter-Chip und seiner elektronischen Peripherie einstellt, um solche Artefakte zu unterdrücken oder ein gewünschtes Hochfrequenzverhalten einzustellen. Gemäß einem anderen Aspekt kann dies durch Integrieren einer Struktur zum Schutz gegen elektrostatische Entladung in der Redistribution-Layer, um dadurch elektronische Artefakte und sich durch Auswirkungen einer elektrostatischen Entladung ergebende Schäden zu unterdrücken, erreicht werden.
  • Beschreibung weiterer Ausführungsbeispiele
  • Im Rahmen der vorliegenden Anmeldung kann der Begriff "Einstellungsstruktur" insbesondere einen physischen, elektrisch leitfähigen Teil der Redistribution-Layer bezeichnen, der dazu geformt und dimensioniert ist, die Hochfrequenzeigenschaften des Übergangs charakteristisch so zu beeinflussen, dass ein gewünschtes elektronisches Kennfeld an diesem Übergang, insbesondere ein definiertes Sollverhalten, erhalten wird.
  • Im Rahmen der vorliegenden Anmeldung kann der Begriff "Hochfrequenzeigenschaften" insbesondere ein Verhalten elektrischer Signale bezeichnen, die sich zwischen dem Halbleiter-Chip und dem einen oder den mehreren Interkonnektoren über die Redistribution-Layer im Hochfrequenzbereich, insbesondere über 1 GHz oder sogar über 10 GHz, ausbreiten. Mit dem Aufkommen kontinuierlich zunehmender Hochfrequenzwerte können die Längen elektrischer Pfade am Übergang mit den Wellenlängen der laufenden Signale vergleichbar oder ihnen gegenüber sogar elektrisch lang werden, so dass unerwünschte Störeinflüsse und dergleichen auftreten können. Zum Beispiel kann die von einem Verhältnis von Induktivität zu Kapazität, das heißt L/C, abhängige) Impedanz an solch einen Übergang unangepasst werden und kann von Referenzwerten abweichen, können Signalreflexionswirkungen auftreten und kann die Gefahr von Signalverlusten erhöht werden. Diese und andere Auswirkungen können die Hochfrequenzeigenschaften definieren. Hochfrequenzwellen können Wellen mit einer Wellenlänge im Millimeterbereich sein.
  • Im Rahmen der vorliegenden Anmeldung kann der Begriff "Übergang" insbesondere eine physische und elektrische Grenze zwischen Halbleiter-Chip-Pads und elektrisch verbundenen Peripheriestrukturen bezeichnen. Solch ein Übergang kann sich auf einen Übergang zwischen einem Halbleiter-Chip und einem Montagesubstrat (wie beispielsweise einer Leiterplatte, PCB), einem Halbleiter-Chip und einem weiteren Halbleiter-Chip des gleichen elektronischen Bauelements, einem Halbleiter-Chip und einem anderen passiven Bauelement, das in der Redistribution-Layer integriert ist (zum Beispiel eine Antenne) usw. sein.
  • Im Rahmen der vorliegenden Anmeldung kann der Begriff "Peripherie" insbesondere eine elektronische Schaltungskomponente sein, die um den Umfang elektrisch an den Halbleiter-Chip gekoppelt ist. Beispiele für solch eine elektronische Peripherie sind ein Montagesubstrat, ein weiterer Halbleiter-Chip und ein anderes passives Bauelement, das in der Redistribution-Layer integriert ist, usw.
  • Im Rahmen der vorliegenden Anmeldung kann insbesondere der Begriff "Struktur zum Schutz gegen elektrostatische Entladung" einen physischen, elektrisch leitfähigen Teil der Redistribution-Layer bezeichnen, der dazu geformt und dimensioniert ist, einen Schutz des Halbleiter-Chips gegen elektrostatische Entladung zu gewährleisten. Solch eine Struktur zum Schutz gegen elektrostatische Entladung kann an Signalleitungen gekoppelt sein, entlang denen sich ein Hochfrequenzsignal zwischen Chip-Pads und Interkonnektoren ausbreitet. Eine elektrostatische Entladung (ESD – electrostatic discharge) kann insbesondere einen durch Kontakt, einen elektrischen Kurzschluss oder dielektrischen Durchschlag verursachten plötzlichen Elektrizitätsfluss zwischen zwei Objekten bezeichnen. ESD kann eine Reihe von schädlichen Auswirkungen verursachen, darunter Versagen von elektronischen Festkörperbauteilen, wie zum Beispiel integrierten Schaltungen, die bei Beaufschlagung mit hohen Spannungen dauerhaften Schaden erleiden können.
  • Im Folgenden werden weitere Ausführungsbeispiele der elektronischen Bauelemente und Verfahren erläutert.
  • Das Wesentliche eines Ausführungsbeispiels ist darin zu sehen, dass eine Redistribution-Layer (wahlweise in Kombination mit einer entsprechenden Interkonnektor-Auslegung) so ausgelegt ist, dass ein gewünschtes Hochfrequenzverhalten am Übergang zwischen dem Halbleiter-Chip und seiner elektronischen Peripherie erreichbar ist. Insbesondere kann eine funktionalisierte Redistribution-Layer eines eingebetteten Gehäuses bereitgestellt werden. Die Redistribution-Layer stellt einen hohen Grad an Freiheit für Schaltungsdesigner zur Bereitstellung von Einstellungsstrukturen (wie zum Beispiel Kompensations- und/oder Filterstrukturen) zum Erfüllen spezieller Anforderungen (wie zum Beispiel Impedanzanpassung an einem oder mehreren der Übergänge) an eine Hochfrequenzanwendung bereit. Durch Durchführen dieser Hochfrequenzanpassung auf Redistribution-Layer-Ebene muss ein Kunde eine entsprechende Hochfrequenzeinstellung an einem Substrat (wie zum Beispiel einer Leiterplatte), auf das der gekapselte Halbleiter-Chip von dem Kunden montiert werden soll, nicht mehr vornehmen. Mit anderen Worten, die Einstellung der Redistribution-Layer gestattet die Bereitstellung eines gekapselten Halbleiter-Chips, der unabhängig von der Konfiguration des zu verbindenden Substrats universell verwendet werden kann. Der Kunde muss einfach dieses Substrat mit dem Interkonnektor des Halbleiter-Chip-Gehäuses in Form des elektronischen Bauelements verbinden und braucht sich um Impedanzanpassung und dergleichen keine Sorgen zu machen. Vorteilhafterweise kann eine Kurzschlussstrecke oder dergleichen in der Redistribution-Layer zum Zweck der Unterdrückung einer elektrostatischen Entladung integriert werden.
  • Bei einer Ausführungsform kann die Verkapselungsstruktur eine Mold-Struktur sein. Dementsprechend kann der Verkapselungsprozess ein Molding-Prozess sein.
  • Bei einer Ausführungsform kann die Verkapselungsstruktur ein Laminat sein. Dementsprechend kann der Verkapselungsprozess ein Laminierungsprozess sein.
  • Bei einer Ausführungsform ist die mindestens eine Einstellungsstruktur zur Anpassung von Impedanz des Übergangs konfiguriert. Zum Beispiel kann die Impedanz des Übergangs dazu eingestellt werden, einen Sollwert, zum Beispiel 50 Ω, anzunehmen.
  • Bei einer Ausführungsform ist die mindestens eine Einstellungsstruktur zur Reduzierung von Verlusten am Übergang konfiguriert. Am Übergang kann Reflexion eines Teils der Signalenergie insbesondere dann auftreten, wenn die Abmessung des Übergangs in der gleichen Größenordnung wie die Wellenlänge des laufenden Hochfrequenzsignals liegt. Durch Einstellung von Form und Abmessung der elektrisch leitfähigen Strukturen in der Redistribution-Layer können solche Reflexionen reduziert werden, um dadurch Verluste zu verringern.
  • Bei einer Ausführungsform ist die mindestens eine Einstellungsstruktur als ein Frequenzfilter am Übergang konfiguriert. Die Einstellung von Form und Abmessung der Redistribution-Layer gestattet es, die Struktur für Signale auf bestimmten Frequenzen transparent zu machen und für Signale auf anderen Frequenzen im Wesentlichen intransparent zu machen. Deshalb kann auch ein Frequenzfilter in der Redistribution-Layer integriert werden.
  • Bei einer Ausführungsform umfasst das elektronische Bauelement ein Substrat, das einen elektrisch isolierenden Träger und eine Verdrahtungsstruktur auf dem und/oder im Träger umfasst, wobei die Verdrahtungsstruktur an den mindestens einen Interkonnektor elektrisch gekoppelt ist, wobei die mindestens eine Einstellungsstruktur dazu konfiguriert ist, Hochfrequenzeigenschaften eines Übergangs zwischen dem Halbleiter-Chip und dem Substrat einzustellen. Solch ein Substrat kann eine Leiterplatte (PCB), eine Keramikplatte, ein Flex-Board oder dergleichen, auf das der gekapselte Halbleiter-Chip montiert werden soll, sein.
  • Bei einer Ausführungsform umfasst das elektronische Bauelement mindestens einen weiteren Halbleiter-Chip, der mindestens ein weiteres elektrisches Chip-Pad umfasst, wobei die Verkapselungsstruktur darüber hinaus mindestens einen Teil des weiteren Halbleiter-Chips verkapselt, und wobei die Redistribution-Layer darüber hinaus an das mindestens eine weitere Chip-Pad elektrisch gekoppelt ist, wobei die mindestens eine Einstellungsstruktur dazu konfiguriert ist, Hochfrequenzeigenschaften eines Übergangs zwischen dem Halbleiter-Chip und dem mindestens einen weiteren Halbleiter-Chip einzustellen. Deshalb kann die Hochfrequenzeinstellung in der zwei (oder mehr) in dem gleichen elektronischen Bauelement gekapselte Halbleiter-Chips verbindenden Redistribution-Layer durchgeführt werden.
  • Bei einer Ausführungsform umfasst das elektronische Bauelement eine Antenne, die insbesondere in der Redistribution-Layer integriert ist, wobei die mindestens eine Einstellungsstruktur dazu konfiguriert ist, Hochfrequenzeigenschaften eines Übergangs zwischen dem Halbleiter-Chip und der Antenne einzustellen. Deshalb kann die Hochfrequenzeinstellung in der Redistribution-Layer an einem den Halbleiter-Chip mit einer oder mehreren passiven Strukturen (wie zum Beispiel Kapazitäten, Induktivitäten usw.), die eine in der Redistribution-Layer integrierte Antenne bilden, verbindenden Übergang durchgeführt werden.
  • Bei einer Ausführungsform ist die Einstellungsstruktur aus einer aus einer kurzgeschlossenen Stichleitung, einer offenen Stichleitung, einer kurzen hochohmigen Leitung, einer kurzen niederohmigen Leitung, einer Schlitzleitung, einer Wellenstruktur, einem Tiefpassfilter, einem Hochpassfilter und einem Bandpassfilter bestehenden Gruppe ausgewählt.
  • Bei einer Ausführungsform umfasst die mindestens eine Einstellungsstruktur mindestens eine Hochfrequenzschaltungskomponente. Beispiele für solche Hochfrequenzschaltungskomponenten sind Induktivitäten, Kapazitäten, ohmsche Widerstände usw., die als Teil der Redistribution-Layer gebildet sein können.
  • Bei einer Ausführungsform umfasst die Redistribution-Layer mindestens eine Struktur zum Schutz gegen elektrostatische Entladung, die zum Schützen des elektronischen Bauelements gegen elektrostatische Entladung konfiguriert ist. Dementsprechend kann das Verfahren das Bilden der Redistribution-Layer mit mindestens einer Struktur zum Schutz gegen elektrostatische Entladung zum Schützen der elektronischen Anordnung gegen elektrostatische Entladung umfassen. Insbesondere kann ein und dieselbe Redistribution-Layer zum Durchführen von sowohl Hochfrequenzeinstellung als auch ESD-Schutz verwendet werden. Dies führt zu einem sehr kompakten elektronischen Bauelement.
  • Bei einer Ausführungsform umfasst die mindestens eine Struktur zum Schutz gegen elektrostatische Entladung einen Erdungsabschnitt, der von mindestens einem anderen Abschnitt der Redistribution-Layer hochfrequenzentkoppelt ist, wobei der mindestens eine andere Abschnitt eine elektrische Kopplung zwischen dem mindestens einen Interkonnektor und dem mindestens einen elektrischen Chip-Pad bereitstellt. Der Erdungsabschnitt kann galvanisch an den mindestens einen anderen Abschnitt gekoppelt sein, um dadurch den Schutz gegen elektrostatische Entladung bereitzustellen. Mit anderen Worten, die Struktur zum Schutz gegen elektrostatische Entladung kann durch den geerdeten Abschnitt in Kombination mit einer schmalen Brücke (zum Beispiel mit einer Dicke in einem Bereich zwischen 5 µm und 40 µm, insbesondere in einem Bereich zwischen 10 µm und 30 µm, zum Beispiel 20 µm), die den geerdeten Abschnitt mit dem signalführenden Verbindungsabschnitt mechanisch verbindet, gebildet sein. Bei einer Ausführungsform ist der Erdungsabschnitt durch einen verengten Stummelabschnitt („stub“), der den Erdungsabschnitt von dem mindestens einen anderen Abschnitt für Signale auf einer Betriebsfrequenz des elektronischen Bauelements elektrisch entkoppelt, an den mindestens einen anderen Abschnitt galvanisch schwach gekoppelt. Solch ein verengter Stummelabschnitt kann für Hochfrequenzsignale, die sich entlang der Redistribution-Layer ausbreiten, im Wesentlichen intransparent sein.
  • Bei einer Ausführungsform umfasst die Redistribution-Layer mindestens einen Verbindungsabschnitt, der sich entlang einem jeweiligen Pfad von einem jeweiligen des mindestens einen Interkonnektors zu einem jeweiligen des mindestens einen elektrischen Chip-Pads verjüngt. Mit anderen Worten, die Signalleitung kann vom Interkonnektor zum Chip-Pad kontinuierlich schmaler werden. Solch ein sich verjüngender Abschnitt kann das elektrische Feld lokal beschränken, wodurch verhindert werden kann, dass ein starkes elektrisches Störfeld in den Halbleiter-Chip eindringt.
  • Bei einer Ausführungsform ist der Halbleiter-Chip zum Betrieb bei einer Frequenz von mindestens ca. 10 GHz, insbesondere in einem Frequenzbereich zwischen ca. 10 GHz und ca. 140 GHz, konfiguriert. Andere Ausführungsbeispiele können jedoch bei einer anderen Betriebsfrequenz betrieben werden.
  • Bei einer Ausführungsform umfasst das elektronische Bauelement mindestens eine weitere Redistribution-Layer, die zwischen mindestens einem Teil der Interkonnektoren und mindestens einem Teil der Chip-Pads angeordnet und elektrisch daran gekoppelt ist. Deshalb ist es möglich, die elektrische Leistung der Redistribution-Layer durch Bereitstellung mehrerer Redistribution-Layers, die zur Einstellung der Hochfrequenzeigenschaften und/oder zur Bereitstellung eines effizienten ESD-Schutzes zusammenwirken, weiter zu verfeinern.
  • Bei einer Ausführungsform umfasst die Redistribution-Layer eine strukturierte Schicht aus elektrisch leitfähigem Material. Diese strukturierte Schicht aus elektrisch leitfähigem Material kann in einer elektrisch isolierenden Matrix eingebettet sein. Die mindestens eine Einstellungsstruktur kann Teil der strukturierten Schicht aus elektrisch leitfähigem Material sein.
  • Bei einer Ausführungsform sind die Interkonnektoren Lötkugeln. Die Interkonnektoren können direkt an der Redistribution-Layer befestigt sein.
  • Bei einer Ausführungsform ist der Halbleiter-Chip für eine Hochfrequenzanwendung konfiguriert. Zum Beispiel ist die Hochfrequenzanwendung aus einer aus einer Anwendung zur Fahrzeugradarabstandsmessung, einer Mobilkommunikationsanwendung, einer industriellen Kommunikationsanwendung und einer Sensoranwendung bestehenden Gruppe ausgewählt. Andere Anwendungen sind jedoch auch möglich.
  • Bei einer Ausführungsform steht eine erste Hauptfläche der Redistribution-Layer in direktem Kontakt mit mindestens einem Teil der Chip-Pads, und eine gegenüberliegende zweite Hauptfläche der Redistribution-Layer steht in direktem Kontakt mit mindestens einem Teil der Interkonnektoren. Somit können zwei einander gegenüberliegende Hauptflächen der planaren Redistribution-Layer auf einer Seite die Kontakt-Pads des Halbleiter-Chips und auf der anderen Seite die Lötkugeln oder andere Interkonnektoren kontaktieren.
  • Bei einer Ausführungsform ist das elektronische Bauelement als eWLB-Package (eWLB – embedded Wafer Level Ball Grid Array) konfiguriert. Die eWLB-Technologie bietet einen besonders hohen Freiheitsgrad bei der Auslegung der Redistribution-Layer. Deshalb ist eWLB besonders für die Durchführung von Hochfrequenzeinstellung und/oder ESD-Schutz gemäß Ausführungsbeispielen besonders geeignet.
  • Bei einer Ausführungsform umfasst das Verfahren Abgleichen der Redistribution-Layer zur Schaffung eines Sollhochfrequenzverhaltens und/oder eines Soll-ESD-Schutzes der elektronischen Anordnung oder eines Teils davon. In diesem Zusammenhang bedeutet der Begriff "Abgleichen", dass eine Breite, Länge, Dicke und/oder Form von Unterstrukturen der Redistribution-Layer absichtlich so eingestellt wird/werden, dass gewünschte Eigenschaften hinsichtlich Hochfrequenzeinstellung und/oder ESD-Schutz erhalten werden. Das Abgleichen kann basierend auf theoretischen Modellen des elektronischen Verhaltens der speziell ausgelegten Redistribution-Layer durchgeführt werden. Darüber hinaus oder als Alternative dazu kann das Abgleichen unter Verwendung von Simulationssoftware oder dergleichen durchgeführt werden, so dass mit einem Trial-and-Error-Ansatz die elektronischen Eigenschaften der Redistribution-Layer hinsichtlich Abgleichung eingestellt werden können. Insbesondere kann das Abgleichen mindestens eines der aus der aus Reduzieren von Hochfrequenzverlust an mindestens einem Übergang zwischen einem jeweiligen der Halbleiter-Chips und seiner Peripherie, Anpassen von Impedanz an mindestens einem Übergang zwischen einem jeweiligen der Halbleiter-Chips und seiner Peripherie, Einstellen von Frequenzeigenschaften an mindestens einem Übergang zwischen einem jeweiligen der Halbleiter-Chips und seiner Peripherie und Bereitstellen von Schutz gegen elektrostatische Entladung an mindestens einem Übergang zwischen einem jeweiligen der Halbleiter-Chips und seiner Peripherie bestehenden Gruppe umfassen.
  • Bei einer Ausführungsform umfasst das Verfahren Trennen (zum Beispiel Vereinzeln durch Sägen, Stanzen, Ätzen usw.) der elektronischen Anordnung zu mehreren einzelnen elektronischen Bauelementen, die jeweils mindestens einen der Halbleiter-Chips mit mindestens einem entsprechenden elektrischen Chip-Pad oder Chip-Kontakt, einen Teil der Verkapselungsstruktur, die den mindestens einen Halbleiter-Chip zumindest teilweise verkapselt, einen Teil der Redistribution-Layer und einen Teil der Interkonnektoren umfassen. Somit können sowohl die Verkapselung als auch die Bildung und Auslegung der Redistribution-Layer auf Wafer-Ebene durchgeführt werden, bevor die elektronische Anordnung in einzelne elektronische Bauelemente getrennt wird. Dieser Ansatz führt zu einer besonders kostengünstigen und leichten Herstellung der elektronischen Bauelemente.
  • Bei einer Ausführungsform umfasst das Verfahren Montieren mindestens eines der elektronischen Bauelemente auf ein Substrat, das einen elektrisch isolierenden Träger und eine Verdrahtungsstruktur auf dem und/oder im Träger umfasst, wobei die Verdrahtungsstruktur an den mindestens einen der Interkonnektoren elektrisch gekoppelt ist, der dem mindestens einen elektronischen Bauelement zugeordnet ist. Nach dem Vereinzeln können die gekapselten elektronischen Chips mit integrierter Hochfrequenzeinstellung und/oder integriertem ESD-Schutz somit auf im Wesentlichen jeglicher Art von Substrat platziert und montiert werden, da die Anpassung des Übergangs zwischen dem Halbleiter-Chip und seiner Peripherie bereits bei der Herstellung der elektronischen Bauelemente durchgeführt worden ist.
  • Bei einer Ausführungsform wird die Montage unabhängig von den elektronischen Eigenschaften des Substrats und ohne zusätzliche Einstellung von Hochfrequenzeigenschaften eines Übergangs zwischen mindestens einem der Halbleiter-Chips und dem Substrat durchgeführt. Deshalb können die hergestellten elektronischen Bauelemente als Allzweckbauelemente betrachtet werden, die im Grunde mit jeglicher Art von Substrat kombiniert werden können, ohne dass eine substratspezifische oder anwendungsspezifische Anpassung der Hochfrequenzeigenschaften des kombinierten Systems durchgeführt werden muss.
  • Ausführungsbeispiele können teilweise oder vollständig durch einen oder mehrere geeignete Softwareprogramme, die auf jeglicher Art von Datenträger gespeichert oder auf andere Weise durch diesen bereitgestellt werden können und die in einer oder durch eine beliebige(n) geeignete(n) Datenverarbeitungseinheit ausgeführt werden könnten, ausgestaltet oder gestützt werden. Technische Funktionen gemäß Ausführungsbeispielen können durch ein Computerprogramm, das heißt durch Software, oder durch Verwendung einer oder mehrerer spezieller elektronischer Optimierungsschaltungen, das heißt als Hardware, oder in Hybridform, das heißt mittels Softwarekomponenten und Hardwarekomponenten, realisiert werden. Solch eine Software kann zur Auslegung der Redistribution-Layer hinsichtlich Hochfrequenzeinstellung und/oder ESD-Schutz implementiert werden. Solch eine Software kann numerische Simulations- und Optimierungsprozeduren basierend auf vordefinierten physikalischen Modellen durchführen und/oder kann theoretische Modelle, die Hochfrequenzverhalten und/oder ESD betreffen, während der Auslegung berücksichtigen.
  • Die obigen und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung und den angehängten Ansprüche in Verbindung mit den beigefügten Zeichnungen, in denen gleiche Teile oder Elemente mit den gleichen Bezugszahlen bezeichnet sind, ersichtlich.
  • Kurze Beschreibung der Zeichnungen
  • Die beigefügten Zeichnungen, die zum näheren Verständnis von Ausführungsbeispielen der Erfindung enthalten sind und einen Teil der Beschreibung bilden, stellen Ausführungsbeispiele der Erfindung dar.
  • In den Zeichnungen zeigen:
  • 1 eine dreidimensionale Ansicht eines elektronischen Bauelements gemäß einem Ausführungsbeispiel mit einem verlustarmen differenziellen Signalübergang;
  • 2 eine Draufsicht der Redistribution-Layer des elektronischen Bauelements nach 1;
  • 3 eine dreidimensionale Ansicht eines elektronischen Bauelements gemäß einem anderen Ausführungsbeispiel mit einem Bandpass bei ungefähr 40 GHz, einer differenziellen Signalarchitektur und einem ESD-Schutz;
  • 4 eine Draufsicht der Redistribution-Layer des elektronischen Bauelements nach 3;
  • 5 ein Diagramm, das Einfügungsdämpfung in Abhängigkeit von einer Betriebsfrequenz des elektronischen Bauelements nach 3 darstellt;
  • 6 ein Diagramm, das Rückflussdämpfung in Abhängigkeit von einer Betriebsfrequenz für das elektronische Bauelement nach 3 zeigt;
  • 7 eine Draufsicht einer Redistribution-Layer eines elektronischen Bauelements gemäß einem anderen Ausführungsbeispiel mit einem Bandpass bei ungefähr 60 GHz, einer differenziellen Signalarchitektur und einem ESD-Schutz;
  • 8 ein Diagramm, das Einfügungsdämpfung in Abhängigkeit von einer Betriebsfrequenz für das elektronische Bauelement nach 7 darstellt;
  • 9 ein Diagramm, das Rückflussdämpfung in Abhängigkeit von einer Betriebsfrequenz für das elektronische Bauelement nach 7 darstellt;
  • 10 eine Draufsicht einer Redistribution-Layer eines elektronischen Bauelements gemäß einem anderen Ausführungsbeispiel mit einem Bandpass bei ca. 60 GHz, einem differenziellen Signal, einer Broadband-Realisierung und einem ESD-Schutz;
  • 11 ein Diagramm, das Einfügungsdämpfung und Rückflussdämpfung in Abhängigkeit von einer Betriebsfrequenz für das elektronische Bauelement nach 10 darstellt;
  • 12 eine Draufsicht einer Redistribution-Layer eines elektronischen Bauelements gemäß einem anderen Ausführungsbeispiel mit einem Bandpass, einer Single-Ended-Signalarchitektur und einem ESD-Schutz;
  • 13 eine Querschnittsansicht eines elektronischen Bauelements gemäß einem anderen Ausführungsbeispiel mit einer Hochfrequenzeinstellung, das einer Redistribution-Layer zwischen einem Halbleiter-Chip und einer in der Redistribution-Layer integrierten Antenne ausgebildet ist;
  • 14 eine Querschnittsansicht eines elektronischen Bauelements gemäß einem anderen Ausführungsbeispiel mit einer Hochfrequenzeinstellung, das in einer Redistribution-Layer zwischen zwei in der gleichen Verkapselungsstruktur gekapselten Halbleiter-Chips ausgebildet ist;
  • 15 eine Querschnittsansicht eines elektronischen Bauelements gemäß einem Ausführungsbeispiel mit einer Hochfrequenzeinstellung, das in zwei Redistribution-Layers ausgebildet ist;
  • 16 bis 21 Querschnittsansichten verschiedener Strukturen, die bei der Durchführung eines Verfahrens zur Herstellung einer elektronischen Anordnung und zur anschließenden Herstellung mehrerer elektronischer Bauelemente aus dieser elektronischen Anordnung gemäß einem Ausführungsbeispiel erhalten werden.
  • Detaillierte Beschreibung von Ausführungsbeispielen
  • Die Darstellung in der Zeichnung ist schematisch und nicht maßstäblich.
  • Vor der näheren Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Figuren werden einige allgemeine Betrachtungen basierend darauf, welche Ausführungsbeispiele entwickelt worden sind, zusammengefasst
  • Ein Ausführungsbeispiel betrifft die Auslegung und die Optimierung von Hochfrequenz-Chip-Package-Board-Schnittstellen in Wafer-Level-Packages. Ausführungsbeispiele betreffen Layout-Techniken und Auslegungsansätze für eine Redistribution-Layer (RDL) in einem eWLB(embedded Wafer Level Ball Grid Array)-Package zum Erreichen und Realisieren und zum Erfüllen der folgenden Aspekte:
    • a) Verlustreduzierung von Hochfrequenz-Chip-Package- und -Chip-Package-Board-Übergängen,
    • b) Impedanzanpassung von Hochfrequenz-Chip-Package- und -Chip-Package-Board-Übergängen,
    • c) Chip-Package- und Chip-Package-Board-Übergänge mit maßgeschneiderten Frequenzeigenschaften (zum Beispiel Tief-, Hoch- oder Bandpass-Filter),
    • d) ESD-Schutz in Chip-Package und Chip-Package-Board-Übergängen.
  • Herkömmlicherweise werden die Aspekte 1a) bis 1c) durch Realisieren von externen Impedanzanpassungsstrukturen auf dem Board, das heißt auf einem Substrat, wie zum Beispiel einer Leiterplatte, die mit einem gekapselten Halbleiter-Chip verbunden ist, gelöst. Dies ist deshalb schwierig, weil das Layout des Boards oftmals vom Kunden erfolgt und die Auslegung externer Anpassungsstrukturen ein detailliertes Wissen über das Package- und Chip-Layout erfordert. Diese detaillierten Chip- und Layout-Informationen sind in den meisten Fällen vertraulich und stehen den Kunden somit nicht zur Verfügung. Des Weiteren erfordert die Auslegung solcher externen Impedanzanpassungsstrukturen Know-how und beträchtlichen Aufwand seitens der Kunden. Somit ist es von Vorteil, Packages zu liefern, die keiner externen Anpassung bedürfen.
  • Herkömmlicherweise wird Aspekt 1d) durch Realisieren einer eigens vorgesehenen Struktur auf dem Chip gelöst.
  • Der Nachteil dieser Lösung besteht in durch diese Strukturen eingefügter hoher Dämpfung.
  • Im Gegensatz zu solchen herkömmlichen Ansätzen verwendet ein Ausführungsbeispiel die RDL der eWLB zur Schaffung einer erforderlichen Frequenzleistung und eines erforderlichen Frequenzverhaltens der Chip-Package- und Chip-Package-Board-Schnittstellen. Ausführungsbeispiele, die in den RDL-Komponenten, wie zum Beispiel kurzgeschlossenen Stichleitungen, offenen Stichleitungen, kurzen hochohmigen Leitungen, kurzen niederohmigen Leitungen, Schlitzleitungen und Welleneffekten, realisiert sind, werden zum Erhalt der erforderlichen HF-Leistung verwendet. Bei solchen RDL-Layout-Modifikationen ist es möglich, die Verluste zu reduzieren und eine Broadband-Impedanzanpassung der HF-Übergänge zu realisieren. Deshalb kann auf eine entsprechende On-Board-Kompensierung verzichtet werden. Des Weiteren schaffen Ausführungsbeispiele Filterverhalten (zum Beispiel Tief-, Hoch- oder Bandpassfilter) und stellen ESD-Schutz ohne zusätzlichen Aufwand hinsichtlich Kosten, Material und Platz bereit. Ausführungsbeispiele können durch Verwendung einer RDL-Schicht oder mehrerer RDL-Schichten realisiert werden.
  • Das Wesentliche gemäß einem Ausführungsbeispiel besteht in der Verwendung einer oder mehrerer RDL der eWLB durch Berücksichtigung der Kugeldiskontinuität zum Erreichen mindestens eines der Ziele 1a) bis 1d).
  • 1 zeigt eine dreidimensionale Ansicht eines elektronischen Bauelements 100 gemäß einem Ausführungsbeispiel mit einer verlustarmen differenziellen Signalübergangsleistung.
  • Das elektronische Bauelement 100, das als ein eWLB-Package konfiguriert ist, umfasst mehrere Interkonnektoren 102, die als Lötkugeln zur Bereitstellung einer elektrisch leitfähigen Verbindung zwischen einem gekapselten Halbleiter-Chip 104 und einem Substrat 114, wie zum Beispiel einer Leiterplatte, ausgestaltet sind.
  • Der Halbleiter-Chip 104 ist zur Durchführung einer Hochfrequenzanwendung konfiguriert und hat zu diesem Zweck mindestens eine (nicht gezeigte) darin integrierte IS-Komponente. Der Halbleiter-Chip 104 hat auch mehrere elektrische Chip-Pads 106, die die IS-Komponenten mit einer Außenseite des Halbleiter-Chips 104 verbinden.
  • Eine Verkapselungsstruktur 108 ist aus einem Kunststoffmaterial hergestellt, das einen Teil des Halbleiter-Chips 104 verkapselt und sowohl mechanischen Schutz bereitstellt als auch einen Beitrag zur Wärmeabführung von während des Betriebs des elektronischen Bauelements 100 erzeugter Hitze leistet.
  • Eine elektrisch leitfähige Redistribution-Layer 110 ist in einer (in 1 nicht gezeigten) dielektrischen Matrix eingebettet und zwischen den Interkonnektoren 102 und den Chip-Pads 106 angeordnet. Die Redistribution-Layer 110 ist als eine oder mehrere strukturierte elektrisch leitfähige Schicht(en) ausgebildet und verbindet deshalb elektrisch auch die Interkonnektoren 102 und die Chip-Pads 106 und schließt dadurch den so genannten Interkonnektorspalt dazwischen. Die Redistribution-Layer 110 verteilt sich zwischen den Interkonnektoren 102 und dem Halbleiter-Chip 104 ausbreitende Signale um. Eine erste Hauptfläche (das heißt eine Oberseite) der Redistribution-Layer 110 steht mit den Chip-Pads 106 in direktem Kontakt, und eine gegenüberliegende zweite Hauptfläche (das heißt eine Unterseite) der Redistribution-Layer 110 steht mit den Interkonnektoren 102 in direktem Kontakt.
  • Wie in 2 ausführlicher gezeigt ist, umfasst die Redistribution-Layer 110 eine Einstellungsstruktur 112, die zur Einstellung von Hochfrequenzeigenschaften eines elektronischen Übergangs zwischen dem Halbleiter-Chip 104 und seiner Peripherie konfiguriert ist. Die Einstellungsstruktur 112 bildet einen Teil der strukturierten Schicht aus elektrisch leitfähigem Material, dass die Redistribution-Layer 110 bildet. Insbesondere der Teil der Redistribution-Layer 110 neben den Chip-Pads 106 trägt einen großen Teil zu den Hochfrequenzeigenschaften des elektronischen Bauelements 100 bei, so dass insbesondere dieser Teil dazu eingestellt wird, vordefinierten Hochfrequenzeigenschaften zu entsprechen. Die erwähnte Peripherie wird hier durch das als eine Leiterplatte ausgestaltete und durch einen elektrisch isolierenden Träger 116 mit einer darauf strukturierten und aus Kupfermaterial hergestellten elektrisch leitfähigen Verdrahtung 118 gebildete Substrat 114 gebildet. Die Einstellungsstruktur 112 ist hier für Anpassung der Impedanz dieses Übergangs und zur Verlustreduzierung an diesem Übergang konfiguriert.
  • Wie in 2 ausführlicher gezeigt, umfasst die Redistribution-Layer 110 darüber hinaus elektrisch geerdete Abschnitte 180.
  • 2 zeigt eine Draufsicht der Redistribution-Layer 110 des elektronischen Bauelements 100 nach 1. Die Redistribution-Layer 110 umfasst zwei im Wesentlichen Q-förmige signalführende Verbindungsabschnitte 200 (die hier differenzielle Signale führen; für eine Single-Ended-Ausführungsform kann ein einziger Verbindungsabschnitt 200 ausreichend sein), die sich entlang einem jeweiligen Pfad von einem jeweiligen der Interkonnektoren 102 (siehe den dicken Teil "D", der eine Größe von 320 µm aufweisen kann) zu einem jeweiligen der elektrischen Chip-Pads 106 (siehe dünnen Teil "d", der eine Größe von 60 µm haben kann) im Wesentlichen verjüngen. Zwischen einem Verbindungsteil (siehe "D") zur Verbindung mit einem Interkonnektor 102 und einem Verbindungsteil (siehe "d") zur Verbindung mit einem Chip-Pad 106 umfasst der Verbindungsabschnitt 200 eine verengte Signaltransportleitung, entlang der sich ein Hochfrequenzsignal während des Betriebs ausbreitet.
  • Die elektrisch geerdeten Abschnitte 180 umfassen zwei symmetrische im Wesentlichen L-förmige Außenabschnitte und einen im Wesentlichen rechteckigen Mittelabschnitt. Jeder der beiden im Wesentlichen Q-förmigen Verbindungsabschnitte 200 ist zwischen einem jeweiligen der im Wesentlichen L-förmigen Abschnitte und dem mittleren Erdungsabschnitt der elektrisch geerdeten Abschnitte 180 angeordnet. Die beiden symmetrischen im Wesentlichen L-förmigen Außenabschnitte, der eine im Wesentlichen rechteckige Mittelabschnitt und die Verbindungsabschnitte 200 sind voneinander galvanisch getrennt.
  • Noch immer auf 2 Bezug nehmend, befindet sich ein Raster- oder Kontaktmaß "d" der Chip-Pads 106 in dem Bereich zwischen 20 µm und 200 µm, zum Beispiel auf 100 µm. Ein Raster- oder Kontaktmaß "D" der Interkonnektoren 102 befindet sich dagegen in dem Bereich zwischen 300 µm und 1000 µm, zum Beispiel auf 500 µm. Die Redistribution-Layer 110 schließt den so genannten Interkonnektorspalt zwischen dem kleinen Raster der Chip-Pads 106 und dem größeren Raster der Interkonnektoren 102. Im Vergleich dazu kann die Dicke der die Redistribution-Layer 110 bildenden strukturierten elektrisch leitfähigen Schicht in einem Bereich zwischen 1 µm und 10 µm, zum Beispiel auf 7 µm, liegen. Diese strukturierte elektrisch leitfähige Schicht kann in einer dielektrischen Schicht (die zwei Unterschichten beispielsweise aus organischem Material haben kann) mit einer Dicke in einem Bereich zwischen 10 µm und 50 µm, zum Beispiel von 20 µm, eingebettet sein.
  • Die Einstellungsstruktur 112 von 2 ist dazu konfiguriert, ein elektrisches Feld lokal so zu beschränken, dass es nicht in einem bedeutenden Maße in den Halbleiter-Chip 104 eindringen kann. Darüber hinaus ist der Signalpfad entlang den Verbindungsabschnitten 200 kurz und dünn (insbesondere dünner als die Kontakte "d" für die Chip-Pads 106). Es hat sich herausgestellt, dass die gezeigte Geometrie eine Impedanzanpassung und einen verlustarmen Übergang in Folge der kleinen Mittelraumbreite und Leitungsbreite der Verbindungsabschnitte 200 bereitstellt.
  • 3 zeigt eine dreidimensionale Ansicht eines elektronischen Bauelements 100 gemäß einem anderen Ausführungsbeispiel mit einem Bandpass bei ca. 40 GHz, einem differenziellen Signal und einem ESD-Schutz. 4 zeigt eine Draufsicht der Redistribution-Layer 110 des elektronischen Bauelements 100 nach 3.
  • Die Redistribution-Layer 110 des elektronischen Bauelements 100 nach 3 und 4 umfasst eine Struktur 120 zum Schutz gegen elektrostatische Entladung, die zum Schützen des elektronischen Bauelements 100 gegen elektrostatische Entladung konfiguriert ist. Die Struktur 120 zum Schutz gegen elektrostatische Entladung bildet Teil der strukturierten Schicht des die Redistribution-Layer 110 bildenden elektrisch leitfähigen Materials. Die Struktur 120 zum Schutz gegen elektrostatische Entladung umfasst einen geerdeten Abschnitt (das heißt, der mit einem elektrischen Erdungspotenzial verbunden ist) der Redistribution-Layer 110 und ist von einem signalführenden Abschnitt (siehe Bezugszahl 200 in 2) der Redistribution-Layer 110 hochfrequenzentkoppelt, wobei der signalführende Abschnitt eine elektrische Kopplung zwischen den Interkonnektoren 102 und den elektrischen Chip-Pads 106 bereitstellt. Der Teil der Struktur 120 zum Schutz gegen elektrostatische Entladung bildende Erdungsabschnitt ist bei der gezeigten Ausführungsform mit dem signalführenden Abschnitt gekoppelt. In 4 nimmt die Erdungsabschnittstruktur mehr als 80% der Fläche der Redistribution-Layer 110 ein und ist mit zwei Verbindungsabschnitten 200 galvanisch gekoppelt, welche die tatsächlichen Hochfrequenzsignale durch zwei räumlich beschränkte, lokal verengte Stichleitungen (siehe die leistenförmigen Fortsätze 400 der beiden Verbindungsabschnitte 200), die den Erdungsabschnitt von den Verbindungsabschnitten 200 für Hochfrequenzsignale auf einer Betriebsfrequenz des elektronischen Bauelements 100 elektrisch entkoppeln und deshalb unter Zusammenwirkung mit der Struktur 120 zum Schutz gegen elektrostatische Entladung zu dem Schutz gegen elektrostatische Entladung beitragen, führen. Diese galvanische Kopplung stellt den ESD-Schutz dar. Wenn beispielsweise auf der Leiterplatte auf einer Signalleitung eine schädliche Hochspannung vorliegt, dann wird der Halbleiter-Chip 104 durch diese Hochspannung nicht beschädigt, da die Hochspannung aufgrund dieser galvanischen Kopplung der signalführenden Verbindungsabschnitte 200 und Erdungsabschnitte kurzgeschlossen wird. Dieser Kurzschluss ist aufgrund von Resonanzeffekten auf der Betriebsfrequenz hochfrequenzentkoppelt. Die Verbindungsabschnitte 200 sind im Wesentlichen Q-förmig, wie in 2. Die Redistribution-Layer 110 ist hier als eine durchgehende Schicht mit Aussparungen 402 ausgebildet, um dadurch die beiden symmetrischen Verbindungsabschnitte 200, die von dem Erdungsabschnitt teilweise umgeben sind, zu definieren. Die Aussparungen 402 definieren auch die leistenförmigen Fortsätze 400, die die kurzgeschlossenen Stichleitungen bilden und eine Brücke zwischen den Verbindungsabschnitten 200 und dem Erdungsabschnitt bilden. Die leistenförmigen Fortsätze 400 bilden zusammen mit den Interkonnektoren 102 ein elektronisches LC-Glied. Jeder leistenförmige Fortsatz 400, der eine kurzgeschlossene Stichleitung bildet, stellt sowohl einen ESD-Schutz als auch eine elektromagnetische Anpassung dar. Für die elektromagnetische Anpassung hat das gesamte Layout eine Auswirkung.
  • Die Ausführungsform von 3 und 4 funktioniert als ein Bandpass bei ca. 40 GHz und stellt infolge der Auslegung der Verbindungsabschnitte 200 und der kurzgeschlossenen Stichleitungen einen ESD-Schutz bereit.
  • 5 zeigt ein Diagramm 500, das Einfügungsdämpfung in Abhängigkeit von einer Betriebsfrequenz für das elektronische Bauelement 100 nach 3 darstellt. Das Diagramm 500 weist eine Abszisse 502 auf, entlang der eine Frequenz aufgetragen ist. Entlang einer Ordinate 504 ist die Einfügungsdämpfung aufgetragen. Wie anhand der Bezugszahl 506 ersichtlich, wird bei bestimmten niedrigen Frequenzen eine hohe Dämpfung erreicht. Wie anhand der Bezugszahl 508 ersichtlich, wird eine sehr geringe Dämpfung bei mittleren Frequenzen um 40 GHz erreicht (die folglich als Betriebsfrequenz des elektronischen Bauelements 100 äußerst geeignet sind). Die Kennliniensteilheit des Diagramms in 5 zeigt auch, dass durch das elektronische Bauelement 100 nach 3 eine Frequenzfilterfunktion erhalten wird.
  • 6 zeigt ein Diagramm 600, das Rückflussdämpfung (das heißt eine Dämpfung in Folge von Signalreflexionen am Übergang) in Abhängigkeit von einer Betriebsfrequenz für das elektronische Bauelement 100 nach 3 darstellt. Das Diagramm 600 weist eine Abszisse 502 auf, entlang der eine Frequenz aufgetragen ist. Entlang einer Ordinate 602 ist die Rückflussdämpfung aufgetragen. Die Bezugszahl 604 zeigt, dass es bei sehr geringen Frequenzen zu Kurzschlüssen kommt. Die Bezugszahl 606 zeigt, dass bei mittleren Frequenzen um 40 GHz im Grunde keine Reflexionen auftreten.
  • 7 zeigt eine Draufsicht einer Redistribution-Layer 110 eines elektronischen Bauelements gemäß einem anderen Ausführungsbeispiel mit einer Bandpassfilterfunktion bei ca. 60 GHz, einer differenziellen Signalarchitektur und einem ESD-Schutz.
  • Die Ausführungsform von 7 ähnelt stark der Ausführungsform von 4, hat aber eine andere Länge der kurzgeschlossenen Stichleitungen, die durch die leistenförmigen Fortsätze 400 definiert werden. Somit kann durch Einstellung der Länge der kurzgeschlossenen Stichleitungen eine Frequenzeinstellung durchgeführt werden.
  • 8 zeigt ein Diagramm 800, das Einfügungsdämpfung in Abhängigkeit von einer Betriebsfrequenz für das elektronische Bauelement nach 7 darstellt. 9 zeigt ein Diagramm 900, das Rückflussdämpfung in Abhängigkeit von einer Betriebsfrequenz für das elektronische Bauelement nach 7 darstellt. Das Diagramm 800 entspricht Diagramm 500, und Diagramm 900 entspricht Diagramm 600. Durch einen Vergleich der Diagramme 500, 600 mit den Diagrammen 800, 900 ist zu sehen, dass die bloße Anpassung der Länge der kurzgeschlossenen Stichleitungen die optimale Betriebsfrequenz und die Dämpfungskurve ändert.
  • 10 zeigt eine Draufsicht einer Redistribution-Layer 110 eines elektronischen Bauelements gemäß einem anderen Ausführungsbeispiel, das als Bandpass bei ca. 60 GHz funktioniert, ein differenzielles Signal führt und eine Broadband-Realisierung und einen ESD-Schutz aufweist.
  • Gemäß 10 sind die Verbindungsabschnitte 200 im Wesentlichen kirschförmig. In 10 sind die Verbindungsabschnitte 200 wesentlich länger als bei den zuvor beschriebenen Ausführungsformen. Zum Beispiel können die signalführenden Abschnitte eine Länge von 300 µm haben. Durch Einstellung der Abmessungen der Verbindungsabschnitte 200 kann ein definierter Impedanzwert erhalten werden (zum Beispiel kann eine λ/4-Transformatorfunktion eingestellt werden). Die kurzgeschlossenen Stichleitungen sind gemäß 10 bezüglich eines Fortsatzes der Verbindungsabschnitte 200 geneigt.
  • 11 zeigt ein Diagramm 1100, das Einfügungsdämpfung und Rückflussdämpfung in Abhängigkeit von einer Betriebsfrequenz für das elektronische Bauelement nach 10 darstellt. Das Diagramm 1100 enthält vergleichbare Informationen wie die Diagramme 500 und 600. Eine Kurve 1102 in Diagramm 1100 betrifft Einfügungsdämpfung, während eine Kurve 1104 von Diagramm 1100 Rückflussdämpfung betrifft.
  • 10 und 11 zeigen eine Bandpassleistung bei ca. 60 GHz, eine Broadband-Realisierung und einen ESD-Schutz.
  • Obgleich 1 bis 11 mit einer differenziellen Signalarchitektur ausgestaltet sind, kann jede dieser Ausführungsformen alternativ als eine Single-Ended-Architektur ausgestaltet sein.
  • 12 zeigt eine Draufsicht einer Redistribution-Layer 110 eines elektronischen Bauelements gemäß einem anderen Ausführungsbeispiel mit einer Bandpassfunktion, einer Single-Ended-Signalarchitektur und einem ESD-Schutz.
  • Es wird ein einziger Verbindungsabschnitt 200 bereitgestellt, der von zwei Erdungsabschnitte bildenden symmetrischen Außenabschnitten 1200, 1202 umgeben ist. Der Verbindungsabschnitt 200 ist im Wesentlichen kreuzförmig mit einer inneren Aussparung 1204. Die innere Aussparung 1204 vergrößert die effektive Länge des Pfads, den das sich ausbreitende Signal zwischen dem Chip-Pad 106 und dem Interkonnektor 102 zurücklegen muss, ohne den Platzbedarf für die Redistribution-Layer 110 zu erhöhen. Somit stellt 12 eine Single-Ended-Bandpass-Realisierung mit ESD-Schutz unter Verwendung von durch leistenförmige Fortsätze 400 gebildeten kurzgeschlossenen Stichleitungen, einer Schlitzleitung und einer Viertelwellentransformator-Auslegung dar.
  • Die Layouts mit einer direkten Kupferverbindung von dem signalführenden Abschnitt 200 zu dem Erdungsabschnitt 120 (4, 7, 10, 11) haben einen ESD-Schutz (für Signalleitungen), da die durch ESD-Effekte verursachten schädlichen Hochspannungen kurzgeschlossen werden. Und dieser Kurzschluss ist in diesen Layouts aufgrund von Resonanzeffekten hochfrequenzentkoppelt. Hochspannung wird aufgrund dieser galvanischen Verbindung kurzgeschlossen.
  • Für den Fachmann ist ersichtlich, dass durch Verwendung der oben beschriebenen Komponenten und Effekte zahlreiche Variationen möglich sind, auch durch Verwendung einer zusätzlichen Redistribution-Layer, um eine erforderliche oder gewünschte elektrische Leistung für eine bestimmte Hochfrequenzanwendung zu erreichen.
  • 13 zeigt eine Querschnittsansicht eines elektronischen Bauelements 100 gemäß einem Ausführungsbeispiel mit einer Hochfrequenzeinstellung, das in einer Redistribution-Layer 110 zwischen einem Halbleiter-Chip 102 und einer in der Redistribution-Layer 110 integrierten Antenne ausgebildet ist. Somit umfasst die Redistribution-Layer 110 eine Unterstruktur in Form eines geeignet strukturierten elektrisch leitfähigen Teils, der dazu konfiguriert ist, einer Antennenleistung, das heißt dem Abstrahlen und/oder Empfang von drahtlosen Signalen, zu entsprechen.
  • Das elektronische Bauelement 100 nach 13 umfasst deshalb die Antenne 1300, die in der Redistribution-Layer 110 integriert ist. Bei der Ausführungsform von 13 ist eine auch in der Redistribution-Layer 110 integrierte Einstellungsstruktur zur Einstellung von Hochfrequenzeigenschaften eines Übergangs zwischen dem Halbleiter-Chip 104 und der Antenne 1300 konfiguriert. Mit anderen Worten wird die oben erwähnte Peripherie des Halbleiter-Chips 104, die bezüglich des Halbleiter-Chips 104 angepasst werden soll, hier durch die Antenne 1300 gebildet. Allgemeiner ist es auch möglich, eine Einstellungsstruktur zur Einstellung eines Übergangs zwischen einem Halbleiter-Chip 104 und einer in der Redistribution-Layer 110 integrierten Hochfrequenzkomponente (wie zum Beispiel einer Antenne, einer Induktivität, einer Kapazität oder irgendeinem anderen elektronischen Hochfrequenzelement) bereitzustellen.
  • 14 zeigt eine Querschnittsansicht eines elektronischen Bauelements 100 gemäß einem Ausführungsbeispiel mit einer Hochfrequenzeinstellung, das in einer Redistribution-Layer 110 zwischen zwei in der gleichen Verkapselungsstruktur 108 gekapselten Halbleiter-Chips 104, 1400 ausgebildet ist.
  • Das elektronische Bauelement 100 umfasst deshalb zwei gemeinsam gekapselte Halbleiter-Chips 104, 1400. Des Weiteren umfasst Halbleiter-Chip 1400 weitere elektrische Chip-Pads 1402. Die Verkapselungsstruktur 108 verkapselt darüber hinaus auch den weiteren Halbleiter-Chip 1400. Die Redistribution-Layer 110 ist darüber hinaus mit den weiteren Chip-Pads 1402 elektrisch gekoppelt. Es ist eine Einstellungsstruktur als Teil der Redistribution-Layer 110 vorgesehen und ist zur Einstellung von Hochfrequenzeigenschaften eines Übergangs zwischen dem Halbleiter-Chip 104 und dem weiteren Halbleiter-Chip 1400 konfiguriert. Mit anderen Worten, die oben genannte Peripherie des Halbleiter-Chips 104, die bezüglich des Halbleiter-Chips 104 angepasst werden soll, wird hier durch den weiteren Halbleiter-Chip 1400 gebildet. Allgemeiner ist es auch möglich, eine Einstellungsstruktur zur Einstellung eines Übergangs zwischen einem Halbleiter-Chip 104 und einem in der gleichen Verkapselungsstruktur 108 wie der Halbleiter-Chip 104 gekapselten und mit dem Halbleiter-Chip 104 elektrisch verbundenen elektronischen Element bereitzustellen.
  • 15 zeigt eine Querschnittsansicht eines elektronischen Bauelements 100 gemäß einem Ausführungsbeispiel mit einer Hochfrequenzeinstellung, das in zwei Redistribution-Layers 110, 1500 ausgebildet ist.
  • Das elektronische Bauelement 100 umfasst somit ferner die Redistribution-Layer 1500, die zwischen den Interkonnektoren 102 und den Chip-Pads 106 angeordnet und elektrisch damit gekoppelt ist. Die Redistribution-Layer 110 ist einerseits zwischen der Verkapselungsstruktur 108, die den Halbleiter-Chip 104 enthält, und andererseits der weiteren Redistribution-Layer 1500 angeordnet. Durch Verwendung von zwei oder mehr Redistribution-Layers 110, 1500 können sogar noch kompliziertere Einstellungsaufgaben in den Redistribution-Layers 110, 1500 implementiert werden.
  • 16 bis 21 zeigen Querschnittsansichten verschiedener Strukturen, die bei der Durchführung eines Verfahrens zur Herstellung einer elektronischen Anordnung 2000 und zur anschließenden Herstellung mehrerer elektronischer Bauelemente 100 aus dieser elektronischen Anordnung 2000 gemäß einem Ausführungsbeispiel erhalten werden.
  • 16 zeigt einen Metallträger 1600 und ein auf dem Metallträger 1600 platziertes Kunststoffflächengebilde 1602.
  • Zum Erhalt der in 17 gezeigten Struktur werden mehrere Chip-Pads 106 aufweisende Halbleiter-Chips 104 auf dem Kunststoffflächengebilde 1602 platziert.
  • Zum Erhalt der in 18 gezeigten Struktur werden die Halbleiter-Chips 104 mit den Chip-Pads 106 durch eine gemeinsame Verkapselungsstruktur 108 aus flüssigem Kunststoffmaterial, das anschließend ausgehärtet wird, verkapselt (zum Beispiel überspritzt). Infolgedessen werden ein künstlicher Wafer der Halbleiter-Chips 104 und die gemeinsame Verkapselungsstruktur 108 erhalten.
  • Zum Erhalt der in 19 gezeigten Struktur werden der Metallträger 1600 und das Kunststoffflächengebilde 1602 entfernt, und die sich ergebende Struktur wird um 180° gedreht.
  • Zum Erhalt der in 20 gezeigten Struktur wird durch Abscheiden und Strukturieren von dielektrischen Schichten und Metallstrukturen eine Redistribution-Layer 110 gebildet. Während dieses Vorgangs werden eine Einstellungsstruktur und eine Struktur zum Schutz gegen elektrostatische Entladung in der Redistribution-Layer 110 integriert und werden dazu konfiguriert, ihre jeweiligen Aufgaben zu erfüllen, wie oben beschrieben. Zum Erhalt der in 21 gezeigten elektronischen Anordnung 2000 werden Interkonnektoren 102 in Form von Lötkugeln an freiliegenden Metallstrukturen der Redistribution-Layer 110 befestigt. Somit wird die elektronische Anordnung 2000 erhalten.
  • Durch Vereinzeln individueller elektronischer Bauelemente 100 von der elektronischen Anordnung 2000 (zum Beispiel durch Sägen und/oder Ätzen), wird der Prozess beendet.
  • Es sei darauf hingewiesen, dass der Begriff "umfassen" andere Elemente und Merkmale nicht ausschließt und dass "ein/eine/eines" einen Plural nicht ausschließt. Auch können in Zusammenhang mit anderen Ausführungsformen beschriebene Elemente kombiniert werden. Ferner sei angemerkt, dass Bezugszeichen nicht als den Schutzbereich der Ansprüche einschränkend ausgelegt werden sollen. Darüber hinaus soll der Schutzbereich der vorliegenden Anmeldung nicht auf die besonderen Ausführungsformen des Prozesses, der Maschine, der Herstellung, der Stoffzusammensetzung, der Mittel, der Verfahren und der Schritte, die in der Beschreibung dargestellt werden, beschränkt sein. Demgemäß sind die angehängten Ansprüche dazu bestimmt, in ihren Schutzbereich derartige Prozesse, Maschinen, Herstellung, Stoffzusammensetzungen, Mittel, Verfahren oder Schritte zu umfassen.

Claims (20)

  1. Elektronisches Bauelement, umfassend: – mindestens einen Interkonnektor; – einen mindestens ein elektrisches Chip-Pad umfassenden Halbleiter-Chip; – eine Verkapselungsstruktur, die mindestens einen Teil des Halbleiter-Chips verkapselt; und – eine elektrisch leitfähige Redistribution-Layer, die zwischen dem mindestens einen Interkonnektor und dem mindestens einen Chip-Pad angeordnet und elektrisch mit dem mindestens einen Interkonnektor und dem mindestens einen Chip-Pad gekoppelt ist; – wobei die Redistribution-Layer mindestens eine Einstellungsstruktur umfasst, die zur Einstellung von Hochfrequenzeigenschaften eines Übergangs zwischen dem Halbleiter-Chip und seiner Peripherie konfiguriert ist.
  2. Elektronisches Bauelement nach Anspruch 1, wobei die mindestens eine Einstellungsstruktur zur Anpassung von Impedanz des Übergangs konfiguriert ist.
  3. Elektronisches Bauelement nach Anspruch 1 oder 2, wobei die mindestens eine Einstellungsstruktur zur Verlustreduzierung am Übergang konfiguriert ist.
  4. Elektronisches Bauelement nach einem der Ansprüche 1 bis 3, wobei die mindestens eine Einstellungsstruktur als ein Frequenzfilter am Übergang konfiguriert ist.
  5. Elektronisches Bauelement nach einem der Ansprüche 1 bis 4, – umfassend ein Substrat, das einen elektrisch isolierenden Träger und eine elektrisch leitfähige Verdrahtungsstruktur auf dem und/oder im Träger umfasst, wobei die Verdrahtungsstruktur mit dem mindestens einen Interkonnektor elektrisch gekoppelt ist; – wobei mindestens ein Teil der mindestens einen Einstellungsstruktur dazu konfiguriert ist, Hochfrequenzeigenschaften eines Übergangs zwischen dem Halbleiter-Chip und dem Substrat einzustellen.
  6. Elektronisches Bauelement nach einem der Ansprüche 1 bis 5, – umfassend mindestens einen weiteren Halbleiter-Chip, der mindestens ein weiteres elektrisches Chip-Pad umfasst, wobei die Verkapselungsstruktur darüber hinaus mindestens einen Teil des weiteren Halbleiter-Chips verkapselt, und wobei die Redistribution-Layer darüber hinaus mit dem mindestens einen weiteren Chip-Pad elektrisch gekoppelt ist; – wobei mindestens ein Teil der mindestens einen Einstellungsstruktur dazu konfiguriert ist, Hochfrequenzeigenschaften eines Übergangs zwischen dem Halbleiter-Chip und dem mindestens einen weiteren Halbleiter-Chip einzustellen.
  7. Elektronisches Bauelement nach einem der Ansprüche 1 bis 6, – umfassend eine Antenne, die insbesondere in der Redistribution-Layer integriert ist; – wobei mindestens ein Teil der mindestens einen Einstellungsstruktur dazu konfiguriert ist, Hochfrequenzeigenschaften eines Übergangs zwischen dem Halbleiter-Chip und der Antenne einzustellen.
  8. Elektronisches Bauelement nach einem der Ansprüche 1 bis 7, wobei die Redistribution-Layer mindestens eine Struktur zum Schutz gegen elektrostatische Entladung umfasst, die zum Schützen des elektronischen Bauelements gegen elektrostatische Entladung konfiguriert ist.
  9. Elektronisches Bauelement nach Anspruch 8, wobei die mindestens eine Struktur zum Schutz gegen elektrostatische Entladung einen Erdungsabschnitt umfasst, der für Hochfrequenzsignale von mindestens einem anderen Abschnitt der Redistribution-Layer entkoppelt ist, wobei der mindestens eine andere Abschnitt eine elektrische Kopplung zwischen dem mindestens einen Interkonnektor und dem mindestens einen elektrischen Chip-Pad bereitstellt.
  10. Elektronisches Bauelement nach Anspruch 9, wobei der Erdungsabschnitt galvanisch mit dem mindestens einen anderen Abschnitt gekoppelt ist, um dadurch den Schutz gegen elektrostatische Entladung bereitzustellen.
  11. Elektronisches Bauelement nach Anspruch 9 oder 10, wobei der Erdungsabschnitt durch einen verengten Stummelabschnitt, der den Erdungsabschnitt von dem mindestens einen anderen Abschnitt für Hochfrequenzsignale bei einer Betriebsfrequenz des elektronischen Bauelements elektrisch entkoppelt, mit dem mindestens einen anderen Abschnitt galvanisch gekoppelt ist.
  12. Elektronisches Bauelement nach einem der Ansprüche 1 bis 11, wobei die Redistribution-Layer mindestens einen Verbindungsabschnitt, der sich entlang einem jeweiligen Pfad von einem jeweiligen des mindestens einen Interkonnektors zu einem jeweiligen des mindestens einen elektrischen Chip-Pads verjüngt.
  13. Elektronisches Bauelement nach einem der Ansprüche 1 bis 12, wobei der Halbleiter-Chip zum Betrieb mit einer Frequenz von mindestens 10 GHz, insbesondere in einem Frequenzbereich zwischen 10 GHz und 140 GHz, konfiguriert ist.
  14. Elektronisches Bauelement nach einem der Ansprüche 1 bis 13, wobei die Redistribution-Layer im Wesentlichen wie in einer von 2, 4, 7, 10 oder 12 gezeigt geformt ist.
  15. Elektronisches Bauelement, umfassend: – mindestens einen Interkonnektor; – einen mindestens ein elektrisches Chip-Pad umfassenden Halbleiter-Chip; – eine Verkapselungsstruktur, die mindestens einen Teil des Halbleiter-Chips verkapselt; und – eine elektrisch leitfähige Redistribution-Layer, die zwischen dem mindestens einen Interkonnektor und dem mindestens einen Chip-Pad angeordnet und elektrisch mit dem mindestens einen Interkonnektor und dem mindestens einen Chip-Pad gekoppelt ist; – wobei die Redistribution-Layer mindestens eine Struktur zum Schutz gegen elektrostatische Entladung umfasst, die zum Schützen des elektronischen Bauelements gegen elektrostatische Entladung konfiguriert ist.
  16. Verfahren zur Herstellung einer elektronischen Anordnung, wobei das Verfahren Folgendes umfasst: – Bereitstellen mehrerer vereinzelter Halbleiter-Chips, die jeweils mindestens ein elektrisches Chip-Pad umfassen; – Verkapseln jedes der mehreren Halbleiter-Chips zumindest teilweise durch eine gemeinsame Verkapselungsstruktur; – Bilden einer elektrisch leitfähigen Redistribution-Layer, die mit den Chip-Pads elektrisch gekoppelt ist; – Integrieren mindestens einer Einstellungsstruktur in der Redistribution-Layer; – Konfigurieren der mindestens einen Einstellungsstruktur zum Einstellen von Hochfrequenzeigenschaften eines Übergangs zwischen mindestens einem der Halbleiter-Chips und einer Peripherie davon; – Bilden eines Arrays von Interkonnektoren, die mit der Redistribution-Layer elektrisch verbunden sind.
  17. Verfahren nach Anspruch 16, wobei das Verfahren ein Abgleichen der Redistribution-Layer zur Schaffung eines Sollhochfrequenzverhaltens der elektronischen Anordnung oder eines Teils davon umfasst.
  18. Verfahren nach Anspruch 16 oder 17, wobei das Verfahren ein Trennen der elektronischen Anordnung in mehrere einzelne elektronische Bauelemente, die jeweils mindestens einen der Halbleiter-Chips mit mindestens einem entsprechenden elektrischen Chip-Pad, einen Teil der Verkapselungsstruktur, die den mindestens einen Halbleiter-Chip zumindest teilweise verkapselt, einen Teil der Redistribution-Layer und mindestens einen der Interkonnektoren umfassen, umfasst.
  19. Verfahren nach Anspruch 18, wobei das Verfahren ein Montieren mindestens eines der elektronischen Bauelemente auf ein Substrat, das einen elektrisch isolierenden Träger und eine elektrisch leitfähige Verdrahtungsstruktur auf dem und/oder im Träger umfasst, umfasst, wobei die Verdrahtungsstruktur mit dem mindestens einen der Interkonnektoren elektrisch gekoppelt ist, der dem jeweiligen mindestens einen elektronischen Bauelement zugeordnet ist.
  20. Verfahren nach Anspruch 19, wobei die Montage ohne zusätzliches Einstellen von Hochfrequenzeigenschaften eines Übergangs zwischen dem mindestens einen der Halbleiter-Chips und dem Substrat durchgeführt wird.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014220640B4 (de) * 2014-08-18 2022-11-10 Rohde & Schwarz GmbH & Co. Kommanditgesellschaft Schaltbarer Frequenzfilter
US20170040266A1 (en) 2015-05-05 2017-02-09 Mediatek Inc. Fan-out package structure including antenna
KR101705792B1 (ko) 2015-09-18 2017-02-10 주식회사 케이티 VoLTE 환경에서 가상 전화 번호의 호 처리 장치 및 호 처리 방법
US10319689B2 (en) * 2015-12-01 2019-06-11 Nxp Usa, Inc. Antenna assembly for wafer level packaging
JP6869649B2 (ja) * 2016-06-13 2021-05-12 ラピスセミコンダクタ株式会社 半導体装置、通信システムおよび半導体装置の製造方法。
US10330773B2 (en) * 2016-06-16 2019-06-25 Texas Instruments Incorporated Radar hardware accelerator
KR102179166B1 (ko) * 2017-05-19 2020-11-16 삼성전자주식회사 안테나 기판 및 반도체 패키지 복합 모듈
US10347598B2 (en) 2017-05-19 2019-07-09 Samsung Electro-Mechanics Co., Ltd. Composite antenna substrate and semiconductor package module
US10325786B1 (en) * 2017-12-07 2019-06-18 Sj Semiconductor (Jiangyin) Corporation Double-sided plastic fan-out package structure having antenna and manufacturing method thereof
US10551411B2 (en) * 2018-02-09 2020-02-04 Silicon Laboratories Inc. Semiconductor test system with flexible and robust form factor
KR102017159B1 (ko) 2018-03-12 2019-09-02 삼성전자주식회사 안테나 모듈
TWI680560B (zh) * 2018-05-16 2019-12-21 財團法人工業技術研究院 系統封裝結構及其靜電放電防護結構
US11387230B2 (en) 2018-05-16 2022-07-12 Industrial Technology Research Institute System in package structure for perform electrostatic discharge operation and electrostatic discharge protection structure thereof
TWI700802B (zh) * 2018-12-19 2020-08-01 財團法人工業技術研究院 射頻電子整合封裝結構及其製法
DE102019109200B4 (de) * 2019-04-08 2024-03-07 Infineon Technologies Ag Halbleitervorrichtungen mit nicht-galvanischer verbindung
EP4080677A1 (de) * 2021-04-22 2022-10-26 Nxp B.V. Integriertes millimeterwellen-dual-modenanpassungsnetzwerk
TWI763597B (zh) * 2021-10-06 2022-05-01 瑞昱半導體股份有限公司 封裝基板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4094494B2 (ja) 2002-08-23 2008-06-04 新光電気工業株式会社 半導体パッケージ
US7444734B2 (en) 2003-12-09 2008-11-04 International Business Machines Corporation Apparatus and methods for constructing antennas using vias as radiating elements formed in a substrate
WO2005067684A2 (en) 2004-01-07 2005-07-28 Silicon Pipe, Inc. Insulating substrate for ic packages having integral esd protection
US7119745B2 (en) 2004-06-30 2006-10-10 International Business Machines Corporation Apparatus and method for constructing and packaging printed antenna devices
US7518229B2 (en) 2006-08-03 2009-04-14 International Business Machines Corporation Versatile Si-based packaging with integrated passive components for mmWave applications
US8278733B2 (en) * 2009-08-25 2012-10-02 Mediatek Inc. Bonding pad structure and integrated circuit chip using such bonding pad structure
US8598709B2 (en) 2010-08-31 2013-12-03 Infineon Technologies Ag Method and system for routing electrical connections of semiconductor chips
US8451618B2 (en) 2010-10-28 2013-05-28 Infineon Technologies Ag Integrated antennas in wafer level package
CN102543961B (zh) * 2010-12-09 2014-08-13 矽品精密工业股份有限公司 防静电破坏及防电磁波干扰的封装件及其制法
TWI409885B (zh) 2011-05-16 2013-09-21 矽品精密工業股份有限公司 具微機電元件之封裝結構及其製法

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US9230926B2 (en) 2016-01-05

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