JPH065634A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH065634A JPH065634A JP15990392A JP15990392A JPH065634A JP H065634 A JPH065634 A JP H065634A JP 15990392 A JP15990392 A JP 15990392A JP 15990392 A JP15990392 A JP 15990392A JP H065634 A JPH065634 A JP H065634A
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- Japan
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- fet
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- gate
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Abstract
(57)【要約】 （修正有）
【目的】 ワイヤーボンディングを必要としないＦＥＴ
チップ、およびこのＦＥＴチップを用いた内部整合型Ｆ
ＥＴの構造を提供する。 【構成】 半導体チップの表面に設けられたソース３
１、ゲート３３、およびドレイン３２の各電極と、前記
半導体チップの裏面に設けられ前記各電極のそれぞれに
接続された給電用電極１１、１３、１２とを具備したこ
とを特徴とする半導体装置。また、前記給電用電極が金
属細線を介せず直接に整合回路に電気的に接続されてい
る特徴を備えた半導体装置。
チップ、およびこのＦＥＴチップを用いた内部整合型Ｆ
ＥＴの構造を提供する。 【構成】 半導体チップの表面に設けられたソース３
１、ゲート３３、およびドレイン３２の各電極と、前記
半導体チップの裏面に設けられ前記各電極のそれぞれに
接続された給電用電極１１、１３、１２とを具備したこ
とを特徴とする半導体装置。また、前記給電用電極が金
属細線を介せず直接に整合回路に電気的に接続されてい
る特徴を備えた半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
例えば、アセンブリ工程が複雑なマイクロ波電力増幅用
電界効果型トランジスタに用いられる半導体チップの構
造、および本チップを用いた内部整合型トランジスタに
関する。
例えば、アセンブリ工程が複雑なマイクロ波電力増幅用
電界効果型トランジスタに用いられる半導体チップの構
造、および本チップを用いた内部整合型トランジスタに
関する。
【０００２】
【従来の技術】マイクロ波の増幅を行う装置として、電
力増幅用ＧａＡｓ電界効果型トランジスタ（ＧａＡｓＦ
ＥＴ）は、従来から使用されてきた進行波管型増幅器に
代わって広く利用されている。大電力化の要求にともな
いＧａＡｓＦＥＴの電極数は増加の一途をたどってい
る。
力増幅用ＧａＡｓ電界効果型トランジスタ（ＧａＡｓＦ
ＥＴ）は、従来から使用されてきた進行波管型増幅器に
代わって広く利用されている。大電力化の要求にともな
いＧａＡｓＦＥＴの電極数は増加の一途をたどってい
る。
【０００３】従来例の電力増幅用ＧａＡｓＦＥＴの構造
を図３に示す。図３に示したＧａＡｓＦＥＴチップはソ
ース電極にいわゆるビアホール（Ｖｉａｈｏｌｅ：Ｇａ
Ａｓ基板に形成された貫通孔）を用いた櫛形構造ＦＥＴ
で、半導体基板１０１表面に給電用ソース電極１１、給
電用ドレイン電極１２、給電用ゲート電極１３を備える
とともにソース電極はビアホール１２１により外囲器２
に接地され、また、ドレインおよびゲート電極１２、１
３はボンディングワイヤー１６１により夫々整合回路１
４２、１４３に接続されている。なお、図中１３１はソ
ース裏面電極である。
を図３に示す。図３に示したＧａＡｓＦＥＴチップはソ
ース電極にいわゆるビアホール（Ｖｉａｈｏｌｅ：Ｇａ
Ａｓ基板に形成された貫通孔）を用いた櫛形構造ＦＥＴ
で、半導体基板１０１表面に給電用ソース電極１１、給
電用ドレイン電極１２、給電用ゲート電極１３を備える
とともにソース電極はビアホール１２１により外囲器２
に接地され、また、ドレインおよびゲート電極１２、１
３はボンディングワイヤー１６１により夫々整合回路１
４２、１４３に接続されている。なお、図中１３１はソ
ース裏面電極である。
【０００４】
【発明が解決しようとする課題】大電力化にともないＧ
ａＡｓＦＥＴの電極数は増加し、これに従ってアセンブ
リにおけるボンディング数が１００本に及び、自動化し
ても数１０分という多くの時間を要する。また、このボ
ンディングワイヤーの形状の僅かな相違がＲＦ特性に大
きな影響を与えるため、製品の特性の均一性と製造歩留
りを低下させている。
ａＡｓＦＥＴの電極数は増加し、これに従ってアセンブ
リにおけるボンディング数が１００本に及び、自動化し
ても数１０分という多くの時間を要する。また、このボ
ンディングワイヤーの形状の僅かな相違がＲＦ特性に大
きな影響を与えるため、製品の特性の均一性と製造歩留
りを低下させている。
【０００５】本発明は上記ボンディングにともなう欠点
を解除すべくなされたもので、ボンディングを必要とし
ないＦＥＴチップ、および本ＦＥＴチップを用いた内部
整合型ＦＥＴを提供することを目的とする。
を解除すべくなされたもので、ボンディングを必要とし
ないＦＥＴチップ、および本ＦＥＴチップを用いた内部
整合型ＦＥＴを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体チップの表面に設けられたソース、ゲート、
およびドレインの各電極と、前記半導体チップの裏面に
設けられ前記各電極のそれぞれに接続された給電用電極
とを具備したことを特徴とする。また、前記給電用電極
が金属細線を介せず直接に整合回路に電気的に接続され
ている特徴を備える。
は、半導体チップの表面に設けられたソース、ゲート、
およびドレインの各電極と、前記半導体チップの裏面に
設けられ前記各電極のそれぞれに接続された給電用電極
とを具備したことを特徴とする。また、前記給電用電極
が金属細線を介せず直接に整合回路に電気的に接続され
ている特徴を備える。
【０００７】
【作用】本発明によるＦＥＴのアセンブリではチップの
各電極と整合回路の電気的接続にすべてビアホールを用
いるためボンディングを必要とせず、アセンブリ工程が
簡略化される。またワイヤー形状のばらつきによるＲＦ
特性のばらつきを防ぐことができる。
各電極と整合回路の電気的接続にすべてビアホールを用
いるためボンディングを必要とせず、アセンブリ工程が
簡略化される。またワイヤー形状のばらつきによるＲＦ
特性のばらつきを防ぐことができる。
【０００８】
【実施例】（実施例１）以下、本発明の１実施例につき
図面を参照して説明する。図１は本発明の１実施例に係
るＧａＡｓＦＥＴの電極構造、および組立状態を示す。
従来例で示したように、半導体基板１表面に給電用ソー
ス電極１１、給電用ドレイン電極１２および給電用ゲー
ト電極１３を備えている。これらの電極は夫々が半導体
基板１を貫通したビアホール２１、２２、２３を介して
半導体基板裏面に設けられたソース用裏面電極３１、ド
レイン用裏面電極３２およびゲート用裏面電極３３に夫
々接続されている。
図面を参照して説明する。図１は本発明の１実施例に係
るＧａＡｓＦＥＴの電極構造、および組立状態を示す。
従来例で示したように、半導体基板１表面に給電用ソー
ス電極１１、給電用ドレイン電極１２および給電用ゲー
ト電極１３を備えている。これらの電極は夫々が半導体
基板１を貫通したビアホール２１、２２、２３を介して
半導体基板裏面に設けられたソース用裏面電極３１、ド
レイン用裏面電極３２およびゲート用裏面電極３３に夫
々接続されている。
【０００９】外囲器は、半導体チップの接地電極３１と
接する銅ベースの凸部５１と、整合回路が施されたアル
ミナ基板４２、４３から形成され、これらはほぼ同一平
面になっている。
接する銅ベースの凸部５１と、整合回路が施されたアル
ミナ基板４２、４３から形成され、これらはほぼ同一平
面になっている。
【００１０】半導体チップはソース用裏面電極３１、ド
レイン用裏面電極３２およびゲート用裏面電極３３が夫
々銅ベースの凸部、アルミナ基板上に設けられた入力用
整合回路５２、出力用整合回路５３に接続されるように
ＡｕＳｎ半田等を用いてマウントされている。このＦＥ
Ｔにおいては、ソース電極のみならずゲート電極ならび
にドレイン電極が直接アルミナ基板上の整合回路に接続
されている。従って従来のＦＥＴのようにボンディング
・ワイヤーでＦＥＴの電極と整合回路を接続する必要が
なく、ボンディング・ワイヤーのばらつきによる特性の
ばらつきが発生しない。このため、組立作業性が良く、
均一性の優れた内部整合型ＦＥＴが実現できる。
レイン用裏面電極３２およびゲート用裏面電極３３が夫
々銅ベースの凸部、アルミナ基板上に設けられた入力用
整合回路５２、出力用整合回路５３に接続されるように
ＡｕＳｎ半田等を用いてマウントされている。このＦＥ
Ｔにおいては、ソース電極のみならずゲート電極ならび
にドレイン電極が直接アルミナ基板上の整合回路に接続
されている。従って従来のＦＥＴのようにボンディング
・ワイヤーでＦＥＴの電極と整合回路を接続する必要が
なく、ボンディング・ワイヤーのばらつきによる特性の
ばらつきが発生しない。このため、組立作業性が良く、
均一性の優れた内部整合型ＦＥＴが実現できる。
【００１１】（実施例２）本発明によるＧａＡｓＦＥＴ
のアセンブリ方法に関する他の実施例を図２に示す。本
実施例においては、外囲器の平坦な金属ベース２上に１
枚のアルミナ基板４４が設けられている。そして、アル
ミナ基板４４には出力用整合回路５３、入力用整合回路
５２に加え、ソース用裏面電極マウント部５１を備え、
さらにこのソース用裏面電極マウント部にスルーホール
２４が設けられている。ソース電極もドレイン電極、ゲ
ート電極同様にアルミナ基板上にマウントされ、スルー
ホール２４を通し外囲器２に接地される。
のアセンブリ方法に関する他の実施例を図２に示す。本
実施例においては、外囲器の平坦な金属ベース２上に１
枚のアルミナ基板４４が設けられている。そして、アル
ミナ基板４４には出力用整合回路５３、入力用整合回路
５２に加え、ソース用裏面電極マウント部５１を備え、
さらにこのソース用裏面電極マウント部にスルーホール
２４が設けられている。ソース電極もドレイン電極、ゲ
ート電極同様にアルミナ基板上にマウントされ、スルー
ホール２４を通し外囲器２に接地される。
【００１２】本実施例のＦＥＴでは外囲器２の形状が簡
素化される上、一枚の整合回路基板上にマウントするた
め高さズレが生じない。このため組立の作業性が容易に
なる利点を有する。
素化される上、一枚の整合回路基板上にマウントするた
め高さズレが生じない。このため組立の作業性が容易に
なる利点を有する。
【００１３】以上、本発明についてＦＥＴを例に説明し
たが、本発明はＭＭＩＣなど、異なる他形態の製品につ
いても適用できる。
たが、本発明はＭＭＩＣなど、異なる他形態の製品につ
いても適用できる。
【００１４】
【発明の効果】以上述べたように叙上の如く、本発明に
よるＧａＡｓＦＥＴによれば、ＦＥＴチップと整合回路
を接続する多数のワイヤーボンディングを省略でき、ア
センブリの簡略化、ＲＦ特性の均一性の向上が可能にな
る。
よるＧａＡｓＦＥＴによれば、ＦＥＴチップと整合回路
を接続する多数のワイヤーボンディングを省略でき、ア
センブリの簡略化、ＲＦ特性の均一性の向上が可能にな
る。
【図１】本発明に係る１実施例のＧａＡｓＦＥＴの組立
を説明するための一部の斜視図。
を説明するための一部の斜視図。
【図２】本発明に係る他の実施例のＧａＡｓＦＥＴの組
立を説明するための一部の斜視図。
立を説明するための一部の斜視図。
【図３】従来のＧａＡｓＦＥＴの組立を説明するための
一部の斜視図。
一部の斜視図。
１ ＧａＡｓ半導体基板 ２ 外囲器 １１ 給電用ソース電極 １２ 給電用ドレイン電極 １３ 給電用ゲート電極 ２１ ソース用ビアホール ２２ ドレイン用ビアホール ２３ ゲート用ビアホール ２４ 整合回路基板スルーホール ３１ ソース裏面電極 ３２ ドレイン裏面電極 ３３ ゲート裏面電極 ４２ ドレイン側整合回路基板 ４３ ゲート側整合回路基板 ４４ アルミナ基板 ５１ ソース用裏面電極マウント部 ５２ ドレイン用裏面電極マウント部（出力側整合回
路） ５３ ゲート用裏面電極マウント部（入力側整合回路） ６１ ボンディングワイヤー
路） ５３ ゲート用裏面電極マウント部（入力側整合回路） ６１ ボンディングワイヤー
Claims (1)
- 【請求項１】 半導体チップの表面に設けられたソー
ス、ゲート、およびドレインの各電極と、前記半導体チ
ップの裏面に設けられた前記各電極のそれぞれに接続さ
れた給電用電極とを具備したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15990392A JPH065634A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15990392A JPH065634A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065634A true JPH065634A (ja) | 1994-01-14 |
Family
ID=15703693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15990392A Pending JPH065634A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065634A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006229218A (ja) * | 2005-01-31 | 2006-08-31 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイスの製造方法、および得られるデバイス |
| JP2013197590A (ja) * | 2012-03-15 | 2013-09-30 | Internatl Rectifier Corp | Ｉｉｉ−ｖ族及びｉｖ族複合ダイオード |
-
1992
- 1992-06-19 JP JP15990392A patent/JPH065634A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006229218A (ja) * | 2005-01-31 | 2006-08-31 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイスの製造方法、および得られるデバイス |
| JP2013197590A (ja) * | 2012-03-15 | 2013-09-30 | Internatl Rectifier Corp | Ｉｉｉ−ｖ族及びｉｖ族複合ダイオード |
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