JP3311279B2

JP3311279B2 - 超高周波用パッケージ

Info

Publication number: JP3311279B2
Application number: JP24296497A
Authority: JP
Inventors: 舜夫昆野; 威花輪; 裕二井関
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-11-14
Filing date: 1997-09-08
Publication date: 2002-08-05
Anticipated expiration: 2017-09-08
Also published as: JPH10200042A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、超高周波用パッケ
ージに係り、特にマイクロ波帯およびミリ波帯半導体装
置用パッケージもしくは超高速デジタル集積回路用パッ
ケージの高周波化および低損失化に関する。

【０００２】

【従来の技術】図１０は、従来の一般的なマイクロ波・
ミリ波などの超高周波において使用される半導体装置用
パッケージの例である。図１０において外囲器８は、コ
バールに金メッキを施した物であり、半導体集積回路５
は、ガリウム砒素（ＧａＡｓ）基板上に複数のＨＥＭＴ
（高電子移動度トランジスタ）を集積したモノリシック
・マイクロ波集積回路（ＭＭＩＣ）である。外囲器８に
は、同じくコバールに金メッキを施した蓋８８が付属し
ており、外囲器本体と図示しない金錫共晶半田にて接着
・封止を行う。外囲器８は、外部からの電磁波の影響を
半導体集積回路５に与えないためと、半導体集積回路５
からの不要輻射を外部に出さないために、導電性である
事が必要である。この半導体集積回路５は、集積された
ＨＥＭＴにバイアス電位を与えるための一個もしくは複
数の電源用ボンディングパッド５１と入出力信号用ボン
ディングパッド５２とを有する。また半導体集積回路５
の周囲には、電源用ボンディングパッド５１の数と同じ
数のチップキャパシタ３が配置されている。このチップ
キャパシタは、セラミックを積層し、電極をセラミック
の表裏に設けた物である。また、外囲器８には電源端子
８１が電源用ボンディングパッド５１と同じ数だけ設け
られている。さらに外囲器８には超高周波の入・出力信
号を反射歪や損失をなるべく小さくして、内外に伝送す
るためのフィードスルー部１が設けられている。現在主
流となっているマイクロ波パッケージのフィードスルー
部の構造は、ストリップライン構造である。ストリップ
ラインの中心導体２と半導体集積回路５上の入出力信号
用ボンディングパッド部５２とがボンディングワイヤ４
で接続されている。一方、電源端子８１は、金属棒をガ
ラスで絶縁・封止した同軸構造で構成されている。この
時、各々の電源用ボンディングパッド５１は、対応する
チップキャパシタ３と、ボンディングワイヤ４で接続さ
れており、さらに各々チップキャパシタ３は、対応する
電源端子８１とボンディングワイヤで接続されている。

【０００３】フィードスルー部１に用いられるストリッ
プライン構造は、伝送線路全体を誘電体中に埋め尽くす
構造を特徴とし、気密性の担保と良好な伝送特性の両立
が容易であるため超高周波用パッケージに広く採用され
ている。図１３にストリップライン構造の詳細を示す。
図１３に示すストリップライン構造においては、中心導
体２や外導体１１の寸法、これら導体の間にある誘電体
９の誘電率などを考慮して、特定の特性インピーダンス
（通常は５０Ω）を持つように設計される。誘電体９に
は高い気密性と高周波損失の少ない事が要求され、通常
アルミナなどのファインセラミックが用いられる。この
ため中心導体２や外導体１１に用いる導体は、電気抵抗
が小さいだけでなく、セラミックの焼成温度に耐え、セ
ラミックと同時に焼成出来ることが要求される。現在は
電気抵抗が比較的低く、パターニングが容易なタングス
テン系メタライズ膜が中心導体２や外導体１１として用
いられている。昨今のように高い周波数で使用される場
合には、不要伝送モードの発生による損失防止を考慮し
て、フィードスルー部の小型化を図るための工夫が試み
られている。フィードスルー全体を小型化すれば、高次
伝送モードの発生による損失は防止できるが、同時に中
心導体２などの寸法も小さくなり、電気抵抗が増加し、
通過損となる。図１３に示すように、ストリップ線路部
の中心導体２は両側から誘電体９で挟まれているのでメ
ッキによる低抵抗化が不可能である。したがってフィー
ドスルー部の通過損を最小限とするためには、このメッ
キが不可能なストリップ線路（ストリップライン）部の
線路長を短くする必要がある。しかしながら、現在フィ
ードスルー部のストリップライン部の線路長は、約０．
５ｍｍと気密封止の信頼性を満たす最小寸法にまで短く
なっている。したがって、この最小寸法以下にまでフィ
ードスルー部のストリップライン部の線路長を短くする
ことは技術的に困難でありフィードスルー部の低損失化
は限界に来ている。ちなみに現在フィードスルー部の通
過損は６０ＧＨｚで０．５ｄＢを越え、低損失化が課題
となっている。

【０００４】図１４（ａ）は電源用ボンディングパッド
５１の近傍を詳細に示す図で、図１４（ｂ）はこの時の
電源用ボンディングパッド５とチップキャパシタ３と電
源端子８１の関係を等価回路で示したものである。チッ
プキャパシタ３は、直流に対しては、まったく電気的に
影響無いが、使用する超高周波の周波数帯域において
は、接地されているのとほぼ等価な働きをなす。このた
め、電源端子８１と電源用ボンディングパッド５１との
間は、直流的には接続されているが、使用周波数帯域で
は、チップキャパシタ３を介して接地されるため、切り
離されている関係にある。このことによって、使用周波
数帯域において、外部電源回路の影響を受ける事なく、
半導体集積回路チップ５に搭載されたＨＥＭＴ等の半導
体素子に対して必要なバイアス電圧を印可する事が出来
る。この様な働きから、チップキャパシタ３の存在は、
マイクロ波・ミリ波等の高周波において使用される半導
体装置においては、必要不可欠な部品となる。

【０００５】

【発明が解決しようとする課題】以上説明したように、
超高周波数で使用可能なパッケージは、気密封止機能を
維持しながら半導体素子に一定の直流電源を供給し、か
つ高周波信号に対応するため多くの工夫がなされて来た
が、現状での工夫は種々の点から限界に来ている。

【０００６】超高周波の入出力信号を伝送するためのフ
ィードスルー部に関しては、前述したように気密封止の
信頼性を確保するためストリップライン部の長さが０．
５ｍｍ程度が限界であるため、この長さを保ちながら、
低損失化を実現すること技術が待望されている。

【０００７】また超高周波用パッケージは外囲器８が導
電性であるために、外囲器８の形状によって決まるある
周波数において、外囲器８の内部空間が空洞共振を起こ
す。この空洞共振が起きると、外囲器８の超高周波信号
に対する入力側フィードスルー部と出力側フィードスル
ー部との間のアイソレーションが著しく劣化するため、
最低次の空洞共振周波数がパッケージの周波数限界を規
定してしまう。空洞共振周波数は、外囲器８の内部空間
の幅に依存し、この幅が小さいほど空洞共振周波数は高
くなる。しかし、従来の超高周波用パッケージでは、半
導体集積回路チップ５の幅とチップコンデンサ３の幅の
合計が外囲器８の内部空間の幅を規定してしまうため、
十分な機能を半導体集積回路に持たせようとして半導体
集積回路チップ５の面積を大きくすれば、パッケージの
内部空間の幅も大きくなり、使用周波数に限界があっ
た。

【０００８】上記問題点を鑑み、本発明は小型化が可能
で、損失の小さく、高周波特性のすぐれた超高周波用パ
ッケージを提供することを目的とする。

【０００９】より具体的には、パッケージのフィードス
ルー部における通過損の低減することが可能な超高周波
用パッケージを提供することを目的とする。

【００１０】本発明の他の目的は一定面積の半導体集積
回路チップに対して外囲器の内部空間を小さくして、パ
ッケージの高周波特性を改善することである。

【００１１】本発明のさらに他の目的はインピーダンス
整合の容易な超高周波用パッケージを提供することであ
る。

【００１２】本発明のさらに他の目的はより大きな面積
の半導体集積回路チップの搭載を可能にして、ＭＭＩＣ
等の半導体集積回路の高機能化に対応できる超高周波用
パッケージを提供することである。

【００１３】本発明のさらに他の目的は半導体集積回路
の設計変更に対して迅速に対応できる汎用性の高い超高
周波用パッケージを提供することである。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は少なくとも１つ以上のスリットを設けた中
心導体を有するストリップライン構造のフィードスルー
部を具備する超高周波用パッケージであることを第１の
特徴とする。より具体的には、ストリップライン部の中
心導体、もしくは地導体にスリットを入れればよい。中
心導体に１つスリットを入れると、中心導体が２つの線
路に分割され、中心導体を流れる電流も２つに分割され
る。一般に図１１（ａ）に示すような単一の中心導体を
用いたストリップ線路（ストリップライン）を流れる電
流は図１１（ｂ）に示す様に線路端に集中する事が知ら
れている。これに対し、図１２（ａ）に示す２つの中心
導体の場合の電流分布は、よく知られた結合２本線路の
同相励振の場合（イーブン・モード；ｅｖｅｎｍｏｄ
ｅ）と同じで、図１２（ｂ）に示す様な電流分布とな
り、スリットで分割された線路端部にも電流が分散集中
する。すなわち中心導体を分割することで両端に集中し
ていた電流が分散緩和され、電流分布の均等化が図れ
る。したがって超高周波における低損失化が可能とな
る。低い周波数において導体の表面インピーダンスは、
電流が表皮から深く浸み込むため、相対的に低いが、周
波数が高くなると、電流は導体表面から浸み込めず、電
流が流れる導体断面積が減少する。このため、表面イン
ピーダンスが高くなり、通過損が増加する。特にストリ
ップ線路やマイクロストリップ線路などの超高周波用の
平面回路では、薄い金属で中心導体を構成しているた
め、中心導体端への電流集中による通過損が発生し易い
構造になっている。したがって低損失化を実現するため
には、中心導体の導体端への電流集中を防止する構造と
することが、超高周波では特に大切である。線路端への
電流集中を防止するためには、伝送方向に対して横方向
の抵抗を高くすればよい。つまり、これを実現する簡単
な構造は中心導体にスリットを入れ、横に流れる電流パ
スを完全に遮断することである。

【００１５】また、スリットはモードフイルタとしても
作用し、横方向電流を発生させるモードについてモード
フィルタとして効果が高く、中心導体だけでなく地導体
にスリットを設けても有効である。したがって、同一周
波数で比較すれば、この不要モードの抑制効果に相当す
る分だけフィードスルー部の寸法が大型化でき、導体の
抵抗も減少し低損失化が可能となる。

【００１６】本発明の第２の特徴は、断面形状が実質的
に円もしくは高次の多角形である中心導体を有するスト
リップライン構造のフィードスルー部を具備し、中心導
体の線路端に電流が集中しないように改良した超高周波
用パッケージであることである。線路端に集中しやすい
電流を分散させるためには、線路端を滑らかにし、表面
積の大きな構造にすれば良い。ここで「実質的に円もし
くは高次の多角形」とは楕円等をも含み、また正８角
形、１２角形、１６角形等の高次の多角形を意味する。
線路端を滑らかにし、表面積の大きな構造となる細線と
等価な断面形状であればよいのである。この方策を容易
に実現する手段として図４に示す様に、断面形状が実質
的に円もしくは高次の多角形である金属細線２１を中心
導体の両端に設け、誘電体となるセラミック９と同時焼
成して作り込んでもよい。金属細線２１を用いるとメタ
ライズ膜に比べ抵抗を格段に低くでき、しかも滑らかで
広い表面積の線路端が実現でき、通過損を大幅に低下で
きる。もちろん第１の特徴で述べたスリットを設ける電
流集中防止手段と、ここで述べる手段を組み合わせて用
いれば、低損失化の効果は更に高まる。

【００１７】本発明の第３の特徴は、ＭＭＩＣ等の半導
体集積回路を外囲・封止する超高周波用パッケージであ
って、このパッケージが高周波集積回路の入出力回路と
なる伝送線路の特性インピーダンスよりも高い特性イン
ピーダンスを有したストリップライン構造を具備するこ
とである。すなわち、中心導体を細くし、故意にフィー
ドスルー部の特性インピーダンスを所定の特性インピー
ダンス（例えば５０Ω）より高く設定し、低損失化を図
る方法である。伝送損失は、導体の抵抗に比例し、伝送
線路の特性インピーダンスに逆比例することが知られて
いる。すなわち特性インピーダンスの高い線路ほど、伝
送線路電圧が高くなり、電流は逆に小さくなる。電流が
小さけれは導体の抵抗による損失が少なくなる事は明白
である。言い換えれば伝送線路の抵抗が同じなら、特性
インピーダンスが高いほど伝送損失は少なくなる。しか
し伝送線路の特性インピーダンスは、中心導体幅を細く
すれば高くなるが、同時に抵抗も増大してしまう。この
ため本発明の第３の特徴は、第２の特徴で述べた「実質
的に円もしくは高次の多角形」の断面形状を有したタン
グステンなどの高融点金属細線を中心導体などに用いる
ことで、抵抗増大を押えながら特性インピーダンスを高
くすることが可能となる。

【００１８】本発明の第４の特徴はＭＭＩＣ等の半導体
集積回路を外囲・封止するパッケージであって、パッケ
ージの外囲器の内面側壁に第１および第２の凹部を設
け、第１の凹部に電源端子を、第２の凹部にチップキャ
パシタを配置した超高周波用パッケージであることであ
る。

【００１９】第１および第２の凹部にそれぞれ電源端子
およびチップキャパシタを配置しているので半導体集積
回路のチップ面積に比してパッケージの外囲器の内部空
間の幅を半導体集積回路のチップサイズとぼ等しい幅に
まで圧縮する事が可能となり、空洞共振周波数が向上す
る。これにより、一定面積の半導体集積回路を搭載した
場合に高周波の出力特性を改善したマイクロ波・ミリ波
等の超高周波で使用される超高周波用パッケージが実現
可能となる。凹部の深さはたとえば０．３ｍｍ以上とす
ればよい。

【００２０】本発明の第５の特徴はＭＭＩＣ等の半導体
集積回路を外囲・封止するパッケージであって、パッケ
ージの外囲器の内面側壁に凹部を設け、凹部の内部に電
源端子およびチップキャパシタを配置した超高周波用パ
ッケージであることである。

【００２１】本発明の第５の特徴によれば、外囲器の内
壁に凹部が設けられ、この凹部にチップキャパシタと電
源端子とを共に収納する事によって、外囲器内部空間の
幅を半導体集積回路のチップサイズとほぼ等しい幅にま
で圧縮する事が可能となり、空洞共振周波数が向上す
る。これにより、搭載するＭＭＩＣ等の半導体集積回路
に内在する高周波特性を十分に発揮できるマイクロ波・
ミリ波等の超高周波帯用の超高周波用パッケージが実現
可能となる。また、この凹部に電源端子を同時に収納す
る事によって、ボンディングワイヤの長さを短くする事
が出来るため、電源回路の共振防止の効果があり、安定
した半導体集積回路の動作が可能となる。凹部の深さ
は、たとえば０．３ｍｍ以上とすればよい。

【００２２】本発明の第６の特徴はＭＭＩＣ等の半導体
集積回路を外囲・封止するパッケージであって、パッケ
ージの外囲器の内面側壁に凹部を設け、凹部を利用し
て、ストリップライン構造のフィードスルー部を設け、
ストリップライン構造の中心導体を電源端子として用い
た超高周波用パッケージであることである。凹部の中心
導体の両脇となる位置にチップキャパシタを配置すれば
よい。

【００２３】この凹部の中心導体の両脇にチップキャパ
シタを収納する事によって、外囲器内部空間の幅を半導
体集積回路のチップサイズとほぼ等しい幅にまで圧縮す
る事が可能となり、空洞共振周波数が向上する。たとえ
ば、図８に示すようにＶバンド用のパッケージで幅２．
５ｍｍ、長さ９ｍｍ程度の半導体集積回路チップを外囲
封止する場合は凹部の深さを０．３ｍｍとすれば共振周
波数は１０ＧＨｚ程度改善される。これにより、十分な
高周波特性をもったマイクロ波・ミリ波等の超高周波帯
用の超高周波用パッケージが容易に実現される。

【００２４】本発明の第６の特徴においては電源端子が
ストリップライン構造を構成しているので、電源端子を
電源以外の、高周波用端子や中間周波数用の端子として
も用いる事が出来る。したがってＭＭＩＣ等の半導体集
積回路の更なる高機能化が図れると同時に、半導体集積
回路のボンディングパッドの位置の変更等が発生した場
合でも臨機応変にフィードスルー部を高周波の伝送線路
として用いるか、電源端子として使用するかの選択が可
能となり、パッケージの汎用性が増大する。

【００２５】本発明の第６の特徴においてはストリップ
ライン構造を構成している中心導体を２本以上とするこ
とが好ましい。一個所のフィードスルー部に２本以上の
電源端子を設けることにより、パッケージの小型化が可
能となる。又中心導体を２本以上にすることにより、フ
ィードスルー部を超高周波の伝送線路として用いた場合
は、第１の特徴と同様に電流集中が防止され、伝送特性
の低損失化が可能となる。

【００２６】

【発明の実施の形態】

（第１の実施の形態）図１に本発明の第１の実施の形態
に係わる超高周波用パッケージの超高周波信号の入出力
用のフィードスルー部の構造を示す。図１（ａ）は斜視
図で、図１（ｂ）は図１（ａ）のＡ面に沿った断面図で
ある。本構造では、フィードスルー部のストリップ線路
（ストリップライン）部の中心導体と、他回路との信号
接続部となるマイクロストリップ線路部の表面導体に
は、タングステンメタライズ膜を用いている。なおマイ
クロストリップ線路部は、メタライズ膜による表面導体
のパターン形成後、低抵抗化と他回路との接続安定性を
維持するためこの表面導体の表面に金メッキを施してい
る。誘電体９には、気密封止の信頼性が高く、高周波に
おける誘電体損の少ないアルミナセラミックを用いた。
なおフィードスルー部の外導体１１は、銀ロウ付けによ
り、金属性又は表面を金属膜としたパッケージ本体に接
続されている（図１０参照）。本発明の第１の実施の形
態に関わるフィードスルーのストリップ線路部の中心導
体は、図１に示す様にスリットにより２分割され、線路
端への電流集中を緩和させる構造となっている。さらに
スリットで２分割され中心導体の４つの端部には、タン
グステン細線２３をタングステンメタライズ膜の焼成時
に、同時に作り込み、中心導体の直流抵抗を大幅に下げ
ると共に、丸く滑らかで表面積の大きな線路端部を実現
している。このため先に述べた、スリットによる電流分
散効果とあいまって、大幅な低損失化を実現できる。従
来よりメタライズ膜技術は単独でよく用いられ、技術と
して完成の域にある。また高融点金属細線とアルミナセ
ラミックとの同時焼成は、アルミナグリーンシートに細
くメタライズ膜を印刷し、これに高融点金属細線を密着
させ焼成することで可能である。本発明の第１の実施の
形態においてはこれら技術をフィードスルー部に同時に
適用して、低損失化なフィードスルー部を実現してい
る。中心導体に形成するスリットの幅は、製造技術を考
慮して設計すればよく、たとえば０．１ｍｍとすればよ
い。このスリット幅は、フィードスルー部の特性インピ
ーダンスを決めると、分割された２つの中心導体の幅、
外導体との寸法、誘電体の誘電率などにより決まり、そ
の値は伝送線路シュミレータなどで、あるかじめ知るこ
とができる。もちろん損失の関係から見て、最良のスリ
ット幅が存在する。しかしながら、意識して最適値を用
いなくても、大幅な低損失化が実現できる。本発明の第
１の実施の形態に係るフィードスルー部の構造は、従来
のフィードスルー部の構造を少し変更するだけで、大き
な低損失化が期待できる。原理的には、スリットの数が
多いほど効果が上がる。また、タングステン細線を線路
端部だけでなく、線路全てに用いることにより、さらに
性能の向上が期待できる。しかし、現実にはその効果が
次第に見え難くなる。本発明の第１の実施の形態では、
スリット１、細線４の構成で、フィードスルー部を説明
したが、スリットの数は製造技術を考慮して、適宜設計
すればよい。

【００２７】（第２の実施の形態）本発明の第２の実施
の形態も超高周波用パッケージのフィールドスルー部の
構造に係る。第２の実施の形態は、ストリップ線路部の
中心導体を、タングステン細線のみで形成し、故意に特
性インピーダンスを、入出力回路の所定の特性インピー
ダンス、例えば５０Ωより高く設定することで、低損失
化を実現しようとするものである。図２に本発明の第２
の実施の形態に係るパッケージのフィードスルー部の斜
視図を示す。一般に伝送路の通過損は、導体の抵抗に比
例し、特性インピーダンスに逆比例することが知られて
いる。これは一定の電力を伝送しようとする時、電力は
（電圧）・（電流）で表せ、特性インピーダンスの高い
伝送線路ほど線路電圧は高くなり、電流は小さくなるこ
とに起因している。電流が小さければ、伝送線路の抵抗
による損失が小さくなるからである。すなわち伝送線路
の抵抗が同じなら、特性インピーダンスが高いほど、通
過損が少なくなる。本発明の第２の実施の形態では、中
心導体２５にタングステン細線を用いることで、メタラ
イズ膜に比べ、大幅な低抵抗化と高インピーダンス化を
可能とした。このため高周波における低損失化が実現さ
れたものである。図２に示すようにタングステン細線２
５のストリップ線路部の特性インピーダンスが所定の特
性インピーダンス（例えば５０Ω）と異なるため、フィ
ードスルーの両端のマイクロストリップ線路部にインピ
ーダンス整合部３２を設けている。なお、図２に示すイ
ンピーダンス整合部３２は一例であり、これ以外に外部
回路に設ける事も可能である。なおストリップ線路部と
マイクロストリップ線路部とのモード変換差が大きい等
の理由によりあらかじめ設計したインピーダンス整合部
を修正することが必要なる場合は、図２にも示している
ようにテーパー状の変換回路３３を設ければよい。

【００２８】（第３の実施の形態）本発明の第３の実施
の形態は、第１および第２の実施の形態を組み合わせた
ものと考えることもできる。すなわち、図３にその概要
を示すように超高周波用パッケージのフィールドスルー
部の構造に係る本発明の第３の実施の形態では、フィー
ルドスルー部を構成するストリップ線路の中心に対称に
２本の金属細線２６を配置して中心導体としている。こ
の方法では、ストリップ線路部の電流集中を２本の細線
を用いることで緩和している。また金属細線２６の断面
はほとんど円であるため、隣の細線や地導体などの影響
はあるが、細線表面の電流分布は従来のストリップ線路
の電流分布に比べ大幅に均一化できる。さらに金属細線
２６を用いることでメタライズ膜に比べ大幅な低抵抗化
が可能になる。なお実際の製造においては、マイクロス
トリップ線路の中心導体の両端の位置に細線２６を設
け、細線の太さを選ぶことでストリップ線路部の特性イ
ンピーダンスを調整する設計を行えばよい。元々電流が
集中しているマイクロストリップ線路の中心導体の両端
に細線を設けているので、モード変換差とおもえる設計
性の低下がほとんど見られず、また２本の細線を使用す
ることによる低抵抗化の効果も高い。したがって図３に
示すような簡単な構造で第１の実施の形態とほとんど同
様の低い通過損を得ることができる。もちろん金属細線
の本数を増やせば抵抗値そのものが下がり、それなりの
効果は期待できる。この場合特性インピーダンスの低下
もあるため自ずと限界があり、必要以上に金属細線の本
数を増やすことは好ましくない。

【００２９】また図３では従来のマイクロストリップ線
路の中心導体となるメタライズ膜を削除しているが、図
４に示すようにメタライズ膜を残して、メタライズ膜の
両側にさらに２本の金属配線２１を配置してもよい。電
流の集中する中心導体の両端に細線が設けられて抵抗値
が下がると共に、細線に挟まれたメタライズ膜にも電流
が流れるので図３に比してさらに低抵抗化が可能であ
る。

【００３０】（第４の実施の形態）本発明の第４の実施
の形態は電源端子周辺の構造に係る。図５（ａ）に本発
明の第４の実施の形態に係る超高周波用パッケージの斜
視図を、図５（ｂ）に図５（ａ）のＢ部の拡大上面図を
示す。図５において外囲器８は、コバール金メッキを施
した物であり、半導体集積回路５は、ガリウム砒素基板
上に複数のＨＥＭＴを集積したＭＭＩＣである。外囲器
８には、同じくコバールに金メッキを施した蓋８８が付
属しており、外囲器本体と金錫半田にて接着・封止を行
う。本発明の第４の実施の形態では、外囲器８に凹部８
２が設けられ、ここにチップキャパシタ３が収納されて
いる。またこのチップキャパシタ３が収納された凹部８
２に隣接した凹部８２に電源端子８１が設けられてい
る。半導体集積回路５上の電源パッド５１は、ボンディ
ングワイヤ４によって電源端子８１とチップキャパシタ
３に接続されている。超高周波の入出力信号用のフィー
ドスルー部１の構造は本発明の第１〜第３の実施の形態
に示したいずれの構造でもよい。このような配置にする
事によって、外囲器８の内部空間の幅を半導体集積回路
５の幅とほぼ同じまでに圧縮でき、凹部を設けない場合
に比べて外囲器８の共振周波数が向上する。また、外囲
器内壁の幅を同じにすれば、半導体集積回路５の幅を広
げる事ができ、半導体集積回路中の素子数を増加して、
より多くの機能を盛り込んだり、増幅器の増幅率を向上
させたりする事が可能となる。

【００３１】（第５の実施の形態）本発明の第５の実施
の形態も電源端子側の構造に係る。図６（ａ）は本発明
の第５の実施の形態に係る超高周波用パッケージの斜視
図で、図６（ｂ）は図６（ａ）のＣ部の上面図を拡大し
て示す。本発明の第５の実施の形態においては外囲器８
の凹部８２に、チップキャパシタ３と共に、電源端子８
１を配置してある。超高周波の入出力信号用のフィード
スルー部１の構造は第１〜第３の実施の形態に示したい
ずれの構造でもかまわない。このようにする事によっ
て、ボンディングワイヤ４の長さを極小にする事が出来
る。この時にボンディングワイヤ４に起因する寄生成分
（寄生インダクタンス）が極小となるため、電源回路に
付随する成分によって引き起こされる電源回路の共振が
防止できる。

【００３２】（第６の実施の形態）図７（ａ）は本発明
の第６の実施の形態に係る超高周波用パッケージの斜視
図で、図７（ｂ）は図７（ａ）のＤ部の上面図を拡大し
て示す図である。本発明の第６の実施の形態においては
図７に示すように外囲器８に凹部８２を設け、この凹部
８２にストリップライン構造のフィードスルー部８３を
設けている。図７（ｂ）に示すようなストリップライン
構造において中心導体を２本設け、それぞれを独立した
電源端子８５としている。外囲器８の凹部８２中の、フ
ィードスルー部の両脇にはチップキャパシタ３が配置さ
れている。半導体集積回路５上の電源用ボンディングパ
ッド５１とチップキャパシタ３、およびチップキャパシ
タ３と電源端子８５とはボンディングワイヤ４によりそ
れぞれ互いに接続されている。

【００３３】図８は本発明の第６の実施の形態の効果を
説明するための図である。図８（ａ）の平面図に示すよ
うに外囲器８の内部空間の大きさを２．６ｍｍ×１０．
００ｍｍとした場合において外囲器８の凹部の深さｘを
変えた場合のパッケージの共振周波数の変化を図８
（ｂ）に示す。ｘ＝０が従来技術の場合に相当する。図
８（ｂ）に示すようにｘ＝０．３ｍｍとすることにより
共振周波数は１０ＧＨｚ向上し、７４ＧＨｚとなること
がわかる。ｘ＝０．５ｍｍとすれば共振周波数は７５Ｇ
Ｈｚとなり、従来技術ではＶバンドでしか使えなかった
パッケージがＷバンドでも使えるようになる。ただし、
図８（ａ）に示すようにチップキャパシタ３を配置する
ためにマイクロストリップラインを形成する幅１．６ｍ
ｍの誘電体（ファインセラミック）の両横に幅０．５ｍ
ｍの空間を設けた場合である。

【００３４】図７および図８（ａ）に示すように本発明
の第６の実施の形態においてはストリップラインおよび
マイクロストリップラインを形成する中心導体８５を２
本設けて電源端子としている。したがって図９に示すよ
うなＨＥＭＴＱ₁，Ｑ₂を２段有するＭＭＩＣの２つの
電源用ボンディングパッド５１−１，５１−３をボンデ
ィングワイヤ４を介して一つのフィールドスルー部の２
つの中心導体Ｂ１，Ｂ３にそれぞれ接続することが出き
る。図９の他の電源用ボンディングパッド５１−２，５
１−４は他のフィールドスルー部の２つの中心導体Ｂ
２，Ｂ４に接続すればよい。図９に示したキャパシタＣ
₂₁，Ｃ₂₃，Ｃ₂₂，Ｃ₂₄はフィールドスルー部の両脇に配
置されるチップキャパシタである。またＣ₁，Ｃ₂，Ｃ
₃，Ｃ₁₁，Ｃ₁₂，Ｃ₁₃，Ｃ₁₄は半導体集積回路（ＭＭＩ
Ｃ）チップ５上に集積化されたキャパシタである。図９
に示す超高周波の入力信号用ボンディングパッド５２−
１および出力信号用ボンディングパッド５２−２は図７
（ａ）に示す超高周波用フィールドスルー部１にそれぞ
れ接続される。Ｉ，Ｏは超高用周波フィールドスルー部
１の中心導体である。

【００３５】図７に示すようなストリップライン構造に
より、電源端子を高周波用や中間周波数用に転用する事
が可能となり、パッケージの汎用性を高くすると共にそ
の高機能化が図れる。さらに、また同じ外囲器でいくつ
もの違った機能を持つ半導体装置を提供する事も可能に
なる。

【００３６】特に図７に示すような中心導体を２本とし
たストリップライン構造によれば、第１の実施の形態で
述べた中心導体をスリットで２分割したことによる線路
端への電流集中を緩和させる効果を得ることが可能であ
る。したがって電源端子を超高周波の入出力信号用に用
いても入出力信号の低損失化が可能となる。また電源用
に用いたチップキャパシタ３を入出力回路整合用のキャ
パシタに用いることも可能である。

【００３７】図７では中心導体を２本とした例を示した
が、３本以上としてもよく、また通常の１本のストリッ
プライン構造としてもよいことはもちろんである。又、
中心導体の断面形状はメタライズ膜による平板形状でも
良いが、第２、第３の実施の形態で述べたように円又は
高次の多角形の断面形状を有する金属細線とすることに
より、ストリップ線路部の特性インピーダンスを調整す
ることも可能である。

【００３８】以上説明したように高周波用の伝送線路と
して使用可能な電源端子としておくことにより、ＭＭＩ
Ｃ等の半導体集積回路の設計変更によりボンディングパ
ッド部の位置が変更になった場合でも臨機応変に電源端
子として使用するか、あるいは高周波用の伝送線路とし
て使用するかの選択が可能となり、パッケージの汎用性
が増大する。

【００３９】（その他の実施の形態）上記のように、本
発明は第１乃至第６の実施の形態によって記載したが、
この開示の一部をなす論述及び図面はこの発明を限定す
るものであると理解すべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかとなろう。たとえば、半導体集積回路チップ上の素
子は、ＨＥＭＴに限らず、ＨＢＴや、ＭＥＳＦＥＴ、Ｓ
ＩＴ等を用いても良い。また、半導体集積回路に用いら
れる基板はガリウム砒素（ＧａＡｓ）に限らず他の化合
物半導体基板を用いてもよく、ＳｉやＳｉ／Ｇｅのヘテ
ロ接合を用いた半導体素子を基礎とした半導体集積回路
でもよい。

【００４０】このように、本発明はここでは記載してい
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲記載に係る発明特定事項によってのみ限
定されるものである。

【００４１】

【発明の効果】本発明によれば、超高周波用パッケージ
のフィードスルー部における電流分布が緩和され、通過
損の低損失化が可能となる。

【００４２】また、本発明によれば、フィードスルー部
のストリップ線路部の特性インピーダンスの調整が容易
で、通過損を低下できる。

【００４３】さらに、本発明によれば、スリットによる
不要モード発生を抑制できるため、同一周波数で比較す
れば、フィードスルー部が大型化できる。言い換えれ
ば、同一寸法のフィードスルー部でより高周波動作が可
能となる。すなわち、より高性能の高周波、低損失のパ
ッケージが実現できる。

【００４４】さらに、本発明によれば搭載する半導体集
積回路のチップ面積に比して、相対的にパッケージの内
部空間を小さくすることが可能で、超高周波用パッケー
ジの高周波化が可能となる。

【００４５】さらに、本発明によれば同一のフィードス
ルー部を超高周波信号用の伝送線路に用いるか、電源端
子として用いるかの選択の自由を有し、汎用性の高い超
高周波用パッケージが提供できる。

【図面の簡単な説明】

【図１】図１（ａ）は本発明の第１の実施の形態に係る
超高周波用パッケージのフィードスルー部の斜視図で、
図１（ｂ）は図１（ａ）のＡ面に沿った断面図である。

【図２】本発明の第２の実施の形態に係る超高周波用パ
ッケージのフィードスルー部の斜視図である。

【図３】本発明の第３の実施の形態に係る超高周波用パ
ッケージのフィードスルー部の斜視図である。

【図４】本発明の第３の実施の形態の変形例に係る超高
周波用パッケージのフィードスルー部の構造を示す図で
ある。

【図５】図５（ａ）は本発明の第４の実施の形態に係る
超高周波用パッケージの斜視図で、図５（ｂ）は図５
（ａ）のＢ部を拡大して示す上面図である。

【図６】図６（ａ）は本発明の第５の実施の形態に係る
超高周波用パッケージの斜視図で、図６（ｂ）は図６
（ａ）のＣ部を拡大して示す上面図である。

【図７】図７（ａ）は本発明の第６の実施の形態に係る
超高周波用パッケージの斜視図で、図７（ｂ）は図７
（ａ）のＤ部を拡大して示す上面図である。

【図８】本発明の第６の実施の形態に係る超高周波用パ
ッケージの外囲器凹部の深さと共振周波数の関係を示す
図である。

【図９】本発明の第６の実施の形態に用いる半導体集積
回路の等価回路を示す図である。

【図１０】従来の超高周波用パッケージの斜視図であ
る。

【図１１】図１１（ａ）は単一中心導体を用いたストリ
ップ線路の構造図で、図１１（ｂ）は電流分布を示す図
である。

【図１２】図１２（ａ）はスリットを設けたストリップ
線路の構造図で、図１２（ｂ）は電流分布を示す図であ
る。

【図１３】従来のマイクロ波パッケージのフィードスル
ー部の概略を示す斜視図である。

【図１４】図１４（ａ）は図１０に示す超高周波用パッ
ケージのＡ部を拡大して示す上面図で、図１４（ｂ）は
その等価回路である。

【符号の説明】

１フィードスルー部２中心導体３チップキャパシタ４ボンディングワイヤ５半導体集積回路チップ８外囲器９誘電体（セラミックなど）１１外導体２１，２３，２５，２６金属細線２４，３１メタライズ膜３２整合回路部３３テーパー部４１スリット５１電源用ボンディングパッド５１入出力信号用ボンディングパッド８１電源端子８２外囲器凹部８３フィードスルー型電源端子８５中心導体８８外囲器蓋

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−98647（ＪＰ，Ａ) 特開平４−74001（ＪＰ，Ａ) 特開平３−195049（ＪＰ，Ａ) 特開平１−300546（ＪＰ，Ａ) 特開平１−261837（ＪＰ，Ａ) 実開昭63−72906（ＪＰ，Ｕ) 実開昭62−87456（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 23/12 301 H01P 5/08

Claims

(57)【特許請求の範囲】

【請求項１】半導体集積回路を外囲・封止するパッケ
ージであって、該パッケージの導電性の外囲器の内面側
壁に第１および第２の凹部を設け、該第１の凹部に電源
端子を、該第２の凹部の内部に、該第２の凹部の内壁と
の間にギャップを有するようにチップキャパシタを配置
したことを特徴とする超高周波用パッケージ。
【請求項２】半導体集積回路を外囲・封止するパッケ
ージであって、該パッケージの導電性の外囲器の内面側
壁に凹部を設け、該凹部の内部に、該凹部の内壁との間
にギャップを有するように電源端子およびチップキャパ
シタを配置したことを特徴とする超高周波用パッケー
ジ。