JPH042506Y2 - - Google Patents
Info
- Publication number
- JPH042506Y2 JPH042506Y2 JP8921186U JP8921186U JPH042506Y2 JP H042506 Y2 JPH042506 Y2 JP H042506Y2 JP 8921186 U JP8921186 U JP 8921186U JP 8921186 U JP8921186 U JP 8921186U JP H042506 Y2 JPH042506 Y2 JP H042506Y2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- frequency divider
- flip
- frequency
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は分周器回路に関し、特に最高分周可能
周波数の向上を図つた分周器回路に関する。
周波数の向上を図つた分周器回路に関する。
従来の分周器回路の一例を第５図に示す。図に
おいて、１１は分周される信号波の入力端子、１
２ａ及び１２ｂは出力端子、１３は電源供給端
子、１４及び１５はフリツプフロツプ回路、１６
及び１７は入力回路としての差動増幅回路であ
る。また、１〜４はフリツプフロツプ回路１４，
１５の負荷として接続したエミツタフオロワ、５
〜８は抵抗である。
おいて、１１は分周される信号波の入力端子、１
２ａ及び１２ｂは出力端子、１３は電源供給端
子、１４及び１５はフリツプフロツプ回路、１６
及び１７は入力回路としての差動増幅回路であ
る。また、１〜４はフリツプフロツプ回路１４，
１５の負荷として接続したエミツタフオロワ、５
〜８は抵抗である。
この分周器回路によれば、入力端子１１に入力
された周波数の被分周波は、入力回路１６，１
７を通つた後にフリツプフロツプ回路１４，１５
に印加され、ここで分周されて1/2の周波数と
して出力端子１２ａ，１２ｂに出力される。
された周波数の被分周波は、入力回路１６，１
７を通つた後にフリツプフロツプ回路１４，１５
に印加され、ここで分周されて1/2の周波数と
して出力端子１２ａ，１２ｂに出力される。
従来、この種の分周器回路を集積回路で構成す
る場合、周辺回路の構成を容易にするために、単
一電源で動作されるように構成している。このた
め、フリツプフロツプ回路１４，１５及びその負
荷に接続されるエミツタフオロワ１〜４の各電源
系は集積回路の内部で接続されており、これらに
別々の電源電圧を供給することは不可能である。
このため、エミツタフオロワ及びフリツプフロツ
プに印加される電圧を微調整してその集積回路の
最高性能を引き出すことは不可能である。
る場合、周辺回路の構成を容易にするために、単
一電源で動作されるように構成している。このた
め、フリツプフロツプ回路１４，１５及びその負
荷に接続されるエミツタフオロワ１〜４の各電源
系は集積回路の内部で接続されており、これらに
別々の電源電圧を供給することは不可能である。
このため、エミツタフオロワ及びフリツプフロツ
プに印加される電圧を微調整してその集積回路の
最高性能を引き出すことは不可能である。
第４図ｃに、電源電圧5Vで使用されるように
設計された分周器の最高分周可能周波数naxの電
源電圧依存性を示す。これにより、この分周器
は、電源電圧を増加しても消費電力の増大を引き
起こすのみでnax特性は向上せず、むしろ劣化し
ている。5.53GHz以上の周波数を入力しても分周
動作しなくなる。
設計された分周器の最高分周可能周波数naxの電
源電圧依存性を示す。これにより、この分周器
は、電源電圧を増加しても消費電力の増大を引き
起こすのみでnax特性は向上せず、むしろ劣化し
ている。5.53GHz以上の周波数を入力しても分周
動作しなくなる。
また、第３図の曲線Ｂによれば、入力レベルを
＋6dBmより増加させてもnaxは劣化してしまう
ことが判る。すなわち、比較的低電圧で使用され
るように設計された分周器は、エミツタフオロワ
及びフリツプフロツプに印加される電圧を微調整
することにより、その最高性能を引き出すことが
できるにもかかわらず、従来回路ではそのような
回路構成を採つていないため、最高性能を引き出
すことは不可能である。
＋6dBmより増加させてもnaxは劣化してしまう
ことが判る。すなわち、比較的低電圧で使用され
るように設計された分周器は、エミツタフオロワ
及びフリツプフロツプに印加される電圧を微調整
することにより、その最高性能を引き出すことが
できるにもかかわらず、従来回路ではそのような
回路構成を採つていないため、最高性能を引き出
すことは不可能である。
本考案の分周器回路は、集積回路構成要素とな
るアクテイブ素子部の変更を伴わず、又、消費電
力の大幅な増加ひいては信頼度の劣化を伴わない
で分周器のnax特性を最大限に引き出そうとする
ものである。
るアクテイブ素子部の変更を伴わず、又、消費電
力の大幅な増加ひいては信頼度の劣化を伴わない
で分周器のnax特性を最大限に引き出そうとする
ものである。
本考案の分周器回路は、分周器を構成するマス
タ及びスレーブの各フリツプフロツプ及びこれに
接続したエミツタフオロワの電源電圧端子を夫々
別個に設け、夫々の電源電圧端子に印加する電圧
を独立して調整できる構成としている。
タ及びスレーブの各フリツプフロツプ及びこれに
接続したエミツタフオロワの電源電圧端子を夫々
別個に設け、夫々の電源電圧端子に印加する電圧
を独立して調整できる構成としている。
次に、本考案を図面を参照して説明する。
第１図は本考案の一実施例の回路図であり、第
１図と同一部分には同一符号を付している。即
ち、１１は分周される信号波の入力端子、１２ａ
及び１２ｂは出力端子、１３は電源供給端子、１
４及び１５はマスタ、スレーブの各フリツプフロ
ツプ回路、１６及び１７は入力回路としての差動
増幅回路であり、入力端子１１に入力された周波
数の被分周信号波は、入力回路１６，１７を通
つた後にフリツプフロツプ回路１４，１５に印加
され、ここで分周されて1/2の周波数として出
力端子１２ａ，１２ｂに出力されるように構成し
ている。
１図と同一部分には同一符号を付している。即
ち、１１は分周される信号波の入力端子、１２ａ
及び１２ｂは出力端子、１３は電源供給端子、１
４及び１５はマスタ、スレーブの各フリツプフロ
ツプ回路、１６及び１７は入力回路としての差動
増幅回路であり、入力端子１１に入力された周波
数の被分周信号波は、入力回路１６，１７を通
つた後にフリツプフロツプ回路１４，１５に印加
され、ここで分周されて1/2の周波数として出
力端子１２ａ，１２ｂに出力されるように構成し
ている。
そして、この回路では電源供給端子１３を、エ
ミツタフオロワ駆動用の直流電源端子１３ａと、
フリツプフロツプや出力回路等の前記エミツタフ
オロワ以外の回路を駆動する直流電源端子１３ｂ
とで構成している。
ミツタフオロワ駆動用の直流電源端子１３ａと、
フリツプフロツプや出力回路等の前記エミツタフ
オロワ以外の回路を駆動する直流電源端子１３ｂ
とで構成している。
第４図ａは、端子１３ｂに接続した電源電圧を
一定電圧5Vに保ちながら、端子１３ｂに印加す
る電源電圧とnaxとの関係を示している。これに
よれば、端子１３ｂの電圧を5Vから1.5V上昇し
て6.5Vにすると、naxは約10％上昇して6GHzが
得られる。また、このときのnaxのレベル依存性
は、第３図の曲線Ａとなつた。これは従来回路で
は得られなかつた特性で、エミツタフオロワ部の
電圧を従来よりも増加することによりその最高性
能を引き出すことができた。
一定電圧5Vに保ちながら、端子１３ｂに印加す
る電源電圧とnaxとの関係を示している。これに
よれば、端子１３ｂの電圧を5Vから1.5V上昇し
て6.5Vにすると、naxは約10％上昇して6GHzが
得られる。また、このときのnaxのレベル依存性
は、第３図の曲線Ａとなつた。これは従来回路で
は得られなかつた特性で、エミツタフオロワ部の
電圧を従来よりも増加することによりその最高性
能を引き出すことができた。
この理由は次のように考えられる。
すなわち、第１図の回路におけるnaxを決定す
る重要な要因の一つは、マスタフリツプフロツプ
１４からエミツタフオロワ１，２、スリーブフリ
ツプフロツプ１５、エミツタフオロワ３，４を経
てマスタフリツプフロツプ１４へ戻る一巡のルー
プゲインである。そして、このループゲインには
エミツタフオロワ１〜４の高域遮断周波数Tが影
響する。エミツタフオロワ１〜４のTは、コレク
タ・ベース間容量CCBの関数であるため、エミツ
タフオロワ１〜４のコレクタ・ベース電圧を増加
させて容量CCBを低減することにより、結局ルー
プゲインも増加し、Tが向上されることになる。
更に、容量CCBが減少すればフリツプフロツプの
負荷抵抗５〜８に並列接続されていることによる
高域でのフリツプフロツプの負荷インピーダンス
の低下も防ぐことになり、論理振幅の減少も少な
くすることができる。
る重要な要因の一つは、マスタフリツプフロツプ
１４からエミツタフオロワ１，２、スリーブフリ
ツプフロツプ１５、エミツタフオロワ３，４を経
てマスタフリツプフロツプ１４へ戻る一巡のルー
プゲインである。そして、このループゲインには
エミツタフオロワ１〜４の高域遮断周波数Tが影
響する。エミツタフオロワ１〜４のTは、コレク
タ・ベース間容量CCBの関数であるため、エミツ
タフオロワ１〜４のコレクタ・ベース電圧を増加
させて容量CCBを低減することにより、結局ルー
プゲインも増加し、Tが向上されることになる。
更に、容量CCBが減少すればフリツプフロツプの
負荷抵抗５〜８に並列接続されていることによる
高域でのフリツプフロツプの負荷インピーダンス
の低下も防ぐことになり、論理振幅の減少も少な
くすることができる。
一方、第４図ｂに端子１３ｂを一定の5Vとと
し、端子１３ａの電圧を変化させたときのnaxの
変化を示す。これによれば、端子１３ｂの電圧を
5Vより下げて相対的にエミツタフオロワのコレ
クタ・ベース間電圧を上げた場合にも、4.5V程
度までならフリツプフロツプ部のトランジスタの
T減少を上回るエミツタフオロワ部のT増加を示
しており、エミツタフオロワ部のコレクタ・ベー
ス電圧がnaxに与える影響が大きいことを示して
いる。
し、端子１３ａの電圧を変化させたときのnaxの
変化を示す。これによれば、端子１３ｂの電圧を
5Vより下げて相対的にエミツタフオロワのコレ
クタ・ベース間電圧を上げた場合にも、4.5V程
度までならフリツプフロツプ部のトランジスタの
T減少を上回るエミツタフオロワ部のT増加を示
しており、エミツタフオロワ部のコレクタ・ベー
ス電圧がnaxに与える影響が大きいことを示して
いる。
更に、この第１図回路における集積回路の消費
電力の増加分について考察する。
電力の増加分について考察する。
通常、エミツタフオロワのトランジスタには、
１個当たり１〜2mA程度の電流が流れているの
で、端子１３ａの電圧を5Vから6.5Vに上昇させ
た場合には、６〜12mWの消費電力の増加となる
が、この種の集積回路の消費電力は通常150mW
程度であることを考慮すると、増加分としては４
〜８％であり、発熱量増加が引き起こす信頼度の
劣化は殆ど無いと言える。
１個当たり１〜2mA程度の電流が流れているの
で、端子１３ａの電圧を5Vから6.5Vに上昇させ
た場合には、６〜12mWの消費電力の増加となる
が、この種の集積回路の消費電力は通常150mW
程度であることを考慮すると、増加分としては４
〜８％であり、発熱量増加が引き起こす信頼度の
劣化は殆ど無いと言える。
また、エミツタフオロワ部のトランジスタに印
加されているVCEも、元来1.5V程度であるため、
1.5V程度の印加電圧増加は信頼度上も問題ない。
加されているVCEも、元来1.5V程度であるため、
1.5V程度の印加電圧増加は信頼度上も問題ない。
なお、実際にはこのようにnax範囲を拡大して
使用する分周器集積回路は、その扱う周波数が数
ＧHz（マイクロ波帯）以上と非常に高く、そのた
め集積回路チツプをDIP（デユアルインラインパ
ツケージ）等に封入しても、接続インピーダンス
やパツケージの寄生容量等の影響でnax特性が劣
化してしまう。そこで、これらの劣化要因を軽減
するために、特性インピーダンスが50Ωである入
出力ピンを有するTO8等のカンケースに、チツ
プの入出力端子とピンを接続する特性インピーダ
ンス50Ωの伝送線路を有するMIC基板や集積回路
の電源系への信号のリークを防ぐ高周波バイアス
用チツプコンデンサ等と共に封入し、ハイブリツ
ド集積回路として用いることが多い。
使用する分周器集積回路は、その扱う周波数が数
ＧHz（マイクロ波帯）以上と非常に高く、そのた
め集積回路チツプをDIP（デユアルインラインパ
ツケージ）等に封入しても、接続インピーダンス
やパツケージの寄生容量等の影響でnax特性が劣
化してしまう。そこで、これらの劣化要因を軽減
するために、特性インピーダンスが50Ωである入
出力ピンを有するTO8等のカンケースに、チツ
プの入出力端子とピンを接続する特性インピーダ
ンス50Ωの伝送線路を有するMIC基板や集積回路
の電源系への信号のリークを防ぐ高周波バイアス
用チツプコンデンサ等と共に封入し、ハイブリツ
ド集積回路として用いることが多い。
例えば、第２図のように、TO8カンケース２
１のヘツダ２２上に、分周器集積回路チツプ２３
を実装するとともに、このチツプ２３の入出力端
子２３ａ，２３ｂと、カンケースに設けた複数本
のピン２４の一部で構成した入力信号ピン２５や
出力信号ピン２６とを特性インピーダンス50Ωの
伝送線路を有する入力及び出力用の各MIC基板
２７，２８で接続する。また、集積回路の電源系
への信号のリークを防ぐ高周波バイパス用チツプ
コンデンサ２９，３０を共に封入し、このチツプ
コンデンサ２９，３０を夫々電源端子１３ａ，１
３ｂとしての電源接続ピン３１，３２に接続し、
これによりハイブリツド集積回路としている。図
中、３３は金属ワイヤである。
１のヘツダ２２上に、分周器集積回路チツプ２３
を実装するとともに、このチツプ２３の入出力端
子２３ａ，２３ｂと、カンケースに設けた複数本
のピン２４の一部で構成した入力信号ピン２５や
出力信号ピン２６とを特性インピーダンス50Ωの
伝送線路を有する入力及び出力用の各MIC基板
２７，２８で接続する。また、集積回路の電源系
への信号のリークを防ぐ高周波バイパス用チツプ
コンデンサ２９，３０を共に封入し、このチツプ
コンデンサ２９，３０を夫々電源端子１３ａ，１
３ｂとしての電源接続ピン３１，３２に接続し、
これによりハイブリツド集積回路としている。図
中、３３は金属ワイヤである。
〔考案の効果」
以上説明したように本考案は、分周器を構成す
るマスタ及びスレーブの各フリツプフロツプと、
エミツタフオロワを駆動する電源端子を夫々別個
に設け、これら電源端子の印加電圧を独立して調
整できるように構成しているので、集積回路を構
成するトランジスタの基本構造の変更や大幅な消
費電力の増加を伴うことなく、集積回路の分周可
能最高周波数の向上を達成できる。
るマスタ及びスレーブの各フリツプフロツプと、
エミツタフオロワを駆動する電源端子を夫々別個
に設け、これら電源端子の印加電圧を独立して調
整できるように構成しているので、集積回路を構
成するトランジスタの基本構造の変更や大幅な消
費電力の増加を伴うことなく、集積回路の分周可
能最高周波数の向上を達成できる。
第１図は本考案の一実施例の回路図、第２図は
ハイブリツド構成とした場合の平面配置図、第３
図はnaxのレベル依存性を示すグラフ、第４図
ａ，ｂは本考案回路のnaxの電圧依存性、同図ｃ
は従来回路のnaxの電圧依存線性を夫々示すグラ
フ、第５図は従来の回路図である。 １〜４……エミツタフオロワ部、５〜８……負
荷抵抗、１１……入力端子、１２ａ，１２ｂ……
出力端子、１３……電源端子、１３ａ……エミツ
タフオロワ駆動電源端子、１３ｂ……フリツプフ
ロツプ駆動電源端子、１４，１５……フリツプフ
ロツプ回路、１６，１７……差動増幅回路、２１
……TO8カンケース、２２……ヘツダ、２３…
…分周器集積回路チツプ、２５……入力信号ピ
ン、２６……出力信号ピン、２７，２８……50Ω
線路MIC基板、２９，３０……チツプコンデン
サ、３１，３２……電源接続ピン、３３……金属
ワイヤ。
ハイブリツド構成とした場合の平面配置図、第３
図はnaxのレベル依存性を示すグラフ、第４図
ａ，ｂは本考案回路のnaxの電圧依存性、同図ｃ
は従来回路のnaxの電圧依存線性を夫々示すグラ
フ、第５図は従来の回路図である。 １〜４……エミツタフオロワ部、５〜８……負
荷抵抗、１１……入力端子、１２ａ，１２ｂ……
出力端子、１３……電源端子、１３ａ……エミツ
タフオロワ駆動電源端子、１３ｂ……フリツプフ
ロツプ駆動電源端子、１４，１５……フリツプフ
ロツプ回路、１６，１７……差動増幅回路、２１
……TO8カンケース、２２……ヘツダ、２３…
…分周器集積回路チツプ、２５……入力信号ピ
ン、２６……出力信号ピン、２７，２８……50Ω
線路MIC基板、２９，３０……チツプコンデン
サ、３１，３２……電源接続ピン、３３……金属
ワイヤ。
Claims (1)
- 【実用新案登録請求の範囲】 (1) マスタ及びスレーブの各フリツプフロツプ
と、このフリツプフロツプの負荷として接続し
たエミツタフオロワとで構成した分周器回路に
おいて、前記フリツプフロツプ及びエミツタフ
オロワを駆動する電源端子を夫々別個に設け、
これら電源端子の印加電圧を独立して調整でき
るように構成したことを特徴とする分周器回
路。 (2) 1/2分周器回路である実用新案登録請求の範
囲第１項記載の分周器回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8921186U JPH042506Y2 (ja) | 1986-06-13 | 1986-06-13 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8921186U JPH042506Y2 (ja) | 1986-06-13 | 1986-06-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62201534U JPS62201534U (ja) | 1987-12-22 |
| JPH042506Y2 true JPH042506Y2 (ja) | 1992-01-28 |
Family
ID=30947991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8921186U Expired JPH042506Y2 (ja) | 1986-06-13 | 1986-06-13 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH042506Y2 (ja) |
-
1986
- 1986-06-13 JP JP8921186U patent/JPH042506Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62201534U (ja) | 1987-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8030763B2 (en) | Semiconductor package with reduced inductive coupling between adjacent bondwire arrays | |
| US9673766B1 (en) | Class F amplifiers using resonant circuits in an output matching network | |
| US5164683A (en) | RF amplifier assembly | |
| US7061329B2 (en) | Semiconductor device having balanced circuit for use in high frequency band | |
| US10756681B2 (en) | Power amplifier module | |
| US7667541B2 (en) | Amplifier circuit and wireless communication device | |
| US6281756B1 (en) | Transistor with internal matching circuit | |
| US6060951A (en) | Semiconductor device | |
| CN117546407A (zh) | 结合内部连接的输出集成晶体管放大器器件封装 | |
| US4864250A (en) | Distributed amplifier having improved D.C. biasing and voltage standing wave ratio performance | |
| US20060043425A1 (en) | Semiconductor integrated circuit device which restricts an increase in the area of a chip, an increase in the number of lead terminals of a package, and can reduce parasitic inductance | |
| JP2001274639A (ja) | 半導体電力増幅器および多段モノリシック集積回路 | |
| CA1223051A (en) | Quadrupole for resistive matching of a reactance of the rlc type | |
| JPH042506Y2 (ja) | ||
| JPH06349676A (ja) | マイクロチップコンデンサ | |
| US4965526A (en) | Hybrid amplifier | |
| JP2000340739A (ja) | 内部整合型出力ｆｅｔ | |
| KR102578431B1 (ko) | 와이어 본딩 기술을 이용한 극성 선택이 가능한 디지털 전원 제어회로 | |
| CN112332884B (zh) | 一种氮化镓基射频收发前端结构 | |
| US20050104664A1 (en) | Intergrated power amplifier arrangement | |
| US20240162862A1 (en) | Amplifier device with low frequency resonance decoupling circuitry | |
| US5424676A (en) | Transistor collector structure for improved matching and chokeless power supply connection | |
| JPH0476213B2 (ja) | ||
| JPH0535923B2 (ja) | ||
| JPH0983268A (ja) | 高周波増幅器 |